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Die
vorliegende Erfindung betrifft eine mehrkanalige Wandleranordnung
mit einem Wandler zum Wandeln eines Eingangssignals in einem ersten
Format, z. B. eines Analogsignals, in ein Ausgangssignal eines zweiten
Formats, z. B. ein Digitalsignal, und ein Verfahren zum Testen der
Funktionsfähigkeit
eines solchen Wandlers.
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Um
die Betriebssicherheit einer elektronischen Schaltung, die einen
solchen Wandler verwendet, sicher zu stellen, ist es notwendig,
die Funktionsfähigkeit
des Wandlers von Zeit zu Zeit zu überprüfen. Es ist bekannt, den Eingang
eines Analog-Digitalwandlers
zu diesem Zweck mit einer Referenzspannung, z. B. der Betriebsspannung,
Masse oder einem vorgegebenen Bruchteil der Betriebsspannung zu
beschalten, das Wandlungsergebnis mit einem erwarteten Ergebnis
zu vergleichen und eine Störung
des Wandlers zu erkennen, wenn eine signifikante Abweichung zwischen
dem tatsächlichen
und dem erwarteten Wandlungsergebnis auftritt.
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Häufig ist
an den Ausgang eines solchen Wandlers ein Register zum Aufzeichnen
des Wandlungsergebnisses angeschlossen, so dass auf das Wandlungsergebnis
auch dann noch zugegriffen werden kann, wenn es nicht mehr vom Wandler
ausgegeben wird. Insbesondere bei einer mehrkanaligen Wandleranordnung,
in der ein Wandler im Zeitmultiplex betrieben wird, wird ein solches
Register für
jeden Kanal benötigt,
um auf das Wandlungsergebnis eines Kanals zugreifen zu können, während der
Wandler mit der Verarbeitung eines anderen Kanals beschäftigt ist.
Mit der oben beschriebenen Technik des Vergleichs mit einem erwarteten
Wandlungsergebnis ist es jedoch nicht möglich, eine Störung zu
erkennen, die dazu führt,
dass eines der Register nicht mehr aktualisiert wird. Dies stellt
insbesondere dann eine Gefahr dar, wenn die vom Wandler zu verarbeitenden Messsignale
Werte aufweisen, die lange Zeit konstant sind und sich nur bei vereinzelten,
nicht vorhersagbaren Ereignissen verändern.
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In
einer mehrkanaligen Wandleranordnung, die einen Adressiereingang
zum Eingeben einer aus mehreren Bits bestehenden Bezeichnung oder Adresse
eines zu wandelnden Kanals aufweist, kann eine Ursache von Fehlern
nicht nur in einem Versagen der reinen Wandlerfunktion liegen, sondern
auch in einer inkorrekten Verarbeitung der eingegebenen Adresse,
sei es, weil diese auf Grund von Kopplungsfehlern zwischen Adressleitungen
bereits fehlerhaft empfangen wird, oder weil ein Eingangsmultiplexer der
Wandleranordnung, der die Adresse empfängt, defekt ist. Beides kann
dazu führen,
dass ein durch den Multiplexer dem Eingang des Wandlers zugeführtes Signal
ein anderes ist, als ursprünglich
durch die Adresse spezifiziert.
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Vorteile der
Erfindung
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Durch
die vorliegende Erfindung werden eine Wandleranordnung und ein Verfahren
zum Testen eines Wandlers geschaffen, die es auf einfache Weise
und mit einem hohen Grad von Zuverlässigkeit erlauben, Fehlfunktionen
des Wandlers und/oder seiner Peripherie zu erkennen.
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Diese
Vorteile werden zum einen bei einer mehrkanaligen Wandleranordnung
mit einem Wandler und einer Mehrzahl von jeweils an einen Ausgang des
Wandlers angeschlossenen Registern zum Speichern von Wandlungsergebnissen
eines jedem Register zugeordneten Kanals dadurch erreicht, dass wenigstens
einem der Kanäle,
als Prüfkanal
bezeichnet, eine Schaltung zugeordnet ist, die eingerichtet ist,
den Inhalt des demselben Kanal zugeordneten Registers nach einem
Lesen zu verändern.
Wenn dasselbe Register nach Verändern
seines Inhalts erneut gelesen wird, kann dabei nur dann ein als
Wandlungsergebnis auf dem Prüfkanal
erwartetes Ergebnis erhalten werden, wenn das Register seit dem
letzen Lesen und der damit zusammenhängenden Veränderung seines Inhalts durch
einen neuerlichen Wandlungsvorgang aktualisiert worden ist. Fehler, die
dazu führen,
dass die Wandlungsergebnisse nicht mehr aktualisiert werden, werden
auf diese Weise zuverlässig
erkannt.
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Der
eigentliche Zweck der Wandleranordnung liegt natürlich darin, Signale von Kanälen zu wandeln,
bei denen das Wandlungsergebnis nicht vorgegeben ist. Diese Kanäle werden
im folgenden als Messkanäle
bezeichnet. Bei einem Register, das ein solches Wandlungsergebnis
eines Messkanals aufnimmt, wäre
es störend,
falls nach jeder Wandlung nur einmal darauf zugegriffen werden könnte. Daher
ist jedem Messkanal vorzugsweise ein Register zugeordnet, aus dem
ein Wert mehrmals auslesbar ist.
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Bei
einer mehrkanaligen Wandleranordnung mit Prüfkanälen, die mit einer Prüfsignalquelle
zum Wandeln eines von dieser ausgegebenen Prüfsignals verbunden sind, und
Messkanälen,
die jeweils einen Messsignaleingang der Wandleranordnung bilden, und
einem Adressiereingang zum Eingeben einer aus mehreren Bits bestehenden
Bezeichnung eines zu wandelnden Kanals sind die Bezeichnungen der Prüfkanäle vorzugsweise
so gewählt,
dass jeweils ein Bit jeder Bezeichnung einen ersten Wert hat und alle
anderen Bits einen anderen Wert haben. Diese erlaubt es, gezielt
die Bits mit dem ersten Wert darauf zu testen, ob sie von der Wandleranordnung
korrekt erfasst und verarbeitet werden. Im Falle eines Übersprechens
zwischen dem Adressbit mit dem ersten Wert und einem anderem Adressbit,
welches dazu führt,
dass beide Bits den gleichen Wert annehmen, wird, auch wenn ein
Prüfkanal
korrekt adressiert worden ist, nicht dieser, sondern ein anderer
Kanal gewandelt, was an einer Nichtübereinstimmung des Wandlungsergebnisses
mit dem erwarteten Wert erkennbar ist.
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Vorzugsweise
hat die Wandleranordnung so viele Prüfkanäle, wie die am Adressiereingang
eingegebene Bezeichnung Bits hat, so dass jedes einzelne dieser
Bits getestet werden kann.
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Die
Wandleranordnung kann einen Eingangsmultiplexer mit einer Mehrzahl
von Signaleingängen,
deren jeder einem der Kanäle
zugeordnet ist und einem mit einem Eingang des Wandlers verbundenen
Ausgang umfassen.
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Bei
einer solchen Wandleranordnung ist vorzugsweise eine erste Prüfsignalquelle
an eine Verbindung zwischen dem Ausgang des Eingangsmultiplexers
und dem Eingang des Wandlers anschaltbar, um in diesen unabhängig vom
Betriebszustand des Eingangsmultiplexers ein Prüfsignal einzuspeisen, um so
die Funktionsfähigkeit
des Wandlers unabhängig
von der des Eingangsmultiplexers zu prüfen.
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Vorzugsweise
ist ferner wenigstens eine zweite Prüfsignalquelle vorgesehen, welcher
einer der Prüfkanäle zugeordnet
ist, um ein von der Prüfsignalquelle
ausgegebenes Prüfsignal
zu wandeln.
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Um
die Wandleranordnung kompakt zu machen und gegen externe Störungen abzusichern, sind
vorzugsweise die zweite Prüfsignalquelle
und der Eingangsmultiplexer in einer Baueinheit zusammengefasst,
und von den Kanälen
sind nur die Messkanäle
mit Eingangsanschlüssen
der Baueinheit verbunden. Die Prüfkanäle hingegen
sind nicht aus der Baueinheit herausgeführt und können daher nicht durch eine
ungeeignete externe Beschaltung verfälscht werden.
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Gegenstand
der Erfindung ist ferner ein Verfahren zum Testen eines Wandlers
mit den Schritten
- a) Beschalten des Wandlers
mit einem vorgegebenen Prüfsignal;
- b) Setzen eines Registers auf einen von einem erwarteten Ergebnis
der Wandlung des Prüfsignals verschiedenen
Wert;
- c) Wandeln des Prüfsignals
und Speichern des Wandlungsergebnisses in dem Register;
- d) Erkennen einer Störung,
wenn der Registerinhalt signifikant von dem erwarteten Wert abweicht.
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Vorzugsweise
werden die Schritte a) bis d) während
des Betriebs einer Vorrichtung, die den Wandler enthält, wiederholt
durchgeführt,
wobei der Schritt b) einer Wiederholung zeitlich verschränkt mit dem
Schritt d) der vorhergehenden Wiederholung, nämlich verknüpft mit einem Lesen des Registers
in Schritt d), ausgeführt
wird. Durch die enge, vorzugsweise schaltungstechnische Verknüpfung zwischen dem
Lesen des Registers und dem Verändern
seines Inhalts wird erreicht, dass die Veränderung mit einem hohen Grad
an Sicherheit ausgeführt
wird, so dass Fehler auf Grund einer Nichtaktualisierung des Registers
zuverlässig
erkannt werden.
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Dabei
kann der Schritt b) ein Setzen des Registers auf einen vorgegebenen
Wert, oder eine Invertierung des aktuellen Inhalts des Registers,
d. h. eine Vertauschung des logischen Wertes jedes einzelnen Bits
des Registers, umfassen.
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Weitere
Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden
Beschreibungen des Ausführungsbeispiels
unter Bezugnahme auf die beigefügte
Figur.
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Figuren
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1 und 2 zeigen
jeweils ein Blockschaltbild einer erfindungsgemäßen Mehrkanal-Wandleranordnung.
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Beschreibung
der Ausführungsbeispiele
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Die
Wandleranordnung umfasst einen analogen Eingangsmultiplexer 1 mit
sechzehn Eingängen für Analogsignale,
in der Figur mit i0 bis i15 bezeichnet, einem Adresseingang ma und
einem analogen Ausgang mo, auf welchem dasjenige der an den Eingängen i0
bis i15 anliegenden analogen Signale ausgegeben wird, das durch
eine anliegende vier Bit breite Adresse bezeichnet ist, welche von
einem Host-Rechner 10 über
eine Wandlungs-Auswahlleitung 11 dem Adresseingang ma zugeführt wird.
Eine Mehrzahl von Referenzspannungsquellen ist durch in Reihe zwischen
ein Versorgungspotential Vcc und Masse GND geschaltete Widerstände R1,
R2, ....R6 gebildet. Abgriffe der Widerstandskette zwischen den Widerständen R4,
R5 sind mit dem Eingang i1, zwischen R3 und R4 mit i2, zwischen
R2 und R3 mit i4 und zwischen R1 und R2 mit i8 verbunden. Die Binärwerte der
diesen Eingängen
zugeordneten Adressen, („0001", „0010", „0100" und „1000") umfassen jeweils
ein Bit mit Binärwert
eins, während
alle anderen Bits den Wert null haben. Die Eingänge i1, i2, i4 und i8 und die
ihnen entsprechenden Verarbeitungswege in der Wandleranordnung sind
im folgenden auch als Prüfkanäle" bezeichnet, die übrigen Eingänge und
ihre Verarbeitungswege auch als „Messkanäle".
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Ein
Spannungsteilerabgriff zwischen den Widerständen R5 und R6 ist über einen
Schalter 2 mit dem Ausgang mo des Eingangsmultiplexers 1 verbindbar.
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An
den Ausgang mo ist ein Eingang eines Analog-Digitalwandlers 3 angeschlossen.
An den Ausgang des Analog-Digitalwandlers 3 ist ein Dateneingang
di eines Speicherbausteins 4 angeschlossen, der eine der
Zahl von Eingängen
des Multiplexers 1 entsprechende Anzahl von Registern,
mit r0, r1, ... bis r15 bezeichnet, umfasst. Der Speicherbaustein 4 hat
zwei Adresseingänge
aw, ar. Der Adresseingang aw empfängt über die Wandlungs-Auswahlleitung 11 die
gleiche Adresse wie der Adresseingang ma des Eingangsmultiplexers 1 und
dient dazu, das durch den Binärwert
j = 0, 1, ..., 15 der angelegten Adresse spezifizierte Register
rj zur Übernahme
eines am Dateneingang di des Speicherbausteins 4 anliegenden
Wandlungsergebnisses zu veranlassen. Der Adresseingang ar empfängt vom Host-Rechner 10 über eine
Lese-Auswahlleitung 12 eine Adresse j', die die Werte 0, 1, 2, ... 15 annehmen kann,
und veranlasst den Speicherbaustein 4 zum Ausgeben des
Inhalts des entsprechenden Registers rj' an einem Datenausgang out der Wandleranordnung.
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An
den Ausgang out ist eine Inverterschaltung 6 angeschlossen,
die einen vom Speicherbaustein 4 an den Ausgang out angelegten
Registerinhalt bitweise invertiert und an einen Dateneingang eines
Pufferregisters 7 anlegt.
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An
die Lese-Auswahlleitung 12 ist ein XOR-Gatter 5 angeschlossen,
das eine Exklusiv-oder-Verknüpfung
sämtlicher
Bits einer auf der Lese-Auswahlleitung 12 stehenden Adresse
bildet und jeweils an einen Steuereingang des Pufferregisters 7 und
eines zweiten Pufferregisters 8 anlegt, dessen Dateneingang
unmittelbar an die Lese-Auswahlleitung 12 angeschlossen
ist.
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Ein
Schalter 9, der normalerweise den Adresseingang aw des
Speicherbausteins 4 mit der Wandlungs-Auswahlleitung 11 verbindet,
ist umschaltbar, um den Ausgang des Registers 8 an den Eingang
aw anzulegen.
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Die
Widerstände
R1 bis R6 sind zusammen mit dem Eingangs-Multiplexer 1 auf
einem gleichen Halbleitersubstrat integriert, und die Abgriffe zwischen
ihnen sind innerhalb des Substrats mit den Eingängen i1, i2, i4 bzw. i8 des
Multiplexers 1 verbunden, so dass von den Eingängen i0
bis i15 des Multiplexers 1 nur die Eingänge i0, i3, i5 bis i7 und i9
bis i15 tatsächlich
an Anschlussklemmen dieses Halbleiterbausteins herausgeführt sind,
um zu wandelnde Messsignale von außen zu empfangen. Vorzugsweise
sind auch die anderen Komponenten 2 bis 9 auf dem
gleichen Halbleitersubstrat integriert.
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Die
Funktionsweise der Wandleranordnung ist wie folgt:
Wenn der
Host-Rechner 10 über
die Wandlungs-Auswahlleitung 11 eine
beliebige Adresse j = 0, 1, ..., 15 an den Adresseingang ma des
Multiplexers 1 anlegt, schaltet letzterer das entsprechende
analoge Signal von seinem Eingang ij zum Ausgang mo durch, der Analog-Digital-Wandler 3 empfängt das Signal
und liefert an seinem Ausgang einen dem Pegel des Signals entsprechenden
digitalen Wert, der in das gleichzeitig über den Adresseingang aw zum
Beschreiben selektierte Register rj eingetragen wird.
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Zeitlich
unabhängig
von diesem Wandlungsvorgang gibt der Host-Rechner 10 eine
Adresse mit dem Wert j' =
0, 1, ...oder 15 auf die Lese-Auswahlleitung 12. Dadurch
wird im Speicherbaustein 4 das Register rj' selektiert, seinen
Inhalt auf den Ausgang out der Wandleranordnung auszugeben, und
der an den Ausgang out angeschlossene Host-Rechner 10 empfängt den
Registerinhalt. Falls j' eine
unter 0, 3, 5, 6, 7, 9, ..., 15 ausgewählte Adresse ist, geschieht weiter
nichts, und der Inhalt des Registers rj' ändert sich
erst dann wieder, wenn der Host-Rechner dieselbe Adresse j' auf der Wandlungs-Auswahlleitung 11 ausgibt
und dadurch eine erneute Wandlung des Signals am Eingang ij' auslöst.
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Wenn
auf der Lese-Auswahlleitung 12 die Adresse j' = 1, 2, 4 oder 8
ist, nimmt der Ausgang des XOR-Gatters 5 den
Wert 1 an. Dieser veranlasst den Puffer 7, den von der
Inverterschaltung 6 an seinen Eingang angelegten bitweise
invertierten Inhalt des Registers rj' zu übernehmen,
und den Puffer 8, die an seinen Eingang anliegende Adresse
j' zu übernehmen.
Sobald auf der Wandlungs-Auswahlleitung 11 keine gültige Adresse
vorliegt, wird der Schalter 9 umgelegt, so dass er den
Adresseingang aw mit dem Ausgang des Puffers 8 verbindet,
und die Inhalte der zwei Puffer 7, 8 werden an
den Dateneingang di des Speicherbausteins 4 bzw. den Adresseingang
aw ausgegeben, um so dem Inhalt des Registers rj' durch seinen invertierten Wert zu ersetzen.
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Der
Host-Rechner 10, der die Adresse j' auf der Lese-Auswahlleitung 12 ausgegeben
hat, vergleicht den empfangenen Registerinhalt mit einem erwarteten
Wert. Wenn die Wandleranordnung ordnungsgemäß funktioniert, stimmt der
Registerinhalt mit dem erwarteten Wert überein, und der Host-Rechner 10 setzt
seinen Normalbetrieb fort. Bei Nichtübereinstimmung liegt ein Fehler
vor.
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Wenn
die oben beschriebene Überprüfung für j' = 1, 2, 4 und 8
durchgeführt
worden ist und keinen Fehler ergeben hat, so lässt dies die Schlussfolgerung
zu, dass alle Bits der Wandlungs-Auswahlleitung 11 sowohl
den Wert Null als auch den Wert Eins annehmen können, und dass keine unbeabsichtigten Kopplungen
zwischen Adressbits vorhanden sind, die dazu führen, dass eine am Eingang
ma des Multiplexers 1 empfangene Adresse von der ursprünglich vom
Host-Rechner 10 gesendeten
Adresse abweicht. Außerdem
kann gefolgert werden, dass der Analog-Digital-Wandler 3 funktionsfähig ist.
Folglich müssen
auch die Wandlungsergebnisse, die dieser liefert, wenn die Adresse
eines Messkanals auf der Wandlungs-Auswahlleitung 11 liegt, korrekt
sein.
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Wenn
der Host-Rechner 10 nur bei einem der Prüfkanäle j' = 1, 2, 4 oder 8
eine Abweichung feststellt, so lässt
dies die Folgerung zu, dass zwar der Analog-Digital-Wandler 3 korrekt
arbeitet, dass aber ein Fehler im Multiplexer 1 oder auf
der Wandlungs-Auswahlleitung 11 vorliegt,
der verhindert, dass der vom Host ausgewählte Eingang ij' zum Ausgang mo des
Multiplexers 1 durchgeschaltet wird.
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Wenn
für alle
Prüfkanäle das Wandlungsergebnis
nicht mit dem erwarteten Wert übereinstimmt, so
kann der Grund hierfür
in einem Defekt der Wandlungsauswahlleitung 11, des Multiplexers 1 oder
des Wandlers 3 liegen. Um zwischen Defekten der ersteren
beiden und solchen des Wandlers 3 zu unterscheiden, veranlasst
der Host in einem solchen Fall das Schließen des Schalters 2,
so dass der Eingang des Wandlers 3 mit einem zwischen den
Widerständen
R5 und R6 des Spannungsteilers abgegriffenen Referenzpotential beschaltet
ist. Das Ergebnis der Wandlung des Referenzpotentials wird in ein
beliebiges gleichzeitig durch eine vom Host-Rechner 10 auf die
Wandlungs-Auswahlleitung 10 ausgegebene Adresse spezifiziertes
Register des Speicherbausteins 4 gespeichert und anschließend aus
diesem gelesen, indem der Host-Rechner 10 die gleiche Adresse
auf die Lese-Auswahlleitung 12 ausgibt. Stimmt dieses Wandlungsergebnis
mit einem entsprechenden vom Host-Rechner 10 erwarteten
Wert überein,
so ist anzunehmen, dass der Wandler 3 intakt ist; bei Nichtübereinstimmung
kann ein Defekt des Wandlers 3 angenommen werden.
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2 zeigt
ein Blockdiagramm einer abgewandelten Ausgestaltung der Wandleranordnung. Sie
unterscheidet sich von derjenigen der 1 dadurch,
dass der Eingang i15 des Eingangsmultiplexers 1 offen gelassen
ist, so dass dessen Ausgang mo hochohmig ist, wenn die Adresse „15" an den Eingang ma
des Multiplexers 1 angelegt ist. Ferner ist ein Und-Gatter 13 vorhanden,
das genauso viel Eingänge
aufweist, wie die Wandleranordnung Prüfkanäle hat, im vorliegenden Fall
also vier Stück,
und von denen jeder mit einer Bitleitung der Wandlungs-Auswahlleitung 11 verbunden
ist. Der Ausgang des Und-Gatters nimmt also genau dann den Wert
logisch 1 an, wenn die Adresse „15" auf der Wandlungs-Auswahlleitung 11 liegt. Der
Ausgang des Und-Gatters 12 steuert
den Schalter 2, so dass dieser immer offen ist, wenn der
Ausgangspegel des Und-Gatters 12 null
ist und geschlossen ist, wenn der Ausgangspegel 1 ist.
In dieser Wandleranordnung steuert der Host-Rechner den Schalter 2 also
nicht mehr über
eine eigene Steuerleitung, sondern durch einfaches Ausgeben der
Adresse „15" auf der Wandlungs-Auswahlleitung 11.
Dementsprechend wird das Wandlungsergebnis, das der Wandler 3 bei
geschlossenem Schalter 2 liefert, im Register r15 des Speicherbausteins 4 abgelegt
und kann aus diesem durch Ausgeben der Adresse „15" auf der Lese-Auswahlleitung 12 gelesen werden.