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Die
Erfindung betrifft eine Platine, bei der Eingangs- und Ausgangssignale
Kontaktanschlüssen
auf der Oberseite und der Unterseite der Platine zugeführt werden.
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Bei
einem Halbleiterspeichermodul, beispielsweise einem FBDIMM (Fully
Buffered Dual-In Line Memory Module), gemäß der 1A sind auf einer Platine MP beidseitig
Halbleiterspeicherbausteine B angeordnet. Die Halbleiterspeicherbausteine werden
von einem Steuerbaustein SB angesteuert. Der Steuerbaustein sowie
die Halbleiterspeicherbausteine haben ein Ball-Grid-Array Gehäuse BGA.
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1B zeigt eine erste Oberfläche, beispielsweise
die Oberseite eines FBDIMM-Speichermoduls. Im Zentrum der Platine
MP ist der Steuerbaustein, der einen Hub-Chip HC enthält, zur
Ansteuerung der Halbleiterspeicherbausteine angeordnet. Die Halbleiterspeicherbausteine
befinden sich auf der linken und rechten Seite des Hub-Chips auf
der Platine in zwei parallel zueinander angeordneten Reihen.
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1B zeigt eine zweite Oberfläche, beispielsweise
die Unterseite BOT des FBDIMM-Speichermoduls der 1A. Auch hier sind die Halbleiterspeicherbausteine
in zwei Reihen angeordnet. In der Mitte der Unterseite der Platine
MP befinden sich vier Speicherchips ECC, die mit einer Fehlerkorrekturschaltung
(Error Correction Circuit) zur Korrektur von Speicherfehlern ausgestattet
sind. Zur linken und rechten Seite der vier ECC-Speicherchips sind
wie auch auf der Oberseite jeweils vier Halbleiterspeicherbausteine
in zwei Reihen angeordnet.
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Bei
dem in den 1A und 1B dargestellten planaren
FBDIMM-Speichermoduldesgin befindet sich in jedem der Halbleiterspeicherbausteine
genau ein Speicherchip. Die Speicherchips können beispielsweise DRAM (Dynamic
Random Access Memory)-Speicherzellen enthalten.
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2 zeigt in vereinfachter Darstellung einen
Ausschnitt eines Speicherzellenfeld SZF, das auf jedem der Speicherchips
SP vorhanden ist. Innerhalb des Speicherzellenfeldes SZF sind DRAM-Speicherzellen
SZ entlang von Wortleitungen WL und Bitleitungen BL matrixartig
angeordnet. Eine DRAM-Speicherzelle umfasst einen Auswahltransistor
AT und einen Speicherkondensator SC. Zum Auslesen einer Information
aus der Speicherzelle bzw. zum Einschreiben einer Information in
die Speicherzelle wird der Auswahltransistor AT durch ein entsprechendes Steuersignal
auf der Wortleitung WL in den leitenden Zustand geschaltet. In diesem
Fall ist der Speicherkondensator SC niederohmig mit der Bitleitung
BL verbunden. Über
die Bitleitung BL kann somit im Falle eines Lesezugriffs der Ladungszustand
des Speicherkondensators ausgelesen werden bzw. im Fall eines Schreibzugriffs
ein Ladezustand in dem Speicherkondensator abgespeichert werden.
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Zur
Durchführung
von Lese- und Schreibzugriffen auf die Speicherzellen der Speicherchips
wird der Hubchip HC von einem Speichercontroller angesteuert. Die
Steuersignale des Speichercontrollers werden dem FBDIMM-Speichermodul über einen ersten
und zweiten Bus zugeführt.
Der erste Bus ist dazu mit Eingangs- und Ausgangskontaktanschlüssen E1
und A1 auf der Oberseite TOP der Platine MP verbunden. Der zweite
Bus ist mit Eingangs- und Ausgangskontaktanschlüssen E2 und A2 auf der Unterseite
BOT der Platine MP verbunden. Jeder der beiden Busse kann sowohl
Steuersignale an den Hubchip senden als auch von dem Hub-Chip empfangen.
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Wenn
im Gegensatz zu den in den 1A und 1B dargestellten planaren
FBDIMM-Speichermoduldesign ein sogenanntes "Stacked" FBDIMM-Speichermoduldesign verwendet
wird, so sind innerhalb der Halbleiterspeicherbausteine jeweils zwei
Speicherchips (Dual Stacked) oder vier Speicherchips (Quad Stacked)
gestapelt angeordnet. In diesem Fall befindet sich auf der Oberseite
und der Unterseite des Halbleiterspeichermoduls nur jeweils eine
Reihe mit Halbleiterbausteinen. Bei einem derartigen "Stacked" Speichermoduldesign
werden gemäß einer
Standardisierung die an die Eingangskontaktanschlüsse E1 zugeführten Signale über Leiterbahnen,
die auf der Oberfläche
TOP der Platine MP verlaufen, dem Hubchip HC zugeführt. Entsprechend werden
auch die vom Hubchip den Ausgangsanschlüssen A1 auf der Oberseite TOP
zugeführten
Signale über
Leiterbahnen, die auf der Oberseite der Platine MP verlaufen, zugeführt.
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Hingegen
werden die Eingangssignale, die den Eingangskontaktanschlüssen E2
auf der Unterseite BOT der Platine zugeführt werden, über kurze Leiterbahnen
auf der Unterseite der Platine einem durch die Platine hindurch
laufenden Kontaktloch (Plated Through Hole) zugeführt. Über das
Durchkontaktierungsloch sind die Eingangskontaktanschlüsse E2 mit
Leiterbahnen, die auf einem inneren Layer der mehrlagigen Platine
MP verlaufen, verbunden. Die Leiterbahnen werden durch ein weiteres Durchkontaktierungsloch
im Bereich des Hubchips an die Oberseite TOP der Platine geführt. Von
dort werden sie über
ein kurzes Leiterstück
auf der Oberseite der Platine dem Hubchip zugeführt.
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Ebenso
werden die Signale, die vom Hubchip den Ausgangsanschlüssen A2
auf der Unterseite BOT der Platine zugeführt werden, über ein
kurzes Leiterstück
auf der Oberseite der Platine einem weiteren Durchkontaktierungsloch
zugeführt.
Durch das weitere Durchkontaktierungsloch werden sie bis zu einem
inneren Layer der Platine geführt,
verlaufen dann über
eine Leiterbahn auf dem inneren Layer der Platine bis zu einem weiteren
Durchgangskontaktierungsloch, durch das sie auf der Unterseite BOT
der Platine wieder hervortreten. Von dort werden sie über ein
kurzes Leiterstück
auf der Unterseite der Platine den Ausgangskontaktanschlüssen A2
zugeführt.
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Eine
derartige Zuführung
von Signalen vom Speichercontroller zum Hubchip bzw. vom Hubchip zum
Speichercontroller ist bei einem FBDIMM-Speichermodul im planaren
Design jedoch nicht möglich. 3 zeigt einen Ausschnitt
der Oberseite TOP des FBDIMM-Speichermoduls der 1B. Dargestellt ist der Hubchip HC und
die in zwei Reihen auf der linken Seite des Hubchips angeordneten
Speicherchips SP. Des Weiteren sind am Rand der Speicherkarte die Eingangskontaktanschlüsse E1 und
die Ausgangskontaktanschlüsse
A1, an die der erste Bus angeschlossen ist, der das FBDIMM-Speichermodul
mit dem Speichercontroller verbindet, angeordnet.
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Aufgrund
des nur gering zur Verfügung
stehenden Platzes können
nur einige von den Eingangskontaktanschlüssen E1 zu dem Hubchip HC hinführende Leiterbahnen
RXL1 und nur einige von den von dem Hubchip HC zu den Ausgangskontaktanschlüssen A1
zurückführende Leiterbahnen
TXL1 auf der Oberseite TOP der Platine verlaufen. Die restlichen Eingangs-
und Ausgangskon taktanschlüsse
werden über
Leiterbahnen, die auf inneren Layern der mehrlagigen Platine MP
verlaufen, dem Hubchip zugeführt bzw.
vom Hubchip wieder den Ausgangskontaktanschlüssen zugeführt. Die Eingangs- und Ausgangskontaktanschlüsse sind
dazu über
kurze Leiterstücke mit
Durchkontaktierungslöchern
verbunden, die sich von der Oberseite TOP bis zur Unterseite BOT
der Platine erstrecken. Über
diese Durchkontaktierungslöcher
sind die Ein- und Ausgangskontaktanschlüsse mit den Leiterbahnen im
Inneren der Platine verbunden. Im Bereich des Hubchips befinden
sich weitere Durchkontaktierungslöcher, durch die die Leiterbahnen
von den inneren Layern wieder zur Oberfläche TOP geführt werden, von wo sie dem
Hubchip unmittelbar zugeführt
werden.
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4 zeigt einen Querschnitt
durch die Mehrebenen-Platine (Multilayer-Platine) MP. Die Platine weist
eine Oberseite TOP und eine Unterseite BOT auf, zwischen denen mehrere
innere Layer übereinander
angeordnet sind. Ein Layer L1 und L2 gehören zu einer Gruppe G1 von
Layern, die nahe an der Oberseite TOP der Platine angeordnet sind.
Ein Layer Ln-1 und Ln gehören
zu einer Gruppe G2 von Layern, die nahe an einer Unterseite BOT
der Platine angeordnet sind.
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Die
Platine MP weist im Bereich eines Eingangskontaktanschlusses E1
und eines Ausgangskontaktanschlusses A1 auf der Oberseite TOP der Platine
zwei durchgehende Kontaktierungslöcher V1a und V1b auf, die sich
von der Oberseite TOP der Platine zur Unterseite BOT der Platine
erstrecken. Im Bereich eines Eingangskontaktanschlusses E2 und eines
Ausgangskontaktanschlusses A2 auf der Unterseite der Platine sind
zwei weitere durchgehende Kontaktierungslöcher V2a und V2b angeordnet,
die sich ebenfalls von der Oberseite TOP zur Unterseite BOT der
Platine erstrecken. Neben den durchgehenden Kontaktierungslöchern im
Bereich der Ein- und Ausgangskontaktanschlüsse existieren noch zwei weitere
durchgehende Kontaktierungslöcher
V5a und V5b, die sich ebenfalls von der Oberseite TOP zur Unterseite
BOT der Platine erstrecken. Im Bereich dieser beiden durchgehenden
Kontaktierungslöcher
ist der Hubchip HC angeordnet.
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An
dem Eingangskontaktanschluss E1 auf der Oberseite TOP der Platine
wird ein von dem Speichercontroller über den ersten Bus zugeführtes Eingangssignal
RX1 angelegt. Das Eingangssignal RX1 wird über eine Leiterbahn RXL1 einem
Eingangsanschluss HCE1 des Hubchips HC zugeführt. Die Leiterbahn RXL1 verläuft vom
Eingangskontaktanschluss E1 über
ein kurzes Leiterstück
auf der Oberseite der Platine bis zu dem durchgehenden Kontaktierungsloch
V1a, verläuft
dann innerhalb des durchgehenden Kontaktierungslochs V1a bis zu
dem Layer L1. Die Leiterbahn RXL1 wird dann entlang des Layers L1
geführt
und dem durchgehenden Kontaktierungsloch V5a zugeführt, durch
das sie an die Oberseite TOP der Platine zu dem Eingangsanschluss
HCE1 des Hubchips gelangt. Ebenso verläuft im Bereich des Layers L1
eine Leiterbahn RXL2, die den Eingangskontaktanschluss E2 auf der
Unterseite der Platine mit dem Eingangsanschluss HCE2 des Hubchips
verbindet. An dem Eingangskontaktanschluss E2 auf der Unterseite
BOT der Platine liegt ein Eingangssignal RX2 an, das den Eingangskontaktanschluss
E2 von dem Speichercontroller über den
zweiten Bus zugeführt
wird. Auf der Layerebene L1 verlaufen somit nur Leitungen, die Eingangssignale
RX1 und RX2 führen,
die von dem Speichercontroller zu dem Hubchip laufen.
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An
einem Ausgangsanschluss HCA1 erzeugt der Hubchip ein Ausgangssignal
TX1, das über eine
Leiterbahn TXL1 dem Ausgangskontaktanschluss A1 auf der Oberseite
TOP der Platine zuge führt
wird. Die Leiterbahn TXL1 verläuft
durch das durchgehende Kontaktierungsloch V5b bis zu der Layerebene
Ln, auf der die Leiterbahn TXL1 bis zu dem durchgehenden Kontaktierungsloch
V1b geführt wird.
Durch das durchgehende Kontaktierungsloch V1b wird die Leiterbahn
TXL1 wieder an die Oberseite TOP der Platine geführt und von dort dem Ausgangskontaktanschluss
A1 zugeführt.
Der Ausgangskontaktanschluss A1 ist mit dem ersten Bus verbunden, über den
das Ausgangssignal TX1 dem Speichercontroller zugeführt wird.
Der erste Bus ist somit als ein bidirektionaler Bus ausgebildet.
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Ein
weiterer Ausgangsanschluss HCA2 des Hubchips ist über eine
Leiterbahn TXL2 mit dem Ausgangskontaktanschluss A2 auf der Unterseite
BOT der Platine verbunden. Die Leiterbahn TXL2 wird von dem Ausgangsanschluss
HCA2 des Hub-Chips durch das durchgehende Kontaktierungsloch V5b ebenfalls
bis zu der Layerebene Ln geführt,
entlang derer die Leiterbahn TXL2 bis zu dem durchgehenden Kontaktierungsloch
V2b weiter geführt
wird. Durch das durchgehende Kontaktierungsloch V2b wird die Leiterbahn
TXL2 der Unterseite BOT der Platine zugeführt. Über ein kurzes Leiterstück gelangt das
Ausgangssignal TX2 an den Ausgangskontaktanschluss A2, der mit dem
zweiten Bus zur Übertragung
des Ausgangssignals TX2 von dem Hubchip zum Speichercontroller verbunden
ist. Die Ausgangssignale TX1 und TX2 vom Hubchip zum Speichercontroller
verlaufen somit über
Leiterbahnen auf dem inneren Layer Ln der Platine. Der zweite Bus
ist als ein bidirektionaler Bus ausgebildet, da er sowohl Eingangssignale
RX2 als auch Ausgangssignale TX2 zwischen dem Hubchip und dem Speichercontroller überträgt.
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Ein "Routing" von Leiterbahnen,
wie in 4 gezeigt, hat
jedoch ein großes Übersprechen
von Signalen zur Folge, das durch Verwendung von durchgehenden Kontaktierungslöchern, die eine
hohe Induktivität
darstellen noch verstärkt
wird. Die wesentliche Ursache des Übersprechens liegt jedoch darin begründet, dass
die Signale, die vom Speichercontroller zum Hubchip gesendet werden, über Leiterbahnen
in einer Layerebene, die nahe an der Oberseite TOP der Platine angeordnet
ist, übertragen
werden und alle Signale, die vom Hubchip zum Speichercontroller
gesendet werden, auf Leiterbahnen in einer Layerebene verlaufen,
die nahe an der Unterseite BOT der Platine angeordnet ist. Problematisch
wirkt sich dabei insbesondere aus, dass beispielsweise das Eingangssignal
RX2 beim Durchgang durch das Kontaktierungsloch V2a mehrere Referenzebenen im
Inneren der Platine durchqueren muss, bis es von der Unterseite
BOT zur Layerebene L1 gelangt. Ebenso muss das Ausgangssignal TX1
mehrere Referenzebenen im Inneren der Platine über das durchgehende Kontaktierungsloch
V5b durchqueren, bis es zur Layerebene Ln gelangt.
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Es
ist daher Aufgabe der vorliegenden Erfindung, eine Platine anzugeben,
bei der das Übersprechen
zwischen Signalen, die auf Layern innerhalb der Platine verlaufen,
reduziert ist.
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Die
Aufgabe wird gelöst
durch eine Platine mit den Merkmalen des Patentanspruchs 1.
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Die
erfindungsgemäße Platine
weist eine erste Oberfläche
und eine zweite Oberfläche
auf. Sie umfasst des Weiteren mehrere Layer, die in einer übereinander
gestapelten Anordnung zwischen der ersten Oberfläche und der zweiten Oberfläche angeordnet
sind, wobei eine erste Gruppe der Layer näher an der ersten Oberfläche der
Platine und eine zweite Gruppe der Layer näher an der zweiten Oberfläche der
Platine liegen. Auf der ersten Oberfläche der Platine ist ein Halbleitersteuerbaustein
angeordnet. Die Platine weist ferner mindestens zwei erste Kontaktanschlüssen auf,
die auf der ersten Oberfläche
der Platine angeordnet sind, wobei einer der beiden ersten Kontaktanschlüsse zum
Anlegen eines ersten Eingangssignals und der andere der beiden ersten Kontaktanschlüsse zum
Erzeugen eines ersten Ausgangssignals verwendet wird. Sie umfasst
des Weiteren mindestens zwei zweite Kontaktanschlüsse, die auf
der zweiten Oberfläche
der Platine angeordnet sind, wobei einer der beiden zweiten Kontaktanschlüsse zum
Anlegen eines zweiten Eingangssignals und der andere der beiden
zweiten Kontaktanschlüsse
zum Erzeugen eines zweiten Ausgangssignals verwendet wird. Die Platine
weist des Weiteren zwei erste Leiterbahnen auf, wobei eine der beiden ersten
Leiterbahnen zur Übertragung
des ersten Eingangssignals von dem einen der beiden ersten Kontaktanschlüsse zu dem
Halbleitersteuerbaustein und die andere der beiden ersten Leiterbahnen
zur Übertragung
des ersten Ausgangssignals von dem Halbleitersteuerbaustein zu dem
anderen der beiden ersten Kontaktanschlüsse verwendet wird. Sie umfasst des
Weiteren zwei zweite Leiterbahnen, wobei eine der beiden zweiten
Leiterbahnen zur Übertragung des
zweiten Eingangssignals von dem einen der beiden zweiten Kontaktanschlüsse zu dem
Halbleitersteuerbaustein und die andere der beiden zweiten Leiterbahnen
zur Übertragung
des zweiten Ausgangssignals von dem Halbleitersteuerbaustein zu dem
anderen der beiden zweiten Kontaktanschlüsse verwendet wird. Die beiden
ersten Leiterbahnen verlaufen in mindestens einem der Layer der
ersten Gruppe der Layer, wohingegen die beiden zweiten Leiterbahnen
in mindestens einem der Layer der zweiten Gruppe der Layer verlaufen.
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Durch
das erfindungsgemäße Routing-Verfahren
wird das Übersprechen
zwischen Signalen deutlich reduziert. Die Routing-Technik ist dabei
unabhängig
von der Anzahl der Layer der Mehrebenen-Platine. Sie lässt sich
sowohl bei "single-ended" Signalen als auch
bei differentiellen Signalen anwenden.
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Gemäß einer
Weiterbildung der Platine umfassen die Layer der ersten Gruppe einen
ersten Layer und mindestens einen zweiten Layer, wobei der erste
Layer der ersten Gruppe näher
an der ersten Oberfläche
der Platine liegt als der zweite Layer der ersten Gruppe. Die Layer
der zweiten Gruppe umfassen einen ersten Layer und mindestens einen
zweiten Layer, wobei der erste Layer der zweiten Gruppe näher an der
zweiten Oberfläche
der Platine liegt als der zweite Layer der zweiten Gruppe. Die beiden
ersten Leiterbahnen verlaufen in dem ersten Layer der ersten Gruppe
und die beiden zweiten Leiterbahnen verlaufen in dem zweiten Layer
der zweiten Gruppe.
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Gemäß einem
weiteren Merkmal der erfindungsgemäßen Platine sind ein erstes
und ein zweites durchgehendes Kontaktierungsloch vorgesehen, die
sich jeweils von der ersten Oberfläche zu der zweiten Oberfläche der
Platine erstrecken. Die ersten Leiterbahnen verlaufen von den ersten
Kontaktanschlüssen
durch das erste durchgehende Kontaktierungsloch bis zu dem ersten
Layer der ersten Gruppe. Die zweiten Leiterbahnen verlaufen von
den zweiten Kontaktanschlüssen
durch das zweite durchgehende Kontaktierungsloch bis zu dem ersten
Layer der zweiten Gruppe.
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Die
erfindungsgemäße Platine
umfasst vorzugsweise ein erstes blindes Kontaktierungsloch, das
sich von der ersten Oberfläche
der Platine bis zu dem ersten Layer der ersten Gruppe erstreckt.
Des weiteren ist ein zweites blindes Kontaktierungsloch vorgesehen,
das sich von der zweiten Oberfläche
der Platine bis zu dem ersten Layer der zweiten Gruppe erstreckt.
Die ersten Leiterbahnen verlaufen von den ersten Kontaktan schlüssen durch
das erste blinde Kontaktierungsloch zu dem ersten Layer der ersten Gruppe.
Die zweiten Leiterbahnen verlaufen von den zweiten Kontaktanschlüssen durch
das zweite blinde Kontaktierungsloch zu dem ersten Layer der zweiten Gruppe.
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Nach
einer weiteren Ausgestaltungsvariante der Platine verläuft ein
erster Teil der ersten Leiterbahnen in dem ersten Layer der ersten
Gruppe. Ein zweiter Teil der ersten Leiterbahnen verläuft in dem zweiten
Layer der ersten Gruppe. Ein erster Teil der zweiten Leiterbahnen
verläuft
in dem ersten Layer der zweiten Gruppe. Ein zweiter Teil der zweiten
Leiterbahnen verläuft
in dem zweiten Layer der zweiten Gruppe.
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Eine
andere Ausgestaltung der erfindungsgemäßen Platine sieht ein erstes,
zweites, drittes und viertes durchgehendes Kontaktierungsloch vor,
die sich jeweils von der ersten Oberfläche zu der zweiten Oberfläche der
Platine erstrecken. Der erste Teil der ersten Leiterbahnen verläuft von
den ersten Kontaktanschlüssen
durch das erste durchgehende Kontaktierungsloch bis zu dem ersten
Layer der ersten Gruppe. Der zweite Teil der zweiten Leiterbahnen verläuft von
den zweiten Kontaktanschlüssen
durch das zweite durchgehende Kontaktierungsloch zu dem ersten Layer
der zweiten Gruppe. Der zweite Teil der ersten Leiterbahnen verläuft von
den ersten Kontaktanschlüssen
durch das dritte durchgehende Kontaktierungsloch bis zu dem zweiten
Layer der ersten Gruppe. Der zweite Teil der zweiten Leiterbahnen
verläuft
von den zweiten Kontaktanschlüssen durch
das vierte durchgehende Kontaktierungsloch bis zu dem zweiten Layer
der zweiten Gruppe.
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Eine
andere Ausbildung der erfindungsgemäßen Platine sieht ein erstes
blindes Kontaktierungsloch vor, das sich von der ersten Oberfläche der Platine
bis zu dem ersten Layer der ersten Gruppe erstreckt. Ein zweites
blindes Kontaktierungsloch erstreckt sich von der zweiten Oberfläche der
Platine bis zu dem ersten Layer der zweiten Gruppe. Ein drittes
blindes Kontaktierungsloch erstreckt sich von der ersten Oberfläche der
Platine bis zu dem zweiten Layer der ersten Gruppe. Ein viertes
blindes Kontaktierungsloch erstreckt sich von der zweiten Oberfläche der
Platine bis zu dem zweiten Layer der zweiten Gruppe. Der erste Teil
der ersten Leiterbahnen verläuft
von den ersten Kontaktanschlüssen
durch das erste blinde Kontaktierungsloch bis zu dem ersten Layer
der ersten Gruppe. Der erste Teil der zweiten Leiterbahnen verläuft von
den zweiten Kontaktanschlüssen
durch das zweite blinde Kontaktierungsloch bis zu dem ersten Layer
der zweiten Gruppe. Der zweite Teil der ersten Leiterbahnen verläuft von den
ersten Kontaktanschlüssen
in dem dritten blinden Kontaktierungsloch bis zu dem zweiten Layer
der ersten Gruppe. Der zweite Teil der zweiten Leiterbahnen verläuft von
den zweiten Kontaktanschlüssen durch
das vierte blinde Kontaktierungsloch bis zu dem zweiten Layer der
zweiten Gruppe.
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Eine
Weiterbildung der Platine sieht ein fünftes blindes Kontaktierungsloch
vor, das sich von einem der Layer der ersten Gruppe zu der ersten
Oberfläche
der Platine erstreckt. Des weiteren ist ein fünftes durchgehendes Kontaktierungsloch
vorgesehen, das sich von der ersten Oberfläche zu der zweiten Oberfläche der
Platine erstreckt. Die ersten Leiterbahnen verlaufen von dem einen
der Layer der ersten Gruppe durch das fünfte blinde Kontaktierungsloch
bis zu dem Halbleitersteuerbaustein. Die zweiten Leiterbahnen verlaufen
von dem der Layer der zweiten Gruppe durch das fünfte durchgehende Kontaktierungsloch
zu dem Halbleitersteuerbaustein.
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Auf
der Platine sind vorzugsweise Halbleiterspeicherbausteine angeordnet.
Der Halbleitersteuerbaustein steuert das Durchführen von Lese- und Schreibzugriffen
auf die Halbleiterspeicherbausteine.
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Gemäß einer
weiteren Ausführungsform
der Platine enthalten die Halbleiterspeicherbausteine jeweils einen
Speicherchip mit dynamischen Speicherzellen mit wahlfreiem Zugriff.
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Der
Halbleitersteuerbaustein ist vorzugsweise als ein Hub-Chip ausgebildet.
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Der
Hub-Chip des Halbleitersteuerbausteins befindet sich vorzugsweise
in einem Ball-Grid-Array-Gehäuse.
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Die
erfindungsgemäße Platine
ist vorzugsweise als eine Fully Buffered Dual-In Line Memory Platine
ausgebildet.
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Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
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1A einen
Querschnitt durch ein FBDIMM Speichermodul
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1B eine
Oberseite eines FBDIMM Speichermoduls,
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1C eine
Unterseite eines FBDIMM Speichermoduls,
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2 ein Speicherzellenfeld eines Speicherchips
auf dem FBDIMM Speichermodul,
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3 ein
Ausschnitt der Unterseite der Platine eines FBDIMM-Speichermoduls
im planaren Design,
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4 ein
Routing von Leiterbahnen auf inneren Layern einer Platine eines
FBDIMM Speichermoduls gemäß dem Stand
der Technik,
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5 eine
erste Ausführungsform
eines Routings von Leiterbahnen auf inneren Layern einer Platine
eines FBDIMM Speichermoduls gemäß der Erfindung,
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6 eine
zweite Ausführungsform
eines Routings von Leiterbahnen auf inneren Layern einer Platine
eines FBDIMM Speichermoduls gemäß der Erfindung.
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5 zeigt
eine MehrebenenPlatine MP mit einer Oberseite TOP und Unterseite
BOT. Zwischen der Oberseite und der Unterseite sind mehrere innere Layerebenen
L1, L2, ..., Ln-1, Ln angeordnet. Die Layerebenen L1 und L2 gehören dabei
zu einer Gruppe G1 von Layerebenen, die nahe an der Oberseite TOP
der Platine angeordnet sind und die Layerebenen Ln-1 und Ln gehören zu einer
Gruppe G2, die nahe an der Unterseite BOT der Platine angeordnet
sind. Im Bereich der Eingangs- und Ausgangskontaktanschlüsse weist
die Platine vier durchgehende Kontaktierungslöcher V1a, V1b, V2a und V2b
auf, die sich von der Oberseite TOP zur Unterseite BOT der Platine
erstrecken. Im Bereich des Hubchips HC sind zwei durchgehende Kontaktierungslöcher V5a und
V5b vorhanden, die sich ebenfalls von der Oberfläche TOP bis zu der Unterseite
BOT der Platine erstrecken.
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Erfindungsgemäß verlaufen
alle Leiterbahnen, die Signale führen,
die Kontaktanschlüssen
auf der Oberseite der Platine zugeführt werden, auf mindestens
einer Layerebene der Gruppe G1. Dabei ist es unabhängig, ob
es sich bei den Signalen um Eingangssignale, die vom Speichercontroller
zu dem Hubchip übertragen
werden, oder ob es sich um Ausgangssignale, die von dem Hubchip
zu dem Speichercontroller übertagen
werden, handelt. Ebenso werden alle Signale, die Kontaktanschlüssen auf
der Unterseite BOT der Platine zugeführt werden, auf inneren Layerebenen
der Gruppe G2 übertragen.
Dabei ist es auch hier unabhängig
davon, ob es sich bei den Signalen um Eingangssignale, die vom Speichercontroller
zum Hubchip gelangen, handelt oder ob es sich um Ausgangssignale,
die vom Hub-Chip zum
Speichercontroller übertragen
werden, handelt.
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Die
an dem Eingangskontaktanschluss E1 dem FBDIMM-Speichermodul zugeführten Eingangssignale
RX1 werden über
das durchgehende Kontaktierungsloch V1a dem inneren Layer L1 zugeführt und
verlaufen über
die Leiterbahn RXL1 auf dem Layer L1 bis zu dem durchgehenden Kontaktierungsloch
V5a, durch das sie auf die Oberseite TOP der Platine zu dem Eingangsanschluss
HC1A des Hubchips gelangen. Die an dem Ausgangskontaktanschluss
A1 erzeugten Signale TX1 werden von einem Ausgangsanschluss HCA1
des Hubchips über eine
Leiterbahn TXL1, die durch das durchgehende Kontaktierungsloch V5a
bis zur Layerebene L2 geführt,
entlang der Layerebene L2 bis zum durchgehenden Kontaktierungsloch
V1b geführt
und von dort über
das durchgehende Kontaktierungsloch V1b dem Ausgangskontaktanschluss
A1 auf der Oberseite der Platine zugeführt.
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Der
auf der Unterseite der Platine angeordnete Eingangskontaktanschluss
E2 ist über
eine Leiterbahn RXL2 mit dem Eingangsanschluss HCE2 des Hubchips
verbunden. Die Leiterbahn RXL2 verläuft dabei durch das durchgehende
Kontaktierungsloch V2a bis zum inneren Layer Ln, entlang des inneren
Layers Ln bis zu dem durchgehenden Kontaktierungsloch V5b und von
dort bis zum Eingangsanschluss HCE2 des Hubchips auf der Oberseite
TOP der Platine.
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Das
Ausgangssignal TX2 verläuft über eine Leiterbahn
TXL2 von dem Ausgangsanschluss HCA2 auf der Oberseite der Platine
durch das durchgehende Kontaktierungsloch V5b bis zu dem inneren Layer
Ln-1, entlang dem inneren Layer Ln-1 bis zu dem durchgehenden Kontaktierungsloch
V2b und von dort zu dem Ausgangskontaktanschluss A2 auf der Unterseite
BOT der Platine.
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Vorzugsweise
werden sämtliche
Leiterbahnen, die zwischen den Eingangs- und Ausgangsanschlüssen HCE1
und HCA1 des Hubchips und den Eingangs- und Ausgangskontaktanschlüssen E1
und A1 auf der Oberseite der Platine verlaufen, entlang eines der
inneren Layer der Gruppe G1 geführt,
der der Oberfläche
TOP am nächsten
liegt. Im Beispiel der 5 werden also vorzugsweise alle
Leiterbahnen RXL1 und TXL1 entlang dem inneren Layer L1 der Gruppe
G1 geführt.
Ebenso werden alle Leiterbahnen RXL2 und TXL2, die zwischen dem
Eingangsanschluss HCE2 bzw. dem Ausgangsanschluss HCA2 des Hubchips
und den Ein- bzw.
Ausgangskontaktanschlüssen
E2 bzw. A2 auf der Unterseite der Platine verlaufen, auf demjenigen
inneren Layer der Gruppe G2 geführt,
der der Unterseite BOT am nächsten
liegt. Im Beispiel der 5 werden also vorzugsweise die
Leiterbahnen RXL2 und TXL2 entlang des Layers Ln geführt.
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Ein
Routing sämtlicher
Leiterbahnen, die mit den Eingangs- und Ausgangskontaktanschlüssen E1 und
A1 auf der Oberseite der Platine verbunden sind, über einen
gemeinsamen Layer, beispielsweise den Layer L1, und ein Routing
aller Leiterbahnen, die mit den Ein- und Ausgangskontaktanschlüssen E2
und A2 auf der Unterseite der Platine verbunden sind, über einen
gemeinsamen Layer, beispielsweise den Layer Ln, ist jedoch aus Platzgründen in
den meisten Fällen
unmöglich.
Daher wird ein Teil der Leiterbahnen RXL1 und TXL1, die mit den
Ein- und Ausgangskontaktanschlüssen
E1 und A1 auf der Oberseite der Platine verbunden sind, entlang
des Layers L1 und ein zweiter Teil dieser Leiterbahnen auf dem nächsten darunter
liegenden Layer L2 geführt.
Ebenso werden ein Teil der Leiterbahnen RXL2 und TXL2, die mit den
Ein- und Ausgangskontaktanschlüssen
E2 und A2 auf der Unterseite der Platine verbunden sind, auf dem
Layer Ln und ein weiterer Teil dieser Leiterbahnen auf dem nächst entfernteren
Layer Ln-1 geführt.
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Der
besseren Übersicht
halber werden in 5 die Eingangssignale RX1 entlang
des Layers L1 und die Ausgangssignale TXL1 entlang des Layers L2
geführt.
Eine derartige Trennung von Eingangs- und Ausgangssignalen ist jedoch
nicht zwingend erforderlich. Dies bedeutet, dass sowohl entlang
des Layers L1 als auch entlang des Layers L2 sowohl Eingangs- als
auch Ausgangssignale verlaufen können,
die den Ein- und Ausgangskontaktanschlüssen auf der Oberseite der
Platine zugeführt werden.
Ebenso ist die in 5 dargestellte Aufteilung der
Eingangs- und Ausgangssignale RX2 auf den Layer Ln und TX2 auf den
Layer Ln-1 nicht zwingend erforderlich. Sowohl auf dem Layer Ln
als auch auf dem Layer Ln-1 lassen sich sowohl Eingangs- als auch
Ausgangssignale gemeinsam führen,
die mit den Ein- und Ausgangskontaktanschlüssen auf der Unterseite der
Platine verbunden sind.
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6 zeigt
eine weitere Ausführungsform
eines Routings von Leiterbahnen zwischen dem Hubchip und dem Speichercontroller.
Im Gegensatz zur 5 werden bei dieser Ausführungsform
bevorzugt blinde Kontaktierungslöcher
verwendet. So verbinden im Bereich der Ein- und Ausgangskontaktanschlüsse das
blinde Kontaktierungsloch V1a' die Oberseite
TOP der Platine mit dem inneren Layer L1, das blinde Kontaktierungsloch
V1b' die Oberseite TOP
der Platine mit dem inneren Layer L2, das blinde Kontaktierungsloch
V2a' die Unterseite
BOT mit dem Layer Ln, das blinde Kontaktierungsloch V2b' die Unterseite BOT
mit dem Layer Ln-1 und das blinde Kontaktierungsloch V5a' im Bereich des Hubchips
die Layerebene L2 mit der Oberseite TOP der Platine.
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Die
Leiterbahn RXL1 verläuft
vom Eingangskontaktanschluss E1 auf der Oberseite der Platine durch
das blinde Kontaktierungsloch V1a' bis zu dem Layer L1, entlang des Layers
L1 bis zu dem blinden Kontaktierungsloch V5a' und von dort bis zu dem Eingangsanschluss
HCE1 des Hubchips. Die Leiterbahn TXL1 verläuft vom Ausgangsanschluss HCA1
des Hubchips durch das blinde Kontaktierungsloch V5a' bis zu dem inneren
Layer L2, anschließend
entlang des inneren Layers L2 bis zu dem blinden Kontaktierungsloch
V1b' und von dort
zu dem Ausgangskontaktanschluss A1 auf der Oberseite der Platine.
Der Eingangskontaktanschluss E2 auf der Unterseite der Platine ist über die
Leiterbahn RXL2, die durch das blinde Kontaktierungsloch V2a' bis zu der Layerebene
Ln geführt
wird und anschließend
entlang der Layerebene Ln bis zu dem durchgehenden Kontaktierungsloch
V5b' und danach
durch das durchgehende Kontaktierungsloch V5b' bis zu dem Eingangsanschluss HCE2 des
Hub-Chips verläuft, mit
dem Eingangsanschluss HCE2 des Hubchips verbunden. Die Leiterbahn
TXL2, die den Ausgangsanschluss HCA2 des Hubchips mit dem Ausgangskontaktanschluss A2
auf der Unterseite der Platine verbindet, wird durch das durchgehende
Kontaktierungsloch V5b' bis
zu dem Layer Ln-1 geführt,
von dort entlang des Layers Ln-1 bis zu dem blinden Kontaktierungsloch V2b' geführt und
von dort dem Ausgangskontaktanschluss A2 auf der Unterseite der
Platine zugeführt.
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Vorzugsweise
sollen auch hier, wie bei der Ausführungsform der 5,
sämtliche
Leiterbahnen, die mit den Ein- und Ausgangskontaktanschlüssen E1
und A1 auf der Oberseite der Platine verbunden sind, entlang demjenigen
inneren Layer der Gruppe G1 verlaufen, der der Oberseite TOP der
Platine am nächsten
liegt. Entsprechend sollen alle Leiterbahnen, die mit den Ein- und
Ausgangskontaktanschlüssen
E2 und A2 auf der Unterseite der Platine verbunden sind, entlang
desjenigen inneren Layers der Gruppe G2 geführt werden, der der Unterseite
BOT der Platine am nächsten
liegt.
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Da
im Beispiel der 6 der zur Verfügung stehende
Platz auf dem Layer L1 als auch auf dem Layer Ln begrenzt ist, wird
ein Teil der Leiterbahnen, die mit den Ein- und Ausgangskontaktanschlüssen E1
und A1 auf der Oberseite der Platine verbunden sind, entlang des
Layers L1 und ein anderer Teil dieser Leiterbahnen entlang des nach
dem Layer L1 von der Oberseite nächst
entfernteren Layers L2 geführt. Ebenso
werden ein Teil der Leiterbahnen, die mit den Ein- und Ausgangskontaktanschlüssen E2
und A2 auf der Unterseite der Platine verbunden sind, entlang des
zur Unterseite der Platine nächst
gelegenen Layers Ln und ein weiterer Teil auf dem nach dem Layer
Ln zur Unterseite nächst
liegenden Layer Ln-1 geführt.
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Wie
bereits bei 5 angemerkt, ist es dabei nicht
zwingend erforderlich, wie in 6 der Einfachheit
halber dargestellt, dass entlang eines der beiden Layer Eingangssignale
RX und auf dem nächsten darunter
bzw. darüber
liegenden Layer Ausgangssignale TX geführt werden. Stattdessen kann
jeder der Layer L1 und L2 als auch jeder der Layer Ln und Ln-1 sowohl
Eingangs- als auch Ausgangssignale führen.
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Durch
Verwendung der in 5 und 6 vorgeschlagenen
Technik des Routings von Leiterbahnen kann das Übersprechen zwischen den einzelnen
Leiterbahnen erheblich reduziert werden. Durch Verwendung der in 6 vorgesehenen
blinden Kontaktie rungslöcher
wird eine weitere Verbesserung des Übersprechens erzielt. Durch
Verwendung von blinden Kontaktierungslöchern, insbesondere vorzugsweise
der Verwendung kurzer blinder Kontaktierungslöcher, wie beispielsweise die
Verwendung der Kontaktierungslöcher
V1a' und V2a' lässt sich
die Induktivität
im Bereich der Kontaktierungslöcher
deutlich reduzieren. Die Folge ist eine verbesserte Signalintegrität, sowie
eine Reduzierung des Übersprechens.
Des Weiteren lassen sich durch die erfindungsgemäße Technik des Routings von
Leiterbahnen Reflektionen von Signalen deutlich reduzieren und die
Intersymbolinterferenz verbessern.
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- MP
- Platine
- SP
- Speicherchip
- HC
- Hubchip
- E
- Eingangskontaktanschluss
- A
- Ausgangskontaktanschluss
- TOP
- Oberseite
- BOT
- Unterseite
- ECC
- Error
Correction Speicherchip
- SZF
- Speicherzellenfeld
- SZ
- Speicherzelle
- BL
- Bitleitung
- WL
- Wortleitung
- AT
- Auswahltransistor
- SC
- Speicherkondensator
- RXL,
TXL
- Leiterbahnen
- HCE,
HCA
- Ein-
und Ausgangsanschlüsse
des Hubchips
- L
- Layerebenen
- V
- durchgehende
Kontaktierungslöcher
- V'
- blinde
Kontaktierungslöcher