DE102004045207B3

DE102004045207B3 - Verfahren und Schaltungsanordnung zum Auslesen einer Flash-/EEPROM-Speicherzelle

Info

Publication number: DE102004045207B3
Application number: DE102004045207A
Authority: DE
Inventors: Stephan Drebinger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-09-17
Filing date: 2004-09-17
Publication date: 2006-05-04
Anticipated expiration: 2024-09-18
Also published as: US20060067120A1; US7200042B2

Abstract

Die Erfindung geht von einem Verfahren zum Auslesen des Inhalts einer Flash-/EEPROM-Speicherzelle aus, bei dem ein über einen Auslesepfad mit einer einen Speichertransistor aufweisenden Speicherzelle fließender Lesestrom mit einem über wenigstens eine Auslesepfadnachbildung mit einer die Speicherzelle nachbildende und einen den Speichertransistor nachbildenden Referenz-Speichertransistor aufweisende Referenz-Speicherzelle fließenden Referenzstrom verglichen wird. Erfindungsgemäß ist vorgesehen, dass der Referenz-Speichertransistor zunächst in einem ersten Schritt in den selbstleitenden Zustand verbracht wird, sofern sich der Referenz-Speichertransistor nicht bereits in dem selbstleitenden Zustand befindet. In einem zweiten Schritt ist vorgesehen, dass ein vorgegebener Referenzstrom in die wenigstens eine Auslesepfadnachbildung eingespeist wird. Anders als im Stand der Technik ist dieser Referenzstrom nicht von einer Referenzspannung abgeleitet. In einem dritten Schritt ist vorgesehen, mit Hilfe des vorgegebenen Referenzstroms eine vom Kanalwiderstand des Referenz-Speichertransistors abhängige Referenzspannung zu erzeugen. Das Gate des Speichertransistors und das Gate des Referenz-Speichertransistors werden in einem vierten Schritt mit der erzeugten Referenzspannung beaufschlagt. In einem fünften Schritt wird der durch den Speichertransistor fließende Lesestrom mit dem durch den Referenz-Speichertransistor fließenden vorgegebenen Referenzstrom verglichen.

Description

Die Erfindung betrifft ein Verfahren zum Auslesen einer Flash-/EEPROM-Speicherzelle nach dem Oberbegriff des Patentanspruchs 1 sowie eine Schaltungsanordnung zum Auslesen einer Flash-/EEPROM-Speicherzelle nach dem Oberbegriff des Patentanspruchs 8.

EEPROMs (Akronym für Electrically Erasable Programmable Read Only Memories = Elektrisch löschbare programmierbare Festwertspeicher) oder EAROMs (Akronym für Electrically Alterable ROM = Elektrisch änderbare Festwertspeicher), sogenannte Flash Speicher, sind aus dem Stand der Technik in unterschiedlichen Ausführungsvarianten bekannt. EEPROM/Flash Speicher sind im allgemeinen in Zeilen und Spalten aufgeteilt, wobei jeder Kreuzungspunkt von Spalten und Zeilen eine Speicherzelle darstellt.

Die jeweiligen Spalten eines EEPROM/Flash Speichers werden als "Bitleitungen" (Bit Lines) bezeichnet. Diese "Bitleitungen" sind mit einem sogenannten Leseverstärker abgeschlossen. Dieser Leseverstärker dient dazu, den Inhalt einer jeweils ausgewählten Speicherzelle auszuwerten.

Beispielsweise umfasst ein sogenanntes 1 kbit Speicher insgesamt 1024 einzelne EEPROM/EAROM Speicherzellen mit 32 Zeilen und 32 Spalten bzw. Bitleitungen. Jeder Bitleitung ist ein Leseverstärker zugeordnet, so das der 1 kbit Speicher insgesamt 32 Leseverstärker aufweist. Jede Bitleitung im Speicherfeld umfasst also entsprechend der Anzahl der Zeilen 32 einzelne parallel geschaltete EEPROM/EAROM Speicherzellen denen jeweils ein einziger Leseverstärker in Reihe geschaltet ist.

Jede EEPROM/EAROM Speicherzelle umfasst neben dem eigentlichen Speicher, welcher üblicherweise durch einen Speichertransistor gebildet ist, eine Auswahleinrichtung, vorzugsweise einen Hochvolt-Schalttransistor, über welche die EEPROM/EAROM Speicherzelle ausgewählt werden kann. Neben der Funktion der Aktivierung des Auslesepfads dient die Auswahleinrichtung, insbesondere der Hochvolt-Schalttransistor, beim Löschen als Hochspannungsschutzeinrichtung für den Leseverstärker.

Ein Leseverstärker umfasst eine Vergleichseinrichtung, welche die Stromstärke eines über die ausgewählte EEPROM/EAROM Speicherzelle fließenden Stroms mit der eines Referenzstroms vergleicht und anhand des Ergebnisses des Vergleichs (die Stromstärke über die ausgewählte EEPROM/EAROM Speicherzelle ist größer oder kleiner als die Referenzstromstärke) eine logische "0" oder "1" ausgibt.

Häufig ist in jeder Bitleitung noch eine Schaltungseinrichtung, die üblicherweise als sogenannter Kaskodentransistor ausgebildet ist, vorhanden, welche dazu vorgesehen ist, ein "Floaten" der Bitleitung zu verhindern, d. h. auch bei nicht ausgewählter Bitleitung ein definiertes Potential auf der Bitleitung einzustellen, und darüber hinaus die Auslesegeschwindigkeit des Leseverstärkers zu erhöhen.

Der Auslesevorgang wird nachfolgend anhand der 4 erläutert.

Die 4 zeigt einen Leseverstärker 2, welcher an eine Bitleitung 1 mit einer einzigen Speicherzelle S angeschlossen ist. Ein solcher Leseverstärker ist beispielsweise in der US 2002/0118576 A1 beschrieben.

Die Speicherzelle S umfasst entsprechend den vorstehenden Ausführungen einen Speichertransistor M1 mit einem (hier nicht dargestellten) Floating-Gate und einen Hochvolt-Schalttransistor M2 (jeweils n-Kanal MOSFETs vom Anreicherungstyp, MOSFET = Akronym für Metal Oxide Semiconductor Field Effect Transistor), deren Drain – Source – Kanäle D1, S1, D2, S2 in Reihe geschaltet sind, wobei das Drain D1 des Speichertransistors M1 mit dem Drain D2 des Hochvolt-Schalttransistors M2 verbunden ist.

Der Leseverstärker 2 umfasst den vorstehenden Ausführungen entsprechend einen Kaskodentransistor M3 (n-Kanal MOSFET vom Anreicherungstyp), einen Stromkomparator 22 und zwei Stromspiegel 12 und 14.

Jeder Stromspiegel 12, 14 ist in an sich üblicher Weise mit Hilfe zweier Transistoren M4, M5 (p-Kanal MOSFETs vom Anreicherungstyp) bzw. M6, M7 (n-Kanal MOSFETs vom Anreicherungstyp) gebildet, deren Gates G4, G5 bzw. G6, G7 miteinander verbunden sind und bei dessen jeweiligem eingangsseitigen Transistor M4, M6 das Gate G4, G6 mit dem Drain D4, D6 verbunden ist.

Der Stromkamparator 22 wird im wesentlichen durch die beiden ausgangsseitigen Transistoren M5, M7 der vorstehend genannten Stromspiegel 12, 14 gebildet, wobei das Drain D5 des ausgangsseitigen Transistors M5 des Stromspiegels 12 mit dem Drain D7 des ausgangsseitigen Transistors M7 des Stromspiegels 14 verbunden ist.

Die einzelnen vorstehend genannten Schaltungsblöcke sind wie folgt miteinander verschaltet:
Die Source S2 des Hochvolt-Schalttransistors M2 der Speicherzelle S ist mit der Source S3 des Kaskodentransistors M3 verbunden. Das Drain D3 des Kaskodentransistors M3 ist mit dem Drain D4 des eingangsseitigen Transistors M4 des ersten Stromspiegels 12 verbunden. Die Substratanschlüsse B1, B2, B3, B6, B7 sämtlicher jeweils einen Drain-, Source-, Gate- und Substratanschluss D1, D2, D3, D6, D7, S1, S2, S3, S6, S7, G1, G2, G3, G6, G7, B1, B2, B3, B6, B7 aufweisenden NMOS-Transistoren M1, M2, M3, M6, M7 sind jeweils mit einem Bezugspotential 18 verbunden. Die Substratanschlüsse B4, B5 der jeweils einen Drain-, Source-, Gate- und Substratanschluss D4, D5, S4, S5, G4, g5, B4, B5 aufweisenden PMOS-Transistoren M4, M5 liegen auf Betriebsspannung U_B.

Die Source S1 des Speichertransistors M1 der Speicherzelle S sowie die Sourceanschlüsse S6, S7 der beiden Transistoren M6, M7 des zweiten Stromspiegels 14 liegen auf dem Bezugspotential 18. Die beiden Sourceanschlüsse S4, S5 der Transistoren M4, M5 des ersten Stromspiegels 12 liegen auf der von einer Betriebsspannungsquelle 16 bereitgestellten Betriebsspannung U_B. Die Betriebsspannung U_B beträgt in der Regel etwa 5 V. Am Gate G3 des Kaskodentransistors M3 liegt eine von einer Kaskodenspannungsquelle 21 bereitgestellte Kaskodenspannung U_cascode,21 an. Die Kaskodenspannung U_cascode,21 ist abhängig vom Zustand der Speicherzellen. Sie beträgt im Regelzustand typischerweise etwa 1,9 V. Am Gate G1 des Speichertransistors M1 liegt eine von einer Spannungsquelle 19 bereitgestellte fest vorgegebenen Ansteuerspannung in Höhe von typischerweise U_ref = 1,25 V (z.B. Bandgap-Spannung) an. Zwischen dem Bezugspotential 18 und der Source S2 des Hochvolt-Schalttransistors M2 ist eine Stromsenke 34 mit einem Strom I₂ zwischengeschaltet, welche den Kaskodentransistor M3 im Arbeitspunkt hält, was ein "Floaten" der Bitleitung verhindern soll.

Das Auslesen der Speicherzelle S und insbesondere des Inhalts des Speichertransistors M1 erfolgt gemäß nachfolgender Beschreibung:
Durch Ansteuerung des Gates G2 des Hochvolt-Schalttransistors M2 mit einer von einer Auswahlspannungsquelle 20 bereitgestellten Auswahlspannung U_sel wird die Speicherzelle S ausgewählt. Der Hochvolt-Schalttransistors M2 befindet sich in leitendem Zustand. Dadurch fließt durch den durch die Drain- Source-Strecken D4, S4, D3, S3, D2, S2, D1, S1 der Transistoren M4, M3, M2, M1 gebildeten Auslesepfad 5 ein von der Betriebsspannung U_B getriebener Lesestrom I_read. Die Lesestromstärke I_read wird durch die Schwellspannung U_th,M1 des Speichertransistors M1 bestimmt, welcher durch vorhergehendes Löschen (selbstleitender Zustand des Transistors M1 ist für Stromfluss notwendig) eingestellt wurde. Gleichzeitig fließt in entgegengesetzter Richtung ein von einer Referenzstromquelle 7 bereitgestellter Referenzstrom I_ref.

Der durch den Speichertransistor M1 vorgegebene Lesestrom I_read und der in umgekehrter Richtung fließende Referenzstrom I_ref werden mit Hilfe des ersten Stromspiegels 12 in den durch die Source-Drain-Strecke S5, D5 des ausgangsseitigen Spiegeltransistors M5 des ersten Stromspiegels 12 und die Source-Drain-Strecke S7, D7 des ausgangsseitigen Spiegeltransistors M7 des zweiten Stromspiegels 14 gebildeten Komparatorstrompfad 23 gespiegelt (Spiegelrichtung 17) und stehen dort als gespiegelter Differenzstrom (I_read-I_ref)_g bereit. Gleichzeitig wird der von der Referenzstromquelle 7 bereitgestellte Referenzstrom I_ref mit Hilfe des zweiten Stromspiegels 14 in den durch die Source-Drain-Strecke S5, D5 des ausgangsseitigen Spiegeltransistors M5 des ersten Stromspiegels 12 und die Source-Drain-Strecke S7, D7 des ausgangsseitigen Spiegeltransistors M7 des zweiten Stromspiegels 14 gebildeten Komparatorstrompfad 23 gespiegelt (Spiegelrichtung 15) und steht dort als gespiegelter Referenzstrom I_ref,g bereit.

Ist I_read = 0, folgt (I_read – I_ref)_g = I_ref,g < 0. In diesem Fall liegt am Drain D5 des ausgangsseitigen Spiegeltransistors M5 des ersten Stromspiegels 12 die Ausgangsspannung U_out = 0 und der Leseverstärker 2 gibt eine logische "0" aus. Ist I_read > I_ref folgt (I_read – I_ref)_g = I_ref,g > 0. In diesem fällt die Betriebsspannung U_B am Spiegeltransistor M7 ab und der Komparatorausgang A_out liegt auf Betriebs- oder Versorgungsspannung U_out = U_B und der Leseverstärker 2 gibt eine logische "1" aus.

Eine üblicherweise nach dem Stand der Technik eingesetzte Referenzschaltungsanordnung 3* zur Erzeugung des Referenzstroms I_ref ist in der 5 dargestellt.

Die Referenzschaltungsanordnung 3* zur Erzeugung des Referenzstroms I_ref besteht im wesentlichen aus einer Nachbildung des durch die Drain-Source-Strecken D4, S4, D3, S3, D2, S2, D1, S1 der Transistoren M4, M3, M2, M1 gebildeten Auslesepfads 5 der Schaltungsanordnung nach der 4.

Konkret umfasst die Referenzschaltungsanordnung 3* nach dem Stand der Technik einen Referenzspeichertransistor M1,ref und einen Referenz-Hochvolt-Schalttransistor M2,ref, welche zusammen eine Referenzspeicherzelle S_ref bilden, einen Referenz-Kaskodentransistor M3,ref und einen Stromspiegel 10 entsprechend der vorstehend beschriebenen Art mit zwei p-Kanal MOS-Feldeffekttransistoren M4,ref, M5,ref vom Anreicherungstyp.

Die Gates G4,ref und G5,ref der beiden Feldeffekttransistoren M4,ref, M5,ref des Stromspiegels 10 sind miteinander verbunden. Das Gate G4,ref des eingangsseitigen Transistors M4,ref ist mit dessen Drain D4,ref verbunden.

Die Source S2,ref des Referenz-Hochvolt-Schalttransistors M2,ref der Referenz-Speicherzelle S_ref ist mit der Source S3,ref des Referenz-Kaskodentransistors M3,ref verbunden. Das Drain D3,ref des Referenz-Kaskodentransistors M3,ref ist mit dem Drain D4,ref des eingangsseitigen Transistors M4,ref des Stromspiegels 10 verbunden. Die Substratanschlüsse B1,ref, B2,ref, B3,ref sämtlicher jeweils einen Drain-, einen Source-, einen Gate- und einen Substratanschluss D1,ref..D3,ref, Sl,ref..S3,ref, G1,ref..G3,ref, B1,ref..B3,ref aufweisenden NMOS-Transistoren M1,ref, M2,ref, M3,ref sind mit dem Bezugspotential 18 verbunden. Die Substratanschlüsse B4,ref, B5,ref sämtlicher jeweils einen Drain-, einen Source-, einen Gate- und einen Substratanschluss D4,ref, D5,ref S4,ref, S5,ref, G4,ref, G5,ref, B4,ref, B5,ref aufweisenden PMOS-Transistoren M4,ref, M5,ref sind mit dem Betriebsspannungspotential U_B,ref verbunden.

Die Source S1,ref des Referenz-Speichertransistors M1,ref der Referenz-Speicherzelle S_ref liegt auf dem Bezugspotential 18. Die beiden Sourceanschlüsse S4,ref, S5,ref der Transistoren M4,ref, M5,ref des Referenz-Stromspiegels 10 liegen ebenso wie das Gate G2,ref des Referenz-Hochvolt-Schalttransistors M2,ref auf einem von einer Referenz-Betriebsspannungsquelle 11 bereitgestellten Betriebsspannung U_B,ref, welche identisch mit der von der Betriebsspannungsquelle U_B des Leseverstärkers 2 ist. Die Betriebsspannung U_B = U_B,ref beträgt in der Regel etwa 5 V. Am Gate G3,ref des Referenz-Kaskodentransistors M3 liegt eine von einer Referenz-Kaskodenspannungsquelle 9 bereitgestellte Kaskodenspannung U_cascode,9 an . Diese Kaskodenspannung U_cascode,9 beträgt im Regelzustand wie oben typisch U_cascode,9 = 1,9 V. An das Gate G1,ref des Referenz-Speichertransistors M1,ref kann eine von einer Spannungsquelle 8 bereitgestellte fest vorgegebenen Referenz-Ansteuerspannung U_ref angelegt werden, welche identisch mit der Ansteuerspannung U_ref in der Schaltungsanordnung 2 nach der 4 gewählt ist.

Der Referenzstrom I_ref wird dadurch erzeugt, dass aufgrund des Spannungsabfalls über der durch die Source-Drain-Strecken S1,ref, D1,ref, S2,ref, D2,ref, S3,ref, D3,ref, S4,ref, D4,ref der Referenz-Transistoren M1,ref, M2,ref, M3,ref, M4,ref gebildeten Auslesepfadnachbildung 5ref ein Strom I_ref,0 über den Referenz-Speichertransistor M1,ref fließt. Dieser Strom I_ref,0 wird mit Hilfe des Referenz-Stromspiegels 10 von dem eingangsseitigen Transistor M4,ref auf den ausgangsseitigen Spiegeltransistor M5,ref gespiegelt (Spiegelrichtung 13). Der durch den Spiegeltransistor M5,ref fließende Strom bildet den Referenzstrom I_ref, welcher am Drain D5,ref des Spiegeltransistors M5,ref abgreifbar ist. Diese die eigentliche Referenzstrom quelle darstellende Klemme ist in der 5 mit dem Bezugszeichen 7 gekennzeichnet.

Um den Referenzstrom I_ref auf eine gewünschten Wert, die sogenannte Zielstromstärke I_Ziel, einzustellen, wird der Referenz-Speichertransistor M1,ref durch Löschen in den selbstleitenden Zustand gebracht.

Die durch das Löschen veränderbare Schwellspannung U_th,M1,ref des Referenz-Speichertransistors M1,ref ist verantwortlich für die Stromtragfähigkeit der Referenz-EEPROM/EAROM-Zelle:

– Löschen mit hoher Löschspannung bedeutet stark negative Schwellspannung U_th,M1,ref. Der Kanal des Referenz-Speichertransistors M1,ref ist stark selbstleitend.

– Löschen mit niedriger Löschspannung bedeutet schwach negative Schwellspannung U_th,M1,ref. Der Kanal des Referenz-Speichertransistors M1,ref ist schwach selbstleitend.

Dieser Einfluss der Löschspannung auf die Stromtragfähigkeit der Referenz-Speicherzelle S_ref bzw. der Referenz-Speicherzellen (typischerweise werden zur Referenzstrom-Erzeugung für den gesamten Speicher insgesamt acht Referenzspeicherzellen der in 5 dargestellten Art eingesetzt, welche parallel geschaltet sind) wird bei dem gängigen Prinzip der Referenzstromerzeugung ausgenutzt. Dabei wird/werden die Referenz-Speicherzelle(n), welche sich allesamt in der Regel auf demselben Halbleiterchip befinden, während des Testens durch den Zyklus Löschen – Strom messen, auf den Zielstrom I_Ziel getrimmt, der als Referenzstrom I_ref in den Leseverstärker 2 eingespeist wird.

Das Löschen der Referenz-Speicherzelle(n) S_ref erfolgt dadurch, dass das Gate G1,ref des Referenz-Speichertransistors M1,ref auf Bezugspotential 18 gelegt wird und die Source S1,ref des Referenz-Speichertransistors M1,ref kurzzeitig mit einer hohen Spannung, der Löschspannung, beaufschlagt wird. Diese beträgt in der Regel ca. 20 V.

Für die anschließende Strommessung wird eine definierte Referenzspannung U_ref (z.B. die Bandgap-Spannung von ca. 1,25 eV) an das Gate G1,ref der EEPROM – Zelle M1,ref angelegt (in 5 dargestellt).

Ist die gewünschte Zielstromstärke I_Ziel nach dem ersten Zyklus nicht erreicht, d.h. ist die gemessene Stromstärke I_Mess kleiner als die Zielstromstärke I_Ziel, wird noch einmal, diesmal aber mit höherer Löschspannung gelöscht. Dies hat zur Folge, dass sich der Betrag der Schwellspannung U_th,M1,ref erniedrigt und der Zellenstrom I_ref,0 ansteigt . Dieser Abgleich kann einige Zyklen dauern, bis der Zielstrom I_Ziel erreicht ist. Danach bleibt die Referenzzelle S_ref über die Lebensdauer unangetastet.

Obwohl sich die vorstehend beschriebene Methode sowie die in 5 dargestellte Schaltungsanordnung dem Grunde nach bewährt haben, bestehen weiter diverse Schwachstellen.

Insbesondere ist der Referenzstrom ein auf einen Absolutwert getrimmter Strom und deswegen stark vom Zustand der Referenzzellen abhängig. Durch den aufwändigen Stromabgleich während des Testens, ist die Prozessabhängigkeit, d. h. die Streuung der Bauteileigenschaften aufgrund gewisser Herstellungstoleranzen, zum größten Teil eliminierbar.

Während der Lebensdauer des EEPROMs verliert das sogenannte "Floating gate" des Speichertransistors Ladung, was zu einer Schwellspannungserhöhung und somit zu einer niedrigeren Stromtragfähigkeit der Speicherzelle führt. Dieser Vorgang ist unter der englischen Bezeichnung "data – retention" bekannt. Um über der Lebensdauer des EEPROMs die geforderte Auslesegeschwindigkeit halten zu können, muss ein gewisser Vorhalt in die Dimensionierung der Schwellspannung einberechnet werden. Dies führt dazu, dass die Gesamtstromaufnahme steigt. Das ergibt sich aus dem Zusammenhang, dass der Betrag der Schwellspannung beim Löschen proportional zum Auslesestrom und somit proportional zur Auslesezeit ist.

Darüber hinaus verursachen Temperaturänderungen und Betriebsspannungsschwankungen teils erhebliche Schwankungen des Referenzstroms.

Um den Referenzstrom trotz der ganzen Einflüsse richtig einzustellen, sind aufwendige technologische Untersuchungen über das "Betriebsfenster" der EEPROM – Zellen notwendig.

Die Aufgabe der Erfindung besteht nunmehr darin, ein Verfahren und eine Schaltungsanordnung zum Auslesen einer EEPROM-Speicherzelle bereitzustellen, bei der die oben genannten Probleme weitgehend eliminiert sind.

Diese Aufgabe wird bei einem gattungsgemäßen Verfahren zum Auslesen einer EEPROM-Speicherzelle durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 und bei einer Schaltungsanordnung zum Auslesen einer EEPROM-Speicherzelle durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 8 gelöst.

Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung geht von einem Verfahren zum Auslesen des Inhalts einer Flash-/EEPROM-Speicherzelle aus, bei dem ein über einen Auslesepfad mit einer einen Speichertransistor aufweisenden Speicherzelle fließender Lesestrom mit einem über wenigstens eine Auslesepfadnachbildung mit einer die Speicherzelle nachbildende und einen den Speichertransistor nachbil denden Referenz-Speichertransistor aufweisende Referenz-Speicherzelle fließenden Referenzstrom verglichen wird.

Erfindungsgemäß ist vorgesehen, dass der Referenz-Speichertransistor zunächst in den selbstleitenden Zustand verbracht wird, sofern sich der Referenz-Speichertransistor nicht bereits in dem selbstleitenden Zustand befindet. Weiter ist vorgesehen, dass ein vorgegebener Referenzstrom in die wenigstens eine Auslesepfadnachbildung eingespeist wird. Anders als im Stand der Technik ist dieser Referenzstrom nicht von einer Referenzspannung abgeleitet. Dabei ist vorgesehen, mit Hilfe des vorgegebenen Referenzstroms eine vom Kanalwiderstand des Referenz-Speichertransistors abhängige, insbesondere im Triodenbetrieb eine zum Kanalwiderstand (im Wesentlichen) proportionale und/oder im Sättigungsbetrieb eine (im Wesentlichen) mit dem Kanalwiderstand nach einer Wurzelfunktion ansteigende Referenzspannung zu erzeugen. Das Gate des Speichertransistors und das Gate des Referenz-Speichertransistors werden dabei mit der erzeugten Referenzspannung beaufschlagt. Der durch den Speichertransistor fließende Lesestrom wird schließlich mit dem durch den Referenz-Speichertransistor fließenden vorgegebenen Referenzstrom verglichen.

Vorrichtungsmäßig ist die Erfindung dadurch gekennzeichnet, dass gegebenenfalls Mittel vorgesehen sind, um den Referenz-Speichertransistor in den selbstleitenden Zustand (d.h. kleine Schwellspannung) zu verbringen, sofern sich der Referenz-Speichertransistor nicht bereits in dem selbstleitenden Zustand (d.h. Schwellspannung klein) befindet. Eine Stromquelle ist vorgesehen, um einen vorgegebenen Referenzstrom in die wenigstens eine Auslesepfadnachbildung einzuspeisen. Weiter ist eine Schaltungseinrichtung vorgesehen, um mit Hilfe des vorgegebenen Referenzstroms eine vom Kanalwiderstand des Referenz-Speichertransistors abhängige (z.B. proportionale oder nach einer Wurzelfunktion ansteigende) Referenzspannung zu erzeugen und um das Gate des Speichertransistors und das Gate des Refe renz-Speichertransistors mit der erzeugten Referenzspannung zu beaufschlagen, wobei die Vergleichseinrichtung gemäß der Erfindung dazu vorgesehen ist, den durch den Speichertransistor fließenden Lesestrom mit dem durch den Referenz-Speichertransistor fließenden vorgegebenen Referenzstrom zu vergleichen.

In einfacher Weise lässt sich der Referenz-Speichertransistor dadurch in den selbstleitenden Zustand verbringen indem das Gate des Referenz-Speichertransistors mit einem Bezugspotential verbunden wird und die Source des Referenz-Speichertransistors kurzzeitig, insbesondere mehrfach, mit einer Löschspannung von z.B. 20 V beaufschlagt wird. Die erfindungsgemäße Schaltungsanordnung umfasst in entsprechender Weise Mittel, welche ausgebildet sind, den Referenz-Speichertransistor in den selbstleitenden Zustand zu verbringen, indem sie das Gate des Referenz-Speichertransistors mit einem Bezugspotential verbinden und die Source kurzzeitig, insbesondere mehrfach, vorzugsweise drei Mal, mit einer Löschspannung beaufschlagen.

Aus Gründen der Zuverlässigkeit und des sicheren Betriebs hat es sich als vorteilhaft herausgestellt, wenn der vorgegebene Referenzstrom in eine Mehrzahl an Auslesepfadnachbildungen eingespeist wird. Ein Kompromiss zwischen hoher Betriebssicherheit und vergleichsweise geringer Redundanz und Stromaufnahme stellt die Bereitstellung von acht Auslesepfadnachbildungen dar.

Aus Genauigkeitsgründen hat es sich als günstig erwiesen, wenn der vorgegebene Referenzstrom vor der Einspeisung in die wenigstens eine Auslesepfadnachbildung gespiegelt wird. Die erfindungsgemäße Vorrichtung weist zu diesem Zweck einen Stromspiegel auf, um den vorgegebenen Referenzstrom vor der Einspeisung in die wenigstens eine Auslesepfadnachbildung zu spiegeln.

Die zum Kanalwiderstand des Referenz-Speichertransistors abhängige Referenzspannung lässt sich am einfachsten mit Hilfe einer Spannungsfolgerschaltung, z.B. eines Sourcefolger-Transistors oder mit Hilfe eines Emitter-Folger-Transistors, erzeugen. Die konkrete schaltungstechnische Realisierung ist der nachfolgenden Figurenbeschreibung zu entnehmen.

Weiterhin hat es sich aus Gründen der Genauigkeit als vorteilhaft herausgestellt, wenn der durch den Speichertransistor fließende Lesestrom und wenn der durch den Referenz-Speichertransistor fließende vorgegebene Referenzstrom vor deren Vergleich gespiegelt werden. Die erfindungsgemäße Vorrichtung umfasst zu diesem Zweck einen Stromspiegel, um den durch den Speichertransistor fließenden Lesestrom zu spiegeln und einen Stromspiegel, um den durch den Referenz-Speichertransistor fließenden vorgegebenen Referenzstrom zu spiegeln. Die Vergleichseinrichtung ist vorgesehen, den gespiegelten Lesestrom und den gespiegelten vorgegebenen Referenzstrom zu vergleichen.

Bei dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Vorrichtung ist es in der Mehrzahl der Fälle erforderlich mit Hilfe eines Kaskodentransistors, dessen Gate über eine Kaskodenspannung angesteuert wird, ein definiertes Potential an einem Eingangsknoten der Speicherzelle, vorzugsweise an der Source des Hochvolt-Schalttransistors, einzustellen. Dasselbe gilt auch für den nachgebildeten Auslesepfad, wo mit Hilfe eines jeweiligen entsprechenden, den Kaskodentransistor nachbildenden Referenz-Kaskodentransistors, dessen Gate über die Kaskodenspannung angesteuert wird, an einem Eingangsknoten einer jeweiligen Referenz-Speicherzelle ein definiertes Potential eingestellt wird.

In einer besonders vorteilhaften Ausführungsvariante der Erfindung ist vorgesehen, dass die Kaskodenspannung dadurch erzeugt wird, dass ein vorgegebener Strom in eine weitere Ausle sepfadnachbildung mit einer weiteren nachgebildeten Speicherzelle eingespeist wird. Die weitere nachgebildete Speicherzelle weist einen weiteren Eingangsknoten auf, an welchen ein weiterer nachgebildeter Kaskodentransistor und ein Regeltransistor angeschlossen sind. Der Regeltransistor bildet einen Speichertransistor nach. Die Spannung an dem Eingangsknoten einer jeweiligen Referenz-Speicherzelle wird mit der Spannung an dem weiteren Eingangsknoten der weiteren nachgebildeten Speicherzelle verglichen, und durch entsprechende Ansteuerung des Gates des Regeltransistors wird die Kanalleitfähigkeit des Regeltransistors so lange verändert, bis die Spannung an dem Eingangsknoten einer jeweiligen Referenz-Speicherzelle mit der Spannung an dem weiteren Eingangsknoten übereinstimmt. Die Spannung an dem Drain des weiteren nachgebildeten Kaskodentransistors wird als Kaskodenspannung verwendet.

Eine erfindungsgemäße Kaskodenspannungserzeugungseinrichtung zur Erzeugung einer Kaskodenspannung umfasst dementsprechend eine Stromquelle, um einen vorgegebenen Strom in eine weitere Auslesepfadnachbildung einzuspeisen. Weiterhin ist eine Vergleichs- und Regeleinrichtung vorgesehen, um die Spannung an dem Eingangsknoten einer jeweiligen Referenz-Speicherzelle mit der Spannung an dem weiteren Eingangsknoten der weiteren nachgebildeten Speicherzelle zu vergleichen. Die Vergleichs- und Regeleinrichtung ist weiter ausgebildet durch entsprechende Ansteuerung des Gates des Regeltransistors die Kanalleitfähigkeit des Regeltransistors so lange zu verändern, bis die Spannung an dem Eingangsknoten einer jeweiligen Referenz-Speicherzelle mit der Spannung an dem weiteren Eingangsknoten übereinstimmt. Es ist eine Ausgabeeinrichtung vorhanden, um die Spannung an dem Drain des weiteren nachgebildeten Kaskodentransistors als Kaskodenspannung auszugeben.

Die Erfindung wird nunmehr anhand der Zeichnung näher beschrieben. Es zeigen:
1 eine Schaltungsanordnung umfassend eine Bitleitung mit vier EEPROM-Speicherzellen, einen Leseverstärker zum Auslesen des Inhalts der EEPROM-Speicherzellen und einem ersten Ausführungsbeispiel einer erfindungsgemäßen Referenzschaltungsanordnung mit acht Referenzteilschaltungsanordnungen zum Auslesen der EEPROM-Speicherzellen,

a) linker Teil
b) rechter Teil

2 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Referenzschaltungsanordnung zum Auslesen von EEPROM-Speicherzellen,
3 ein Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung zur Erzeugung einer Kaskodenspannung für einen Kaskodentransistor in einem Leseverstärker zum Auslesen des Inhalts von EEPROM-Speicherzellen und für einen Kaskodentransistor in einer Referenzspannungserzeugungseinrichtung,
4 einen einfachen Leseverstärker gemäß dem Stand der Technik zum Auslesen des Inhalts von EEPROM-Speicherzellen,
5 eine Referenzschaltungsanordnung zum Erzeugen eines Referenzstroms zum Auslesen von EEPROM-Speicherzellen gemäß dem Stand der Technik.
Gleiche, funktionsgleiche oder funktionsähnliche Bauelemente sind in allen oben genannten Figuren mit identischen Bezugszeichen versehen.
Die Erfindung soll zunächst anhand der 2 erläutert werden, die ein Ausführungsbeispiel einer erfindungsgemäßen Refe renzschaltungsanordnung 3 zum Erzeugen einer Referenzspannung U₁ zum Auslesen von EEPROM-Speicherzellen S zeigt.
Ausgegangen wird wieder von einem Leseverstärker 2 gemäß dem Stand der Technik mit einer EEPROM-Speicherzelle S, wie er in der 4 dargestellt und oben im Detail beschrieben ist.
Wie bei der Referenzschaltungsanordnung 3* gemäß dem Stand der Technik umfasst die Referenzschaltungsanordnung 3 gemäß der Erfindung zur Erzeugung einer Referenzspannung U₁ eine Nachbildung 5ref des durch die Drain-Source-Strecken D4, S4, D3, S3, D2, S2, D1, S1 der Transistoren M4, M3, M2, M1 gebildeten Auslesepfads 5 der Schaltungsanordnung 2 nach der 4.
Konkret umfasst die Referenzschaltungsanordnung 3 einen Referenzspeichertransistor M1,ref (n-Kanal-MOSFET vom Anreicherungstyp) und einen Referenz-Hochvolt-Schalttransistor M2,ref (n-Kanal-MOSFET vom Anreicherungstyp), welche zusammen eine Referenzspeicherzelle S_ref bilden, einen Referenz-Kaskodentransistor M3,ref (n-Kanal-MOSFET vom Anreicherungstyp), eine Stromspiegelschaltung 24 sowie einen zusätzlichen Transistor M8,ref. Ferner sind eine Betriebsspannungsquelle 11, eine Kaskodenspannungsquelle 9, eine erste Stromquelle 26 und eine dritte Stromquelle 27 vorgesehen.
Die Stromspiegelschaltung 24 umfasst auch hier zwei p-Kanal MOS-Feldeffekttransistoren M4,ref, M5,ref vom Anreicherungstyp, deren Gates G4,ref und G5,ref miteinander verbunden sind. Abweichend von der Ausführungsform gemäß dem Stand der Technik ist in der erfindungsgemäßen Variante nicht das Gate G4,ref des Transistors M4,ref mit dessen Drain D4,ref verbunden, sondern das Gate G5,ref des nicht in der Auslesepfadnachbildung 5ref liegenden Transistors M5,ref mit dessen Drain D5,ref. Anders als in der 5 dargestellten Schaltungsanordnung ist daher im vorliegenden Ausführungsbeispiel eine Stromspiegelung nur von dem Transistor M5,ref auf den Transistor M4,ref mög lich, nicht jedoch in umgekehrter Richtung. Diese Stromspiegelrichtung ist mit Hilfe eines mit dem Bezugszeichen 25 versehenen Pfeils gekennzeichnet.
Das Drain D1,ref des Referenz-Speichertransistors M1,ref ist über den Knoten a mit dem Drain D2,ref des Referenz-Hochvolt-Schalttransistors M2,ref verbunden. Die Source S2,ref des Referenz-Hochvolt-Schalttransistors M2,ref der Referenz-Speicherzelle S_ref ist über den Knoten b mit der Source S3,ref des Referenz-Kaskodentransistors M3,ref verbunden. Das Drain D3,ref des Referenz-Kaskodentransistors M3,ref ist über den Knoten c mit dem Drain D4,ref des ausgangsseitigen Transistors M4,ref des Stromspiegels 24 verbunden.
Die Substratanschlüsse B1,ref, B2,ref, B3,ref der jeweils einen Drain-, einen Source-, einen Gate- und einen Substratanschluss D1,ref..D3,ref, S1,ref..S3,ref, G1,ref..G3,ref, B1,ref..B3,ref aufweisenden n-Kanal-Transistoren M1,ref, M2,ref, M3,ref sind mit Bezugspotential 18 verbunden. Die Substratanschlüsse B4,ref, B5,ref sämtlicher jeweils einen Drain-, einen Source-, einen Gate- und einen Substratanschluss D4,ref, D5,ref, S4,ref, S5,ref, G4,ref, G5,ref, B4,ref, B5,ref aufweisenden p-Kanal-Transistoren M4,ref, M5,ref sind mit Betriebsspannung U_B,ref verbunden.
Die Source S1,ref des Referenz-Speichertransistors M1,ref der Referenz-Speicherzelle S_ref liegt auf dem Bezugspotential 18. Die beiden Sourceanschlüsse S4,ref, S5,ref der Transistoren M4,ref, M5,ref des Referenz-Stromspiegels 24 liegen ebenso wie das Gate G2,ref des Referenz-Hochvolt-Schalttransistors M2,ref auf dem von einer Referenz-Betriebsspannungsquelle 11 bereitgestellten Betriebsspannung U_B,ref, welche identisch mit der von der Betriebsspannungsquelle 16 des Leseverstärkers 2 bereitgestellten Betriebsspannung U_B ist. Die Betriebsspannung U_B = U_B,ref beträgt in der Regel etwa 5 V. Am Gate G3,ref des Referenz-Kaskodentransistors M3,ref liegt eine von einer Referenz- Kaskodenspannungsquelle 9 bereitgestellte Kaskodenspannung U_cas _code,9 an. Diese Kaskodenspannung U_cascode,9 beträgt im Regelzustand und abhängig vom Zustand der Speicherzellen typisch etwa U_cascode,9 = 1,2 V.
Die Source S8,ref des zusätzlichen n-Kanal-MOSFET M8,ref vom Anreicherungstyp ist mit dem Gate G1,ref des Referenz-Speichertransistors M1,ref verbunden. Der Substratanschluss B8,ref des Referenz-Speichertransistors M1,ref ist mit dem Source-Anschluss S8,ref des Referenz-Speichertransistors M1,ref verbunden. Das Drain D8,ref des Transistors M8,ref liegt auf Betriebsspannungspotential U_B,ref. Das Gate G8,ref ist auf den Knoten c geführt und damit mit den Drains D4,ref und D3,ref der beiden Transistoren M4,ref und M3,ref verbunden.
Die in der Schaltungstechnik bekannte Stromspiegelschaltung 24 stellt im vorliegenden Ausführungsbeispiel den Grundschaltungsbaustein für das erfindungsgemäße Prinzip der Referenzstromerzeugung dar.
Der in 2 dargestellten Referenzschaltungsanordnung 3 wird über den Eingangstransistor M5,ref der Stromspiegelschaltung 24 ein fest vorgegebener erster Strom I₁ (z.B. aus einer On-Chip-Stromquelle 26) eingeprägt. In der Stromspiegelschaltung 24 wird dieser erste Strom I₁ über den ausgangsseitigen Spiegeltransistor M4,ref auf die Auslesepfadnachbildung 5ref abgebildet, wo er als gespiegelter erster Strom I_1g in der Auslesepfadnachbildung 5ref fließt.
Aufgrund dieses gespiegelten ersten Stromes I_1g stellt sich am Knoten c je nach Stärke der Selbstleitfähigkeit (z.B. durch Löschen nach der vorstehend angegebenen Methode veränderbare Schwellspannung U_th,M1,ref) des Referenz-Speichertransistors M1,ref eine Spannung U_c ein, welche mit Hilfe des Sourcefolgers M8,ref eine vom Referenz-Speichertransistor M1,ref abhängige Referenzspannung U₁ einstellt. Dabei dient die dritte Strom quelle 27 mit der Stromstärke I₃ dazu, den Sourcefolger M8,ref im Arbeitspunkt zu halten.
Diese Referenzspannung U₁ wird als Auslesespannung U₁ an den Speichertransistor M1 z.B. gemäß der Schaltung nach 4 angelegt.
Unter der Annahme, dass sich der Speichertransistor M1 in dem gleichen Zustand (gleiche Schwellspannung U_th,M1) wie die Referenz-Speichertransistor M1,ref befindet, entspricht der durch den Speichertransistor M1 erzeugte Auslesestrom I_read nach dem Stromspiegel-Prinzip dem in der Referenzschaltungsanordnung 3 fest eingestellten Referenzstrom I₁ aus der On-Chip-Stromquelle 26. Es genügt also, wenn in dem Leseverstärker 2 gemäß der 2 als Referenzstrom, der von der On-Chip-Quelle 26 erzeugte Strom I₁ eingespeist wird. Um die nachfolgend beschriebene Funktionalität zu gewährleisten, ist die Stromstärke I₁ jedoch je nach geforderter Auslesegeschwindigkeit ca. 10 bis 20% größer als der Referenzstrom I_ref, der für das Ausleseverfahren nach dem Stand der Technik erforderlich ist und welcher durch die Schaltungsanordnung nach der 5 bereit gestellt wird.
Um eine gewisse Referenzspannung U₁ einzustellen, wird der Referenz-Speichertransistor M1,ref ähnlich wie bei dem oben beschriebenen Verfahren bzw. der oben beschriebenen Schaltungsanordnung zur Erzeugung eines Referenzstroms aus einer Referenzspannung gemäß dem Stand der Technik durch Löschen in einen gewünschten selbstleitenden Zustand gebracht.
Die Referenzspannungseinstellung erfolgt in der nachfolgend beschriebenen Weise:
Durch den Referenz-Kaskodentransistor M3,ref wird der Betrieb des Referenz-Speichertransistors M1,ref im Triodenbetrieb sichergestellt.
Das Löschen der Referenz-Speicherzelle(n) S_ref erfolgt dadurch, dass das Gate G1,ref des Referenz-Speichertransistors M1,ref auf Bezugspotential 18 gelegt wird und die Source S1,ref des Referenz-Speichertransistors M1,ref kurzzeitig mit einer Löschspannung (ca. 20 V), beaufschlagt wird. Dieser Vorgang wird ggf. mehrfach wiederholt, bis sichergestellt ist, dass sich der Referenzspeichertransistor im selbstleitenden Zustand befindet. Typischerweise sind lediglich drei Zyklen ausreichend, um diesen Zustand zu erreichen.
Durch Löschen mit unterschiedlichen Löschspannungen wird der Widerstandswert der Drain-Source-Strecke des Transistors M1,ref verändert. Somit kann die Transistorenkette M1,ref – M3,ref als Stromquelle mit veränderbarem Strom angesehen werden, welche das Potential an Knoten c (Drain M3,ref, Drain M4,ref) einstellt. Mit dem Sourcefolger M8,ref regelt sich eine dem Widerstandswert der Drain-Source-Strecke des Transistors M1,ref entsprechende Spannung U₁ am Gate des EEPROM-Transistors M1,ref ein, damit die Ströme durch die Transistoren M3,ref, M4,ref gleich groß werden. Das bedeutet, der Widerstand von M1,ref wird sich so einstellen, daß die Stromquelle M3,ref – M1,ref den gelieferten Strom I_1g aus M4,ref "absaugen" kann, was zur Folge hat, daß sich der Knoten c im Stromgleichgewicht befindet und sich an diesem Knoten c ein konstantes Potential einstellt. Durch M8,ref wird darüber hinaus die durch den Kehrwert der Steilheit des Transistors M8,ref in Drainschaltung gebildete Ausgangsimpedanz r_M8,ref = 1/gm_M8,ref an der Source S8,ref niedrig gehalten, was für eine Spannungsreferenz ein wichtiges Kriterium ist.
Durch Anwendung dieser Referenzspannungserzeugung lassen sich die oben beschriebenen Probleme eliminieren:
Es ist kein sogenanntes Trimming während des Testens notwendig. Die Referenzzellen werden vor der Inbetriebnahme einigen On-Chip Programmier-Löschzyklen unterzogen, um einen definiert – gleichen Zustand aller Zellen zu garantieren. Während der Lösch-Programmier Abfolge muss kein Strom abgeglichen (gemessen) werden. Dadurch reduziert sich die Testzeit, was die Kosten der Produktion reduziert.
Weiter sind keine aufwendigen Untersuchungen über das "Betriebsfenster" der EEPROM – Zellen notwendig, um einen Vorhalt für Temperatur- oder Betriebsspannungsschwankungen oder dergleichen zu garantieren. Dadurch ist weniger Vorhalt für den Referenzstrom notwendig. Dies führt zu einer Reduzierung der Gesamtstromaufnahme.
Die Temperatur und die Betriebsspannung haben keinen Einfluss auf den Referenzstrom. Der Auslesestrom bleibt konstant. Ebenso bleibt die Gesamtstromaufnahme konstant.
Bei dieser erfindungsgemäßen Schaltungsanordnung 3 nach der 2 ist es besonders wichtig, eine Spannungsquelle zur Erzeugung einer geeigneten Kaskodenspannung U_cascode bereitzustellen. Um die einwandfreie Funktion der Referenzspannungerzeugung zu gewährleisten, muss darüber hinaus eine Kaskodenspannung U_cascode generiert werden, die in der Lage ist, Prozessabhängigkeiten, Temperaturschwankungen und eventuell auftretenden Ladungsverlust (Moving bit) der Referenzspeicherzellen S_ref auszugleichen. Durch die mit der Regelung vorgegebenen Kaskodenspannung, wird der Betrieb des EEPROM Transistors im Triodenbereich sichergestellt.
3 zeigt neben der Schaltung 3 zur Referenzspannungserzeugung aus 2 zusätzlich eine Regelschaltung 28 zur Erzeugung einer Kaskodenspannung U_cascode.
In der 3 sind die wesentlichen Bestandteile der Referenzschaltungsanordnung 3, nämlich die über die Knoten a und b verbundenen Transistoren M1,ref, M2,ref, M3,ref und M8,ref, eingezeichnet. Die Stromspiegelschaltung 24 gemäß der 2, über welche der Strom I₁ in den nachgebildeten Auslesepfad 5ref gespiegelt wird, ist durch eine den gespiegelten Strom I_1g liefernde Ersatzstromquelle 29 symbolisiert. Weiterhin ist auf der linken Seite der Zeichnungsfigur die die Betriebsspannung U_B,ref bereitstellende Betriebsspannungsquelle 11 eingezeichnet.
Die Kaskodenspannungserzeugungseinrichtung 28 gemäß der Erfindung umfasst einen Differenzverstärker 30, eine Stromquelle 31 sowie drei n-Kanal-MOSFETs vom Anreicherungstyp M1,casc, M2,casc und M3,casc. Die Source-Drain-Strecken S1,casc, D1,casc, S2,casc, D2,casc, S3,casc, D3,casc und die einen vierten Konstantstrom I₃ liefernde vierte Stromquelle 31 sind an Knotenpunkten d, e, f hintereinandergeschaltet. Der durch die hintereinandergeschalteten Source-Drain-Strecken S1,casc, D1,casc, S2,casc, D2,casc, S3,casc, D3,casc der Transistoren M1,casc, M2,casc, M3,casc und die in Serie angeordnete vierte Stromquelle 31 stellen eine Nachbildung des in 2 bzw. 3 dargestelltes Referenzpfads 5ref (also letztendlich eine Nachbildung des Auslesepfads 5) dar. Der Regeltransistor M1,casc ist im Gegensatz zu dem nachgebildeten Speichertransistor M1,ref ein normaler NMOS-Transistor und kein EEPROM-Transistor (Speichertransistor), um auf weitere Redundanzpfade verzichten zu können. Der Regeltransistor M1,casc weist also im Gegensatz zum Referenz-Speichertransistor M1,ref kein "Floating Gate" auf.
Das Gate G3,ref des Referenz-Kaskodentransistors M3,ref ist mit dem Drain des nachgebildeten Referenz-Kaskodentransistors M3,casc verbunden.
Ferner ist der Knoten d mit dem nicht invertierenden Eingang des Differenzverstärkers 30 verbunden. Der Knoten b ist mit dem invertierenden Eingang des Differenzverstärkers 30 verbunden. Der Ausgang des Differenzverstärkers 30 ist mit dem Gate des Regeltransistors M1,casc verbunden.
Mit der den vierten Strom I₄ bereitstellenden Stromquelle 31, der MOS-Diode M3,casc und dem im Triodenbereich geregelten Transistor M1,casc wird die Kaskodenspannung U_cascode erzeugt. Dabei steuert der Differenzverstärker 30 das Gate von M1,casc an und regelt auf diese Weise dessen Kanalwiderstand so, daß Knoten b und d auf gleichem Potential liegen.
Die 1 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Referenzschaltungsanordnung 3 zum Erzeugen einer Referenzspannung zum Auslesen von EEPROM-Speicherzellen.
Neben der Referenzschaltungsanordnung 3 zeigt die 1 eine 4-bit Speicher-Spalte 4 mit vier Speicherzellen Sa, Sb, Sc, Sd und einen zugehörigen Leseverstärker 2 der vorstehend beschriebenen Art.
Die vier Speicherzellen Sa, Sb, Sc, Sd umfassen jeweils wie die oben beschriebene Speicherzelle S einen EEPROM-Speichertransistor M1a, M1b, M1c, M1d sowie einen zugehörigen Hochvolt-Schalttransistor M2a, M2b, M2c, M2d, deren Source-Drain-Strecken jeweils einen Auslesepfad 5a, 5b, 5c, 5d bildend in Reihe geschaltet sind.
Die vier Speicherzellen Sa, Sb, Sc, Sd sind parallel geschaltet und die Auslesepfade 5a, 5b, 5c, 5d sind am jeweiligen Drain-Anschluss der Hochvolt-Schalttransistoren M2a, M2b, M2c, M2d über eine Bitleitung 1 miteinander verbunden. Die jeweiligen Source-Anschlüsse der Speichertransistoren M1a, M1b, M1c, M1d sind mit einem Bezugspotential 18 verbunden.
Die jeweiligen Gate-Anschlüsse der Hochvolt-Schalttransistoren M1a, M1b, M1c, M1d sind an eine Busleitung 32 angeschlossen, über welche jeweils eine der Speicherzellen Sa, Sb, Sc, Sd mit Hilfe einer entsprechenden Steuerspannung U_sel ansteuerbar ist.
Die Bitleitung 1 ist an die Source eines Kaskodentransistors M3 angeschlossen. Das Drain des Kaskodentransistors M3 ist an das Drain eines eingangsseitigen Spiegeltransistors M4 mit auf das Drain rückgekoppeltem Gate angeschlossen. Dessen Source ist mit einer eine Bezugsspannung U_B bereitstellenden Bezugsspannungsquelle 16 verbunden. Der Kanal des Spiegeltransistors M4, der hieran angeschlossene Kanal des Kaskodentransistors M3 und die Kanäle des Hochvolt-Schalttransistors M2a, M2b, M2c oder M2d und des Speichertransistors M1a, M1b, M1c oder M1d der entsprechenden ausgewählten Speicherzelle Sa, Sb, Sc oder Sd bilden einen Auslesepfad 5 und 5a, 5b, 5c oder 5d.
Der Spiegeltransistor M4 und ein ebenfalls mit dessen Source mit dem Betriebspotential 16 verbundener Transistor M5 bilden durch deren Gate-Kopplung eine Stromspiegelschaltung 12.
Zwei weitere Transistoren M6 und M7, deren Source-Anschlüsse mit Bezugspotential 18 und deren Gate-Anschlüsse miteinander verbunden sind, bilden eine weitere Stromspiegelschaltung 14.
Die Drain-Anschlüsse der beiden Transistoren M5 und M7 sind miteinander an einem Knoten g verbunden. Diese bilden einen Stromkamparator 22, wie oben zur 4 bereits beschrieben wurde.
Weiterhin ist eine Referenzstromquelle 33 vorgesehen, über welche ein Referenzstrom I_ref in das Drain des Transistors M6 eingespeist wird.
Die Referenzschaltungsanordnung 3 umfasst im vorliegenden Beispiel acht (symbolisiert durch die Bezeichnung "8x") Auslesepfadnachbildungen 5a,ref, 5b,ref,... 5h,ref der in der 2 dargestellten Art mit entsprechenden einen Speichertransistor M1a, M1b, M1c, M1d, einen Auslesetransistor M2a, M2b, M2c, M2d und den Kaskodentransistor M3 nachgebildeten und in ent sprechenden Referenzpfaden 6a, 6b, 6c...6h angeordneten nachgebildeten Referenz-Speichertransistoren M1a,ref, M1b,ref,... M1h,ref, Referenz-Hochvolt-Schalttransistoren M2a,ref, M2b,ref ... M2h,ref und Referenz-Kaskodentransistoren M3a,ref, M3b,ref ... M3h,ref.
Die Transistor-Kette M1,ref – M2,ref – M3,ref wird im vorliegenden Ausführungsbeispiel acht Mal platziert, um bei einem eventuell auftretenden Ladungsverlust (Moving bit) am Floating Gate einer Referenzspeicherzelle Sa,ref, Sb,ref ... Sh,ref noch sieben redundante Referenzspeicherzellen Sa,ref, Sb,ref ... Sh,ref zu haben, die die Referenzspannung U₁ erzeugen, wie im Folgenden beschrieben wird:
Im Falle eines Moving Bits, wird durch den Ladungsverlust des Floating Gates die Schwellenspannung U_th,M1a,ref, U_th,M1b,ref U_th,M1h,ref des entsprechenden Referenz-Speichertransistsors M1a,ref, M1b,ref,... M1h,ref erhöht, was zu einer niedrigeren Stromtragfähigkeit des Referenz-Speichertransistors M1a,ref, M1b,ref,... M1h,ref führt. Anders ausgedrückt erhöht sich der Kanal-Widerstand des entsprechenden Referenz-Speichertransistors M1a,ref, M1b,ref,... M1h,ref im Vergleich zu den intakten Referenz-Speichertransistoren M1a,ref, M1b,ref,... M1h,ref.
In diesem Fall teilt sich der für acht Referenzzellen eingespeiste Strom I_1ga, I_1gb, I_1gc, I_1gd, I_1ge, I_1gef, I_1gg, I_1gh auf sieben Zellen auf, was eine Stromerhöhung pro Referenz-Speicherzelle Sa,ref, Sb,ref .. Sh,ref von 12.5 % (1/8) zur Folge hat. Durch die Kaskodenregelung wird die Kaskodenspannung um 12.5 % erhöht, so dass sich die Schaltung wieder in ihrem ursprünglichen Arbeitspunkt (vgl. alle Referenzzellen intakt) befindet.
Idealerweise ändert sich im Falle eines Moving Bits die Referenzspannung nicht!
Die Funktionsweise der Kaskodenregelung ergibt sich im Detail wie folgt:
Wie insbesondere auch aus obiger Beschreibung zur 3 ergibt, ist der durch die Transistoren M1,ref – M3,ref gebildete Referenzpfad 6 mit Hilfe der Transistoren M1,casc – M3,casc einen Kaskodenerzeugungspfad 6casc bildend nochmals nachgebildet. Mit der den vierten Strom I₄ bereitstellenden Stromquelle 31, der MOS-Diode M3,casc und dem im Triodenbereich geregelten Transistor M1,casc wird die Kaskodenspannung U_cascode erzeugt. Dabei steuert der Differenzverstärker 30 das Gate des Regeltransistors M1,casc an und regelt auf diese Weise dessen Kanalwiderstand so, dass Knoten b und d auf gleichem Potential liegen.
Sollte nun eine Referenzelle ausfallen und der Strom sich auf den restlichen Zellen um 12.5 % erhöhen, so würde als Folge auch das Potential an dem Knoten b um diese 12.5 % ansteigen (konstanter Widerstand von M1,casc durch Referenspannungsregelung). Durch diese Spannungsdifferenz an Knoten b und d, erniedrigt der Differenzverstärker 30 die Gatespannung an dem Transistor M1,casc und erhöht damit dessen Kanalwiderstand, was wiederum das Potential am Knoten b solange ansteigen lässt, bis die Differenzspannung zwischen b und d wieder gleich Null ist. Im eingeschwungenen Zustand hat sich Knoten d (mit der Kaskodenspannung U_cascode) genau um die durch die Stromänderung hervorgerufene Änderung an Knoten b um 12.5 % erhöht. Da der Regeltransistor M1,ref im Triodenbereich arbeitet, finden idealerweise lineare Änderungen statt.

1: Bitleitung
2: Leseverstärker
3: Referenzschaltungsanordnung
3*: Referenzschaltungsanordnung gem. d. Stand
: d. Technik
4: 4-bit-Speicherspalte
5: Auslesepfad
5a-5d: Auslesepfad
5a_ref-5h_ref: Auslesepfadnachbildung
5_casc: Auslesepfadnachbildung für Kaskodenspan
: nungserzeugung
5ref: Auslesepfadnachbildung
6: Referenzpfad
6a-6h: erster bis achter Referenzpfad
6_casc: Referenzpfadnachbildung
7: Referenzstromquelle
8: Referenzspannungsquelle
9: Kaskodenspannungsquelle
10: Stromspiegelschaltung
11: Betriebsspannungsquelle
12: Stromspiegelschaltung
13: Stromspiegelrichtung
14: Stromspiegelschaltung
15: Stromspiegelrichtung
16: Betriebsspannungsquelle
17: Stromspiegelrichtung
18: Bezugspotential
19: Spannungsquelle
20: Auswahlspannungsquelle
21: Kaskodenspannungsquelle
22: Stromkomparator
23: Komparatorstrompfad
24: Stromspiegelschaltung
25: Stromspiegelrichtung
26: erste Stromquelle
27: zweite Stromquelle
28: Kaskodenspannungserzeugungseinrichtung
29: Ersatzstromquelle
30: Differenzverstärker
31: vierte Stromquelle
32: Busleitung
33: dritte Stromquelle
34: Stromsenke
(A)-(E): Anschlusspunkte von 1a an 1b
a-g: Knoten
A_cascode: Ausgang der Kaskodenspannungserzeugungsein
: richtung
A_out: Stromkomparatorausgang
B1 ... B7: Bulk/Substrat
B1,casc-B3,casc: Bulk/Substrat
B1,ref-B5,ref: Bulk/Substrat
B8,ref: Bulk/Substrat
D1-D7: Drain
D1,casc-D3,casc: Drain
D1,ref-D5,ref: Drain
D8,ref: Drain
G1-G7: Gate

G1,casc-G3,cacs: Gate
G1,ref-G5,ref: Gate
G8,ref: Gate
I₁: Referenzstrom
I_1g: gespiegelter Referenzstrom
I_1ga ... I_1gh: gespiegelter Referenzstrom
I₂-I₄: Ströme
I_read: Lesestrom
I_read,0g: Lesestrom gespiegelt
I_ref: Referenzstrom
I_ref,0: Referenzstrom
I_ref,0g: Referenzstrom gespiegelt
I_Ziel: Zielstromstärke
K: Eingangsknoten
Ka-Kd: Eingangsknoten
M1: Speichertransistor
M1,casc: Speichertransistornachbildung für Kaskoden
: spannungserzeugung = Regeltransistor
M1,ref: Referenzspeichertransistor
M1a-M1d: Speichertransistor
M1a,ref-M1h,ref: Referenzspeichertransistor
M2: Hochvolt-Schalttransistor
M2,casc: Hochvolt-Schalttransistor-Nachbildung für
: Kaskodenspannungserzeugung
M2,ref: Referenz-Hochvolt-Schalttransistor
M2a-M2d: Hochvolt-Schalttransistor
M2a,ref: Referenz-Hochvolt-Schalttransistor
M2b,ref-M2h,ref: Referenz-Hochvolt-Schalttransistor
M3: Kaskodentransistor
M3,casc: Kaskodentransistor-Nachbildung für Kasko
: denspannungserzeugung
M3,ref: Referenz-Kaskodentransistor
M3a,ref-M3h,ref: Referenz-Kaskodentransistor
M4: Spiegeltransistor
M4,ref: Referenz-Spiegeltransistor
M5: Spiegeltransistor
M5,ref: Spiegeltransistor
M6: Spiegeltransistor
M7: Spiegeltransistor
M8,ref: Sourcefolger-Transistor
S: Speicherzelle
S1-S7: Source
S1,casc-S3,ref: Source
S1,ref-S5,ref: Source
S8,ref: Source
Sa: erste Speicherzelle
Sa,ref: erste Referenz-Speicherzelle
Sb: zweite Speicherzelle
Sb,ref: zweite Referenz-Speicherzelle
Sc: dritte Speicherzelle
Sc,ref: dritte Referenz-Speicherzelle
Sd: vierte Speicherzelle
Sd,ref: vierte Referenz-Speicherzelle
Se,ref: fünfte Referenz-Speicherzelle
Sf,ref: sechste Referenz-Speicherzelle
Sg,ref: siebte Referenz-Speicherzelle
Sh,ref: achte Referenz-Speicherzelle
U₁: Referenzspannung
U_B: Betriebsspannung
U_B,ref: Betriebsspannung d. Referenzschaltungsan
: ordnung
U_cascode: Kaskodenspannung
U_cascode,21: Kaskodenspannung
U_cascode,9: Kaskodenspannung
U_out: Ausgangsspannung
U_ref: Referenzspannung
U_sel: Auswahl Spannung
U_th: Schwellspannung
U_th,M1: Schwellspannung des Transistors M1
U_th,M1,ref: Schwellspannung des Transistors M1,ref

Claims

Verfahren zum Auslesen des Inhalts einer Flash-/EEPROM-Speicherzelle (S, Sa, Sb, Sc, Sd), bei dem ein über einen Auslesepfad (5, 5a, 5b, 5c, 5d) fließender Lesestrom (I_read) mit einem über wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) fließenden Referenzstrom (I₁) verglichen wird, wobei der Auslesepfad (5, 5a, 5b, 5c, 5d) eine Speicherzelle (S, Sa, Sb, Sc, Sd) mit einem Speichertransistor (M1, M1a, M1b, M1c, M1d) aufweist und wobei die Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) eine die Speicherzelle (S, Sa, Sb, Sc, Sd) nachbildende Referenz-Speicherzelle (S,ref, Sa,ref, Sb,ref,... Sh,ref) mit einem den Speichertransistor (M1, M1a, M1b, M1c, M1d) nachbildenden Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) aufweist, dadurch gekennzeichnet, dass – in einem ersten Schritt der Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) in den selbstleitenden Zustand (U_th,M1,ref klein) gebracht wird, sofern sich der Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) nicht bereits in dem selbstleitenden Zustand (U_th,M1,ref klein) befindet, – in einem zweiten Schritt ein vorgegebener Referenzstrom (I₁) in die wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) eingespeist wird, – in einem dritten Schritt mit Hilfe des vorgegebenen Referenzstroms (I₁) eine vom Kanalwiderstand des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) anhängige, insbesondere im Triodenbetrieb des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref... M1h,ref) eine zum Kanalwiderstand im wesentlichen proportionale und/oder im gesättigten Betrieb des Referenz-Speichertransistors (M1,ref, M1a,ref,... M1h,ref) eine mit den Kanalwiderstand nach einer Wurzelfunktion ansteigende, Referenzspannung (U₁) erzeugt wird, – in einem vierten Schritt das Gate (G1) des Speichertransistors (M1, M1a, M1b, M1c, M1d) und das Gate (G1,ref) des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) mit der erzeugten Referenzspannung (U₁) beaufschlagt werden, – in einem fünften Schritt der durch den Speichertransistor (M1, M1a, M1b, M1c, M1d) fließende Lesestrom (I_read) mit dem durch den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) fließenden vorgegebenen Referenzstrom (I₁) verglichen wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) in den selbstleitenden Zustand (U_th,M1,ref klein) verbracht wird indem das Gate (G1,ref) des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) mit einem Bezugspotential (18) verbunden wird und die Source (S1,ref) kurzzeitig, insbesondere mehrfach, mit einer Löschspannung beaufschlagt wird.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der vorgegebene Referenzstrom (I₁) in acht Auslesepfadnachbildungen (5ref, 5a,ref, 5b,ref,... 5h,ref) eingespeist wird.
Verfahren nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, dass der vorgegebene Referenzstrom (I₁) vor der Einspeisung in die wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref, ... 5h,ref) gespiegelt wird.
Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die vom Kanalwiderstand des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) abhängige Referenzspannung (U₁) mit Hilfe einer Spannungsfolgerschaltung, insbesondere mit Hilfe eines Sourcefolger-Transistors (M8,ref) oder mit Hilfe eines Emitter-Folger-Transistors, erzeugt wird.
Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass der durch den Speichertransistor (M1, M1a, M1b, M1c, M1d) fließende Lesestrom (I_read) und der durch den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) fließende vorgegebenen Referenzstrom (I₁) vor deren Vergleich gespiegelt werden.
Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass mit Hilfe eines Kaskodentransistors (M3), dessen Gate (G3) über eine Kaskodenspannung (U_cascode) angesteuert wird, ein definiertes Potential an einem Eingangsknoten (K, Ka, Kb, Kc, Kd) der Speicherzelle (S, Sa, Sb, Sc, Sd) eingestellt wird und dass mit Hilfe eines jeweiligen entsprechenden, den Kaskodentransistor (M3) nachbildenden Referenz-Kaskodentransistors (M3,ref), dessen Gate (G3,ref) über die Kaskodenspannung (U_cas _code) angesteuert wird, an einem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) ein definiertes Potential eingestellt wird, wobei die Kaskodenspannung (U_cascode) dadurch erzeugt wird, dass ein vorgegebener Strom (I₄) in eine einen weiteren nachgebildeten Kaskodentransistor (M3,casc) und eine weitere nachgebildete, einen einen Speichertransistor nachbildenden Regeltransistor (M1,casc) umfassende Speicherzelle (Scasc) mit einem weiteren Eingangsknoten (d) aufweisende weitere Auslesepfadnachbildung (5casc) eingespeist wird, dass die Spannung an dem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) mit der Spannung an dem weiteren Eingangsknoten (d) der weiteren nachgebildeten Speicherzelle (Scasc) verglichen wird und durch entsprechende Ansteuerung des Gates (G1,casc) des Regeltransistors (M1,casc) die Kanalleitfähigkeit des Regeltransistors (M1,casc) so lange verändert wird, bis die Spannung an dem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) mit der Spannung an dem weiteren Eingangsknoten (d) übereinstimmt und dass die Spannung an dem Drain des weiteren nachgebildeten Kaskodentransistors (M3,casc) als Kaskodenspannung (U_cascode) verwendet wird.
Vorrichtung (2, 3) zum Auslesen des Inhalts einer Flash/EEPROM-Speicherzelle (S, Sa, Sb, Sc, Sd), mit einer Vergleichseinrichtung (22) zum Vergleichen eines über einen Auslesepfad (5, 5a, 5b, 5c, 5d) fließenden Lesestrom (I_read) mit einem über wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) fließenden Referenzstrom (I₁), wobei der Auslesepfad (5, 5a, 5b, 5c, 5d) eine Speicherzelle (S, Sa, Sb, Sc, Sd) mit einem Speichertransistor (M1, M1a, M1b, M1c, M1d) aufweist und wobei die Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) eine die Speicherzelle (S, Sa, Sb, Sc, Sd) nachbildende Referenz-Speicherzelle (S,ref, Sa,ref, Sb,ref,... Sh,ref) mit einem den Speichertransistor (M1, M1a, M1b, M1c, M1d) nachbildenden Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) aufweist, dadurch gekennzeichnet, dass – gegebenenfalls Mittel vorgesehen sind, um den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) in den selbstleitenden Zustand (U_th,M1,ref klein) zu verbringen, sofern sich der Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) nicht bereits in dem selbstleitenden Zustand (Uth,M1,ref klein) befindet, – eine Stromquelle (26, 29, 29a, 29b,... 29h) vorgesehen ist, um einen vorgegebenen Referenzstrom (I₁, I_1g, I_1ga, I_1gb...I_1gh) in die wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) einzuspeisen, – eine Schaltungseinrichtung (M8,ref) vorgesehen ist, um mit Hilfe des vorgegebenen Referenzstroms (I₁, I_1g, I_1ga, I_1gb... I_1gh) eine vom Kanalwiderstand des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) abhängige, insbesondere im Triodenbetrieb des Referenz-Speichertransistors (M1,ref, M1a,ref,... M1h,ref) eine zum Kanalwiderstand proportionale und/oder im gesättigten Betrieb des Referenz-Speichertransistors (M1,ref, M1a,ref,... M1h,ref) eine mit dem Kanalwiderstand nach einer Wurzelfunktion ansteigende, Referenzspannung (U₁) zu erzeugen und um das Gate (G1) des Speichertransistors (M1, M1a, M1b, M1c, M1d) und das Gate (G1,ref) des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref, ... M1h,ref) mit der erzeugten Referenzspannung (U₁) zu beaufschlagen, wobei – die Vergleichseinrichtung (22) vorgesehen ist, den durch den Speichertransistor (M1, M1a, M1b, M1c, M1d) fließenden Lesestrom (I_read) mit dem durch den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) fließenden vorgegebenen Referenzstrom (I₁) zu vergleichen.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Mittel ausgebildet sind, den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) in den selbstleitenden Zustand (U_th,M1,ref klein) zu verbringen, indem sie das Gate (G1,ref) des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) mit einem Bezugspotential (18) verbinden und die Source (S1,ref) kurzzeitig, insbesondere mehrfach, mit einer Löschspannung beaufschlagen.
Vorrichtung nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass acht Auslesepfadnachbildungen (5ref, 5a,ref, 5b,ref,... 5h,ref) zum Einspeisen des vorgegebenen Referenzstroms (I₁) vorgesehen sind.
Vorrichtung nach einem der Ansprüche 8, 9 oder 10, dadurch gekennzeichnet, dass ein Stromspiegel (24) vorgesehen ist, um den vorgegebenen Referenzstrom (I₁) vor der Einspeisung in die wenigstens eine Auslesepfadnachbildung (5ref, 5a,ref, 5b,ref,... 5h,ref) zu spiegeln.
Vorrichtung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass eine Spannungsfolgerschaltung, insbesondere ein Sourcefolger-Transistor (M8,ref) oder ein Emitter-Folger-Transistor vorgesehen ist, um die vom Kanalwiderstand des Referenz-Speichertransistors (M1,ref, M1a,ref, M1b,ref,... M1h,ref) abhängige Referenzspannung (U₁) zu erzeugen.
Vorrichtung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, dass ein Stromspiegel (12) vorgesehen ist, um den durch den Speichertransistor (M1, M1a, M1b, M1c, M1d) fließenden Lesestrom (I_read) zu spiegeln und dass ein Stromspiegel (14) vorgesehen ist, um den durch den Referenz-Speichertransistor (M1,ref, M1a,ref, M1b,ref,... M1h,ref) fließenden vorgegebenen Referenzstrom (I₁) zu spiegeln und dass die Vergleichseinrichtung (12) vorgesehen ist, den gespiegelten Lesestrom (I_read,g) und den gespiegelten vorgegebenen Referenzstrom (I_1refg) zu vergleichen.
Vorrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass – ein Kaskodentransistor (M3), dessen Gate (G3) über eine Kaskodenspannung (U_cascode) angesteuert ist, vorgesehen ist, um ein definiertes Potential an einem Eingangsknoten (K, Ka, Kb, Kc, Kd) der Speicherzelle (S, Sa, Sb, Sc, Sd) einzustellen und dass – ein jeweiliger entsprechender, den Kaskodentransistor (M3) nachbildender Referenz-Kaskodentransistorr (M3,ref), dessen Gate (G3,ref) über die Kaskodenspannung (U_cascode) angesteuert wird, vorgesehen ist, um an einem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) ein definiertes Potential einzustellen, wobei – eine Kaskodenspannungserzeugungseinrichtung (28) zur Erzeugung einer Kaskodenspannung (U_cascode) vorgesehen ist, die folgende Merkmale aufweist: – eine Stromquelle (31), um einen vorgegebenen Strom (I₄) in eine einen weiteren nachgebildeten Kaskodentransistor (M3,casc) und eine weitere nachgebildete, einen einen Speichertransistor nachbildenden Regeltransistor (M1,casc) umfassende Speicherzelle (Scasc) mit einem weiteren Eingangsknoten (d) aufweisende weitere Auslesepfadnachbildung (5casc) einzuspeisen, – eine Vergleichs- und Regeleinrichtung (30), um die Spannung an dem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) mit der Spannung an dem weiteren Eingangsknoten (d) der weiteren nachgebildeten Speicherzelle (Scasc) zu vergleichen, und durch entsprechende Ansteuerung des Gates (G1,casc) des Regeltransistors (M1,casc) die Kanalleitfähigkeit des Regeltransistors (M1,casc) so lange zu verändern, bis die Spannung an dem Eingangsknoten (b, ba, bb, bc ... bh) einer jeweiligen Referenz-Speicherzelle (Sref, Sa,ref, Sb,ref ... Sh,ref) mit der Spannung an dem weiteren Eingangsknoten (d) übereinstimmt und – eine Ausgabeeinrichtung (A_cascode) um die Spannung an dem Drain des weiteren nachgebildeten Kaskodentransistors (M3,casc) als Kaskodenspannung (U_cascode) auszugeben.