DE102004013056B4 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Schritten:
– Bereitstellen einer Leiterplatte, die einen Nutzteilbereich (140) und einen daran angrenzenden Wegwerfteilbereich (130) aufweist,
– Anbringen wenigstens eines ersten Halbleiterchips an einer ersten Hauptseite und wenigstens eines zweiten Halbleiterchips (110B) an einer zweiten Hauptseite der Leiterplatte innerhalb des Nutzteilbereichs der Leiterplatte,
– Anlegen einer Form (121), die wenigstens einen ersten Formhohlraum (120a), der den wenigstens einen ersten Halbleiterchip aufnimmt, über der ersten Hauptseite der Leiterplatte und wenigstens einen zweiten Formhohlraum (120b), der den wenigstens einen zweiten Halbleiterchip aufnimmt, über der zweiten Hauptseite der Leiterplatte bildet und wenigstens einen Formeinlass (123) aufweist, der sich an einer ersten Seitenkante der Leiterplatte befindet, wobei eine Öffnung (104, 122) durch die Leiterplatte hindurch zwischen der ersten und der zweiten Hauptseite innerhalb des Nutzteilbereichs der Leiterplatte an einem seitlichen Ende des wenigstens einen ersten Formhohlraums (120a) eingebracht ist, die einerseits in den ersten...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere einer Halbleiterchippackung.
  • Elektronische Module werden allgemein durch Anbringen mehrerer Halbleiterchippackungen an einer Leiterplatte hergestellt, und in der letzten Zeit ging der Trend dahin, Chippackungen an beiden Seiten einer Leiterplatte anzubringen, um die Packungsdichte zu erhöhen.
  • Die Waferebenenpackung (WLP) ist ein Typ einer an einer Leiterplatte angebrachten Chippackung. WLPs sind charakterisiert durch externe Anschlüsse, die in einer zweidimensionalen Anordnung über einer Oberfläche des Halbleiterchips verteilt sind. Dies reduziert den Signalpfad des Halbleiterchips zu einer E/A(I/O)-Stelle der Packung, wodurch die Betriebsgeschwindigkeit des Bauelements verbessert wird. Des Weiteren belegt die WLP im Unterschied zu anderen Chippackungen mit peripheren Leitungen, die sich von den Seiten der Packung aus erstrecken, nicht mehr Oberfläche der Leiterplatte (PCB) als in etwa die Abmessung des Chips selbst.
  • Die WLP enthält typischerweise metallische Lothügel, die als externe Anschlüsse fungieren, welche die Packung mit der Leiterplatte verbinden. Die Lothügel des WLP-Bauelements werden an der Leiterplatte angebracht und dann in einem Epoxidmaterial verkapselt, um eine zuverlässige Verbindung mit der Leiterplatte sicherzustellen und die WLP vor einer äußeren Umgebung zu schützen. Die 1 bis 4 sind Querschnittansichten zur Erläuterung eines herkömmlichen Verfahrens der Verkapselung von WLP-Packungen auf entgegengesetzten Seiten einer Leiterplatte.
  • 1 zeigt eine Querschnittansicht einer typischen Waferebenenpackung 14. Die Waferebenenpackung beinhaltet im Allgemeinen einen Halbleiterchip 10 und eine Mehrzahl von Lothügeln 12, die über einer Oberfläche des Halbleiterchips 10 ausgebildet sind. Wenngleich nicht gezeigt, sind die Lothügel 12 in der Art eines Feldes auf der Oberfläche des Halbleiterchips 10 angeordnet, und eine oder mehrere Schichten sind zwischen die Lothügelanordnung und den Halbleiterchip 10 zwischengefügt.
  • Bezugnehmend auf 2 sind Waferebenenpackungen 14 an entgegengesetzten Seiten einer Leiterplatte 18 angebracht, wie gezeigt. Auf diese Weise werden Halbleiterchips 10 mit der Leiterplatte 18 über die Lothügel 12 elektrisch verbunden.
  • Bezugnehmend auf 3 ist die Leiterplatte 18 in einem Formkörper positioniert, der allgemein einen oberen Formkörperteil 22 und einen nicht gezeigten, unteren Formkörperteil beinhaltet. Der obere Formkörperteil 22 weist einen darin definierten Formhohlraum auf und ist auf einer Seite der Leiterplatte 18 positioniert, um so die Waferebenenpa ckung 14 aufzunehmen, die an der Oberseite der Leiterplatte angebracht ist.
  • Der obere Formkörperteil 22 weist außerdem einen Formeinlass 24 auf, der benachbart zu der Oberseite der Leiterplatte 18 vorgesehen ist und in Fluidverbindung mit dem Formhohlraum steht. Wie durch den Pfeil von 3 dargestellt, wird der Formhohlraum über diesen Formeinlass 24 mit einem Verkapselungsmaterial 26 gefüllt. Das Verkapselungsmaterial 26 besteht vorzugsweise aus einer Epoxidgießverbindung (EMC).
  • Nachfolgend wird, wenngleich nicht gezeigt, die resultierende Struktur mit der Oberseite nach unten gedreht, und dann wird die Waferebenenpackung auf der anderen Seite der Leiterplatte in der gleichen Weise verkapselt. 4 ist eine Querschnittansicht des vollständigen elektronischen Moduls, bei dem die Waferebenenpackungen in der gegossenen EMC auf beiden Seiten der Leiterplatte 18 verkapselt sind.
  • Wie vorstehend beschrieben, ist es zur Verkapselung der Waferebenenpackungen auf beiden Seiten der Leiterplatte notwendig, den gleichen Gießprozess zweimal auszuführen, d. h. einmal auf jeder Seite der Leiterplatte. Die inhärente Redundanz des Prozesses weist den Nettoeffekt auf, die Prozesszeit und die Fertigungskosten zu erhöhen.
  • In der Offenlegungsschrift US 2001/0041386 A1 ist ein Verfahren zur Herstellung von Halbleiterbauelementen beschrieben, die jeweils einen Halbleiterchip mit zugehörigem Leiterrahmenstück und Bonddrahtverbindungen zwischen dem Chip und dem Leiterrahmenstück beinhalten, wobei der Chip und die Bonddrähte durch einen Gießprozess verkapselt sind. Zur gleichzeitigen Herstellung einer Vielzahl solcher Halbleiterbauelemente werden zunächst auf einem großflächigen Leiterrahmenaufbau, der die einzelnen Leiterrahmenstücke zusammenhängend enthält, die Chip beidseits auf den zugehörigen Leiterrahmenstücken montiert, elektrisch mit diesen durch die Bonddrähte kontaktiert und in einem an schließenden Gießprozess zusammen mit den Bonddrähten vergossen. In einer ersten Verfahrensvariante beinhaltet der Leiterrahmenaufbau eine mittige, durchgehende lochfreie Trägerschicht auf die beidseits je eine Leiterrahmenschicht lösbar aufgeklebt ist, welche die auf der betreffenden Seite vorzusehenden Leiterrahmenstücke zusammenhängend enthält. Für den Gießprozess wird eine Form verwendet, die geeignete Formhohlräume bereitstellt. Nach dem Gießprozess werden die Leiterrahmenschichten von der Trägerschicht abgelöst und dann z. B. durch einen Sägeprozess entlang von Trennlinienbereichen in die einzelnen Halbleiterbauelemente zerteilt. In einer zweiten Verfahrensvariante besteht der Leiterrahmenaufbau nur aus einer Leiterrahmenschicht, welche die Leiterrahmenstücke zusammenhängend enthält und Öffnungen aufweist, durch die hindurch die Formhohlräume für je zwei einander gegenüberliegende Chips in Verbindung stehen. Nach dem Gießprozess wird diese Leiterrahmenschicht längs einer Schichtmittenebene mittels eines geeigneten Schneidprozesses aufgeschnitten, und die beiden entstandenen Schichthälften mit ihren darauf montierten und verkapselten Chips werden dann in die einzelnen Halbleiterbauelemente zerteilt.
  • Aus der Offenlegungsschrift US 2002/0096348 A1 ist es bekannt, Bauelemente auf einem oder mehreren Nutzteilbereichen einer Leiterplatte zu montieren, wobei jeder Nutzteilbereich von einem umgebenden Wegwerfteil der Leiterplatte durch eine Schlitzöffnung abgegrenzt ist, die sich entlang des gesamten Randes des Nutzteilbereichs mit Ausnahme eines Randteilbereichs erstreckt, in welchem Kontaktstellen angeordnet sind. Die auf einem jeweiligen Nutzteil montierten Bauelemente werden in einem Gießvorgang mit Hilfe einer Form verkapselt, die beidseits des Nutzteilbereichs je einen Formhohlraum bildet, wobei die beiden Formhohlräume über die randseitige Schlitzöffnung miteinander in Verbindung stehen. Die Zuführung des Verkapselungsmaterials erfolgt über einen in einer der beiden Formhälften eingebrachten Zufuhrkanal, der lateral in die den Nutzteilbereich abgrenzende Schlitzöffnung mündet. Nach dem Gießvorgang wird das jeweilige Halbleiterbauelement mit dem zugehörigen Leiterplatten-Nutzteil und den darauf montierten Bauelementen durch Heraustrennen längs einer Linie, die innerhalb der Schlitzöffnung und am Außenrand des randseitigen Kontaktstellenbereichs verläuft, vereinzelt, d. h. vom umgebenden Wegwerfteil separiert.
  • In der Offenlegungsschrift JP 09-109189 A ist ein Spritzgussverfahren zum Verkapseln eines Leiterplatten-Packungsaufbaus mit einem Flüssigkristallpolymer beschrieben, bei dem der Packungsaufbau in einen allseitig mit Abstand umgebenen Formhohlraum eingebracht und das Flüssigkristallpolymermaterial von einer Schmalseite des Formhohlraums her in diesen Formhohlraum mit hoher Geschwindigkeit injiziert wird.
  • In der Offenlegungsschrift JP 07-183318 A ist eine Leiterplatte mit beidseitig montierten Bauelementen und einer mittigen Öffnung durch die Leiterplatte hindurch und ein zugehöriges Gießverfahren zum Verkapseln derselben offenbart. Dazu wird die Leiterplatte in einer Form platziert, die einen ersten Formhohlraum über einer ersten, mit Bauelementen bestückten Hauptseite der Leiterplatte und einen zweiten Formhohlraum über der gegenüberliegenden zweiten Hauptseite der Leiterplatte bildet und einen Formeinlasskanal aufweist, der sich fluchtend zur mittigen Leiterplattenöffnung senkrecht zur Leiterplattenebene in den zweiten Formhohlraum erstreckt. Die mittige Leiterplattenöffnung dient als Formeinlassöffnung für den ersten Formhohlraum.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur vergleichsweise effektiven Herstellung eines Halbleiterbauelements mit einem oder mehreren, an einer Leiterplatte angebrachten Halbleiterchips zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Patentanspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine schematische Querschnittansicht einer herkömmlichen Waferebenenpackung (WLP);
  • 2 bis 4 schematische Querschnittansichten zur Erläuterung eines herkömmlichen Verfahrens zu Verkapselung von Waferebenenpackungen auf einer Leiterplatte;
  • 5 eine schematische Querschnittansicht einer Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 6 eine schematische Draufsicht auf eine Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 7 und 8 schematische Querschnittansichten zur Erläuterung eines Verfahrens zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 9 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 10 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 11 bis 13 schematische Querschnittansichten zur Erläuterung eines Verfahrens zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 14 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung und
  • 15 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung.
  • Die Erfindung wird nachstehend mittels mehrerer nicht beschränkender, bevorzugter Ausführungsformen detailliert beschrieben. Zunächst wird eine Leiterplatte (PCB) einer Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Darstellungen der 5 und 6 beschrieben, wobei 5 eine Teilquerschnittansicht von 6 ist. Wie weiter unten erläutert wird, kann die PCB dieser Ausführungsform dazu verwendet werden, Halbleiterbauelemente gemäß Herstellungsverfahren der Erfindung zu fertigen.
  • Bezugnehmend auf die 5 und 6 beinhaltet ein allgemein flacher und langgestreckter Leiterplattenkörper 100 eine erste Oberfläche 150 und eine entgegengesetzte zweite Oberfläche 160 sowie eine erste Längskante A und eine entgegengesetzte zweite Längskante B. Die Dicken-, Längen- und Breitenabmessungen des Plattenkörpers 100 sind vorzugsweise konform mit Standards, wie sie vom Joint Electronic Device Engineering Council (JEDEC) festgelegt wurden. Der Plattenkörper 100 ist allgemein aus mehreren leitfähigen strukturierten Schichten und isolierenden Schichten gebildet, die aufeinander gestapelt sind.
  • Ein Kantenverbindungselement 108 befindet sich an der zweiten Längskante B des Plattenkörpers 100. Bauelementmontagebereiche 106 befinden sich auf der ersten Oberfläche 150 des Plattenkörpers 100 und einander benachbart entlang der Längserstreckung des Plattenkörpers 100 zwischen der ersten Längskante A und der zweiten Längskante B. Jeder Montagebereich ist vorzugsweise ein leitfähiger Pfad für die Anbringung eines Waferebenenpackungs(WLP)-Bauelements. Wenngleich in den 5 und 6 nicht gezeigt, befinden sich außerdem Bauelementmontagebereiche auf der zweiten Oberfläche 160 des Plattenkörpers 100, und zwar jeweils justiert zu den Bauelementmontagebereichen 106 auf der ersten Oberfläche 150 des Plattenkörpers 100. Mit anderen Worten sind die Bauelementmontagegebiete 106 auf der ersten Oberfläche 150 im Wesentlichen spiegelbildlich zu jenen auf der zweiten Oberfläche 160 angeordnet.
  • Eine Mehrzahl von Formeinlassöffnungen 104 erstreckt sich durch den Plattenkörper 100 hindurch von der ersten Seite 150 zu der zweiten Seite 160. In dieser Ausführungsform sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit jedem fluchtenden Paar von Bauelementmontagegebieten 106 vorgesehen. Außerdem befinden sich die Formeinlassöffnungen 104 in dieser Ausführungsform zwischen der zweiten Längskante A (gegenüber einem Verbindungselement 110, das später erörtert wird) und den jeweiligen Waferebenenpackungs-Montagebereichen 106, vorzugsweise in enger Nachbarschaft zu den Waferebenenpackungs-Montagebereichen 106.
  • Wenngleich nicht gezeigt, ist das Kantenverbindungselement 108 vorzugsweise als Kamm aus gedruckten Verbindungskontaktflächen konfiguriert. Elektronische Module werden typischerweise durch Anbringen an einer Hauptplatine mittels eines weiblichen Kantenverbindungselements verbunden, das physikalisch an der Hauptplatine befestigt und mit dieser elektrisch verbunden ist. Das Kantenverbindungselement 108 führt die doppelte Funktion einer elektrischen Verbindung des Moduls mit der Hauptplatine und des physischen Tragens des Moduls aus.
  • Nunmehr wird ein Verfahren zum Verkapseln von Waferebenenpackungen auf einer Leiterplatte gemäß einer Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Querschnittansichten der 7 und 8 beschrieben. Bezugnehmend auf die 7 und 8 wird ein erster Halbleiterchip 110A an einer ersten Seite einer Leiterplatte 100 angebracht, und ein zweiter Halbleiterchip 110B wird an einer entgegengesetzten zweiten Seite der Leiterplatte 100 angebracht. Die Leiterplatte 100 ist mit einer Formeinlassöffnung 122 versehen und kann wie die vorstehend in Verbindung mit den 5 und 6 erörterte Leiterplatte 100 konfiguriert sein. In diesem Fall sind der erste und der zweite Halbleiterchip 110A, 110B zueinander ausgerichtet. Außerdem sind der erste und der zweite Halbleiterchip 110A, 110B vorzugsweise Waferebenenpackungen, die auf leitfähigen Kontaktstellen der Leiterplatte 100 angebracht sind.
  • Nach Anbringen der Halbleiterchips 110A, 110B an der Leiterplatte 100 wird die Leiterplatte 100 in einem Formkörper 121 positioniert. Der Formkörper 121 beinhaltet einen oberen Formkörper 121a und einen unteren Formkörper 121b. Der obere Formkörper 121a weist einen darin definierten ersten Formhohlraum 120a auf, und der untere Formkörper 121b weist einen darin definierten zweiten Formhohlraum 120b auf. Der obere Formkörper 121a ist auf einer Seite der Leiterplatte 100 derart positioniert, dass der Halbleiterchip 110B innerhalb des oberen Formhohlraums 120a aufgenommen wird. In gleicher Weise ist der untere Formkörper 121b auf einer entgegengesetzten Seite der Leiterplatte 100 derart positioniert, dass der Halbleiterchip 110A innerhalb des unteren Formhohlraums 121b aufgenommen wird. Hierbei stehen der obere und der untere Formhohlraum 120a, 120b in Fluidverbindung mit der Formeinlassöffnung 122 der Leiterplatte 100.
  • Der obere Formkörper 121a oder der untere Formkörper 121b weisen außerdem einen Formeinlass 123 auf, der benachbart zu einer Oberfläche der Leiterplatte 18 vorgesehen ist und in Fluidverbindung mit der Formeinlassöffnung 122 steht.
  • Als nächstes werden die Formhohlräume 120a, 120b gleichzeitig gefüllt. Das heißt bezugnehmend auf die Pfeile und einen Bereich C von 8, dass ein Verkapselungsmaterial in den Formeinlass 123 eingeleitet wird, so dass es in die Formhohlräume 120a, 120b fließt. Der Formhohlraum auf der dem Formeinlass 123 entgegengesetzten Seite der Leiterplatte 100 wird durch die Formeinlassöffnung 122 gefüllt. Wie aus 8 ersichtlich, erlaubt die Formeinlassöffnung 122 der Leiterplatte 100 das gleichzeitige Füllen der Formhohlräume 120a und 120b.
  • Nach dem Erstarren des Verkapselungsmaterials wird der Formkörper 121 entfernt. 7 ist eine Querschnittansicht des fertiggestellten elektronischen Moduls. In einer bevorzugten Ausführungsform werden die Waferebenenpackungen 110A, 110B innerhalb der gegossenen EMC 120 auf beiden Seiten der Leiterplatte 100 verkapselt.
  • In der vorstehenden Beschreibung sind lediglich ein erster und ein zweiter Halbleiterchip 110A, 1108 gezeigt und erörtert. Bezugnehmend auf 6 besteht jedoch ein bevorzugtes Verfahren darin, eine Mehrzahl von Halbleiterchips auf den jeweiligen Kontaktstellen 106 auf beiden Seiten der Leiterplatte anzubringen. In diesem Fall kann der obere Formkörper eine Mehrzahl von oberen Formhohlräumen definieren, die jeweils in Fluidverbindung mit je einer der Formeinlassöffnungen 104 stehen. In gleicher Weise kann der untere Formkörper eine Mehrzahl von unteren Formhohlräumen definieren, die jeweils in Fluidverbindung mit je einer der Formeinlassöffnungen 104 stehen. Der obere Formkörper und/oder der untere Formkörper können dann einen oder mehrere Formeinlässe in Fluidverbindung mit den Formeinlassöffnungen 104 beinhalten. Auf diese Weise können die Mehrzahl von oberen Formhohlräumen und die Mehrzahl von unteren Formhohlräumen gleichzeitig mit Verkapselungsmaterial gefüllt werden.
  • In der Ausführungsform von 6 sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontageflächen 106 vorgesehen. Die Erfindung ist jedoch nicht darauf beschränkt. Wie in 9 gezeigt, können zum Beispiel zwei oder mehrere benachbarte Bauelementmontageflächen 106 die gleiche Formeinlassöffnung 104 gemeinsam nutzen.
  • 10 zeigt in einer schematischen Draufsicht eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung, bei der auf wenigstens einer Seite eines Plattenkörpers 101 eine Mehrzahl von Bauelementmontagebereichen 106 vorgesehen ist. Ein Kantenverbindungselement 108 befindet sich an einer Kante B des Plattenkörpers 101.
  • Der Plattenkörper 101 ist in einen Wegwerfteil 130 und einen Nutzteil 140 unterteilt. Wie gezeigt, befindet sich der Wegwerfteil entlang der Kante A des Plattenkörpers 101 entgegengesetzt zu dem Verbindungselement 108. Die Dicken-, Längen- und Breitenabmessungen des Nutzteils 140 des Plattenkörpers 101 sind vorzugsweise konform mit Standards, die durch das Joint Electronic Device Engineering Council (JEDEC) festgelegt wurden.
  • In dem Wegwerfteil 130 befindet sich eine Mehrzahl von Formeinlassöffnungen 104. In diesem Beispiel sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontagebereichen 106 vorgesehen.
  • Nunmehr wird ein Verfahren zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Querschnittansichten der 11 bis 13 beschrieben. Bezugnehmend auf 11 werden eine erste und eine zweite Waferebenenpackung 110 an entgegengesetzten Seiten einer Leiterplatte 101 angebracht und dann mit einer Epoxidgießverbindung in der gleichen Weise verkapselt, wie vorstehend in Verbindung mit den 7 und 8 beschrieben. Die Leiterplatte 101 kann insbesondere in der gleichen Weise konfiguriert werden, wie die in 10 gezeigte Leiterplatte.
  • Als nächstes wird unter Bezugnahme auf 12 ein Sägeblatt oder eine Druckapparatur verwendet, um den Wegwerfteil 130 von dem Leiterplattenkörper 101 zu entfernen. Das resultierende endgültige Modulprodukt ist in 13 gezeigt.
  • Die Ausführungsform der 11 bis 13 ist dahingehend vorteilhaft, dass Teile der Leiterplatte des endgültigen Produkts nicht von den Formeinlassöffnungen belegt sind. Das heißt, die hohe Dichte und Komplexität in den leitfähigen Strukturen der Leiterplatte können es schwierig machen, Platz für die Formeinlassöffnungen zu finden und um diese herum zu designen. Diese Schwierigkeit kann durch Anordnen der Formeinlassöffnungen in einem Wegwerfteil des Plattenkörpers und anschließendes Separieren des Wegwerfteils überwunden werden, um das endgültige Produkt zu erhalten.
  • In der Ausführungsform von 10 sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontageflächen 106 vorgesehen. Die Erfindung ist jedoch nicht darauf beschränkt. Wie zum Beispiel in 14 gezeigt, können zwei oder mehr benachbarte Bau elementmontageöffnungen 106 die gleiche Formeinlassöffnung 104 gemeinsam nutzen.
  • In der Ausführungsform von 10 befinden sich alle Formeinlassöffnungen in dem Wegwerfteil 130. Die Erfindung ist jedoch nicht darauf beschränkt. Wie zum Beispiel in 15 gezeigt, können sich einige der Formeinlassöffnungen in dem Nutzteil 140 befinden, während sich andere in dem Wegwerfteil 130 befinden. Dieser Konfigurationstyp kann Flexibilität bereitstellen, wenn die Qualität des Gießprozesses optimiert wird.
  • In den Zeichnungen und der Beschreibung sind typische bevorzugte Ausführungsformen dieser Erfindung offenbart, und wenngleich spezifische Beispiele dargelegt sind, werden sie lediglich in einem generischen und beschreibenden Sinn und nicht zwecks Beschränkung verwendet. In den vorstehenden Ausführungsformen werden zum Beispiel die Formhohlräume auf entgegengesetzten Seiten der Leiterplatte gleichzeitig unter Verwendung einer Öffnung in der Leiterplatte gefüllt. Es ist jedoch auch möglich, die Formhohlräume mittels Bereitstellen jeweiliger Formeinlässe gleichzeitig zu füllen, die sich von einer Kante der Leiterplatte auf entgegengesetzten Seiten der Leiterplatte erstrecken. Als weiteres Beispiel ist es des Weiteren möglich, die Ausführungsformen, bei denen der Wegwerfteil der Leiterplatte zur Bildung eines Teils des Formeinlasses verwendet wird, auf den Fall anzuwenden, bei dem ein Halbleiterchip lediglich auf einer Seite der Leiterplatte angebracht wird.

Claims (10)

  1. Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Schritten: – Bereitstellen einer Leiterplatte, die einen Nutzteilbereich (140) und einen daran angrenzenden Wegwerfteilbereich (130) aufweist, – Anbringen wenigstens eines ersten Halbleiterchips an einer ersten Hauptseite und wenigstens eines zweiten Halbleiterchips (110B) an einer zweiten Hauptseite der Leiterplatte innerhalb des Nutzteilbereichs der Leiterplatte, – Anlegen einer Form (121), die wenigstens einen ersten Formhohlraum (120a), der den wenigstens einen ersten Halbleiterchip aufnimmt, über der ersten Hauptseite der Leiterplatte und wenigstens einen zweiten Formhohlraum (120b), der den wenigstens einen zweiten Halbleiterchip aufnimmt, über der zweiten Hauptseite der Leiterplatte bildet und wenigstens einen Formeinlass (123) aufweist, der sich an einer ersten Seitenkante der Leiterplatte befindet, wobei eine Öffnung (104, 122) durch die Leiterplatte hindurch zwischen der ersten und der zweiten Hauptseite innerhalb des Nutzteilbereichs der Leiterplatte an einem seitlichen Ende des wenigstens einen ersten Formhohlraums (120a) eingebracht ist, die einerseits in den ersten Formhohlraum mündet und andererseits über einen sich entlang der zweiten Hauptseite der Leiterplatte erstreckenden Kanal mit dem Formeinlass in Verbindung steht oder wobei eine Öffnung (104, 122) durch die Leiterplatte hindurch zwischen der ersten und der zweiten Hauptseite innerhalb des Wegwerfteilbereichs (130) der Leiterplatte eingebracht ist, die einerseits mit einem sich entlang der ersten Hauptseite der Leiterplatte in den ersten Formhohlraum ersteckenden Kanal und andererseits mit einem sich entlang der zweiten Hauptseite der Leiterplatte zum Formeinlass erstreckenden Kanal in Verbindung steht, – Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über den wenigstens einen Formeinlass und – Entfernen der Form nach dem Füllen des ersten und des zweiten Formhohlraums und anschließendes Abtrennen des Wegwerfteilbereichs (130) der Leiterplatte vom Nutzteilbereich (140) der Leiterplatte.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der wenigstens eine erste Halbleiterchip an der ersten Hauptseite der Leiterplatte in einer zur Leiterplattenebene senkrechten Richtung fluchtend zu dem wenigstens einen zweiten Halbleiterchip auf der zweiten Hauptseite der Leiterplatte angebracht wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch zwischen der ersten Hauptseite und der zweiten Hauptseite vorgesehen werden, die mit dem wenigstens einen Formeinlass in Verbindung stehen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der wenigstens eine erste Formhohlraum eine Mehrzahl von ersten Formhohlräumen beinhaltet, welche je einen von mehreren ersten Halbleiterchips aufnehmen und/oder dass der wenigstens eine zweite Formhohlraum eine Mehrzahl von zweiten Formhohlräumen beinhaltet, welche je einen von mehreren zweiten Halbleiterchips aufnehmen.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass eine Mehrzahl von Formeinlässen an der ersten Seitenkante der Leiterplatte mit Kanälen zu einer Mehrzahl von Öffnungen durch die Leiterplatte hindurch zwischen der ersten und der zweiten Hauptseite der Leiterplatte und des Weiteren von den Öffnungen zu der Mehrzahl von ersten und/oder zweiten Formhohlräumen vorgesehen werden.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch zwischen der ersten Hauptseite und der zweiten Hauptseite der Leiterplatte vorgesehen werden, wobei sich eine oder mehrere der Öffnungen im Wegwerfbereich der Leiterplatte befinden und sich eine oder mehrere der Öffnungen im Nutzteilbereich der Leiterplatte befinden.
  7. Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass wenigstens eine Formeinlassöffnung einem oder mehreren Paaren von je einem ersten und einem dazu fluchtend ausgerichteten zweiten Halbleiterchip zugeordnet ist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass an einer zweiten Seitenkante der Leiterplatte entgegengesetzt zu der ersten Seitenkante ein Kantenverbindungselement vorgesehen wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass wenigstens einer der Halbleiterchips aus einer Waferebenenpackung besteht.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass – eine langgestreckte Leiterplatte mit einem Kantenverbindungselement bereitgestellt wird, das sich an einer ersten Längskante derselben befindet, – eine Mehrzahl von ersten Waferebenenpackungen als die ersten Halbleiterchips auf der ersten Hauptseite der Leiterplatte derart angebracht wird, dass selbige entlang der Längserstreckung der Leiterplatte zwischen der ersten Längskante und einer zweiten Längskante der Leiterplatte einander benachbart sind, und – eine Mehrzahl von zweiten Waferebenenpackungen als die zweiten Halbleiterchips auf der zweiten Hauptseite der Leiterplatte derart angebracht wird, dass selbige entlang der Längserstreckung der Leiterplatte einander benachbart sind und jeweils zu den ersten Waferebenenpackungen ausgerichtet sind.
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