DE102009044712B4 - Halbleiter-Bauelement - Google Patents

Halbleiter-Bauelement Download PDF

Info

Publication number
DE102009044712B4
DE102009044712B4 DE102009044712A DE102009044712A DE102009044712B4 DE 102009044712 B4 DE102009044712 B4 DE 102009044712B4 DE 102009044712 A DE102009044712 A DE 102009044712A DE 102009044712 A DE102009044712 A DE 102009044712A DE 102009044712 B4 DE102009044712 B4 DE 102009044712B4
Authority
DE
Germany
Prior art keywords
elements
electrically conductive
electrically insulating
carrier
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102009044712A
Other languages
English (en)
Other versions
DE102009044712A1 (de
Inventor
Thorsten Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009044712A1 publication Critical patent/DE102009044712A1/de
Application granted granted Critical
Publication of DE102009044712B4 publication Critical patent/DE102009044712B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Verfahren zum Montieren eines Halbleiter-Bauelements, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: Platzieren von mindestens zwei Halbleiterchips auf einem Träger; Platzieren von mindestens zwei Elementen aus elektrisch isolierendem Material auf dem Träger; Aufbringen von Kapselungsmaterial über den mindestens zwei Halbleiterchips und den mindestens zwei Elementen aus elektrisch isolierendem Material, um ein Kapselungswerkstück auszubilden; Erzeugen mindestens eines Durchgangslochs durch jedes der Elemente aus elektrisch isolierendem Material; und Füllen des mindestens einen Durchgangslochs mit einem elektrisch leitenden Material.

Description

  • Ein Halbleiter-Package liefert eine schützende Umhüllung für einen oder mehrere Halbleiterchips und enthält Zwischenverbindungen, die zu dem oder den Chips führen. Halbleiter-Packages können in vielen Elektronikgeräten angewendet werden, einschließlich Mobiltelefonen und anderen Kommunikationsgeräten, in Kraftfahrzeugelektronik und in anderen Technologieplattformen.
  • Einige Halbleiter-Packages sind konfiguriert, um mit Package-on-Package-Stapelungstechnologien kompatibel zu sein, bei denen eine andere Komponente auf dem Package gestapelt wird. Solche Package-on-Package-Stapel enthalten eine Zwischenverbindung auf dem ersten Level, die mit Kontakten auf dem Halbleiterchip kommuniziert, und eine Sammlung von Kontaktpads auf dem oberen Level, die elektrisch mit Zwischenverbindungen auf dem ersten Level verbunden sind. Es ist wünschenswert, Package-on-Package-Halbleiter-Bauelemente mit einer flexiblen Zwischenverbindungsgeometrie bereitzustellen, die kompatibel mit Pick-and-Place- und Formprozessen sind und dabei auch eine minimale Packagegröße aufweisen.
  • Die Druckschrift DE 10 2005 043 557 A1 beschreibt ein Verfahren zur Herstellung eines Nutzens mit Durchkontakten zwischen Oberseite und Unterseite. Bei diesem Verfahren werden zunächst Durchkontaktleisten mit Durchkontakten in vorgegebener Größe, Anzahl und Schrittweite hergestellt, die einer Anordnung von Außenkontaktflächen auf Ober- und Unterseite von Halbleiter-Bauteilen entsprechen. Unabhängig davon werden Halbleiterchips mit Kontaktflächen auf ihrer aktiven Oberseite hergestellt. Schließlich wird ein Träger mit in Zeilen und Spalten angeordneten Halbleiter-Bauteilpositionen bereitgestellt. Dieser Träger wird nun in den Halbleiter-Bauteilpositionen mit den Halbleiterchips unter Fixieren der Halbleiterchips mit ihren aktiven Oberseiten auf dem Träger mit den Durchkontaktleisten in Randbereichen der Halbleiter-Bauteilpositionen bestückt. Nach dem Bestücken des Trägers sowohl mit Halbleiterchips als auch mit Durchkontaktleisten wird eine Kunststoffgehäusemasse auf den Träger aufgebracht. Dabei werden die Halbleiterchips und die Durchkontaktleisten unter Ausbildung einer koplanaren Fläche auf dem Träger aus aktiven Oberseiten der Halbleiterchips und Oberseiten der Durchkontaktstreifen sowie der Oberseite der Kunststoffgehäusemasse eingebettet. Nach dem Aushärten der Kunststoffmasse bildet sich eine selbsttragende Verbundplatte aus Halbleiterchips, Durchkontaktleisten und Kunststoffgehäusemasse. Da die Rückseite der Durchkontakte noch von Kunststoffgehäusemasse bedeckt ist, werden nun die Durchkontakte auf der Unterseite der Verbundplatte zu Außenkontaktflächen freigelegt. Danach kann von der Oberseite der Verbundplatte der Träger entfernt werden, sodass die koplanare Fläche frei zugänglich wird.
  • Die Druckschrift DE 11 2006 001 588 T5 beschreibt ein Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen, bei welchem in einem Substrat eine Durchkontaktierung gebildet wird, wobei das Substrat aus einem ersten Material besteht, eine Schicht aus einem Puffermaterial in der Durchkontaktierung abgeschieden wird, und ein zweites Material über der Pufferschicht innerhalb der Durchkontaktierung abgeschieden wird.
  • Die Druckschrift US 2008/0284035 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiter-Bauelements, bei welchem Halbleiterchips auf einen Träger aufgebracht werden, die Chips in eine Mold-Masse eingebettet werden, Durchgangslöcher in die Mold-Masse geformt werden, die sich von einer Oberfläche der Mold-Masse bis zu dem Träger erstrecken und mit einem elektrisch leitfähigen Material zur Bildung von Durchkontaktierungen verbunden werden, der Träger entfernt wird und an seiner Stelle eine Umverdrahtungsschicht aufgebracht wird, welche ein auf der rückseitigen Oberfläche der Halbleiterchips vorhandenes Kontaktpad mit der Durchkontaktierung verbindet.
  • Es ist demgemäß Aufgabe der Erfindung, ein Verfahren zum Montieren eines Halbleiter-Bauelements anzugeben, welches eine möglichst effiziente und kostensparende Herstellung eines gekapselten Halbleiter-Bauelements ermöglicht.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements gemäß eines Beispiels.
  • 1B ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements gemäß eines Beispiels.
  • 2 ist eine schematische Querschnittsansicht eines Halbleiter-Packages, das für Package-on-Package-Stapelung gemäß eines Beispiels konfiguriert ist.
  • 3 ist eine Draufsicht auf das in 2 gezeigte Halbleiter-Package.
  • 4 ist eine schematische Querschnittsansicht einer Elektronikkomponente, an das in 2 gezeigte Halbleiter-Package angeschlossen, gemäß eines Beispiels.
  • 5 ist ein Blockdiagramm eines Prozesses zum Herstellen eines Halbleiter-Package gemäß einer Ausführungsform.
  • 6A–6I sind schematische Querschnittsansichten eines Prozesses zum Montieren von Halbleiter-Bauelementen gemäß einer Ausführungsform.
  • 7 ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements mit mehreren gekapselten Halbleiterchips gemäß eines Beispiels.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Hierin gezeigte Beispiele zeigen ein embedded-Wafer-Level-Halbleiter-Package. Das Halbleiter-Package enthält ein oder mehrere elektrisch isolierende Elemente mit jeweils einem oder mehreren Durchgangslöchern, wobei die Durchgangslöcher mit elektrisch leitendem Material gefüllt sind, um das eingebettete Halbleiter-Package mit einer großen Spanne von Flexibilität für Interkonnektivität in Z-Richtung zu Halbleiterchips in dem Package und auf dem Package gestapelten Komponenten zu versehen.
  • Hierin gezeigte Beispiele zeigen relativ preiswerte elektrisch isolierende Elemente, die sich leicht aufgreifen und platzieren lassen. Bei einem Beispiel werden die elektrisch isolierenden Elemente aus einem ungefüllten Polymer ausgebildet, was es ermöglicht, Öffnungen durch Laserbohren, mechanisches Bohren oder anderweitiges Öffnen von Vias auf saubere, schnelle und effiziente Weise auszubilden. Bei einem Beispiel werden mehrere elektrisch isolierende Elemente bereitgestellt, wobei die elektrisch isolierenden Elemente Vias enthalten, wodurch man eine große Flexibilität für das Anschließen von anderen Elektronikbauelementen an Chips innerhalb des Package erhält.
  • Herkömmliche Halbleiter-Packages verwenden leitende Stäbe, die entlang den Halbleiterchips platziert werden und mit Kapselungsmaterial überformt werden. Die herkömmlichen leitenden Stäbe liefern eine begrenzte Konnektivität in Z-Richtung mit nur einer oder einigen wenigen Zwischenverbindungspositionen und sind inkompatibel mit einem Gruppieren zum Bereitstellen von kleinen Zwischenverbindungsgruppen. Außerdem sind die leitenden Stäbe im Vergleich zu den hierin bereitgestellten Elementen relativ teuer und besitzen ein relativ großes Seitenverhältnis (Dicke zu Via-Durchmesser), was die Miniaturisierung des Halbleiter-Package begrenzt. Die herkömmlichen leitenden Stäbe besitzen das Potential, sich während der Ausformung zu verschieben, was zusätzliche Prozessschritte zum Reparieren des Package vor der Endmontage einführen könnte.
  • Andere herkömmliche Halbleiter-Bauelemente liefern eine Konnektivität in Z-Richtung durch Laserbohren von einem oder mehreren Vias durch das Kapselungsmaterial und Füllen der Vias mit elektrisch leitendem Material. Das Bohren eines Via in das gefüllte Kapselungsmaterial ist jedoch zeitraubend und teuer. Außerdem liefern in dem gefüllten Kapselungsmaterial ausgebildete Vias keine geradwandigen Durchgangslöcher und enthalten Unterschneidungen, die das Füllen der Vias erschweren können. Nicht ordnungsgemäß gefüllte Vias oder Vias mit Unterschneidung können elektrische Eigenschaften besitzen, die weniger als wünschenswert sind.
  • 1A ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements 20 gemäß einem Beispiel. Das Halbleiter-Bauelement 20 enthält einen Halbleiterchip 22, ein elektrisch isolierendes Element 24, das durch einen Raum S von dem Chip 22 getrennt ist, Kapselungsmaterial 26, das in dem Raum S und um den Chip 22 herum und um das elektrisch isolierende Element 24 herum angeordnet ist, und elektrisch leitendes Material 28, das in einem in dem elektrisch isolierenden Element 24 ausgebildeten Durchgangsloch 30 abgeschieden ist. Das elektrisch leitende Material 28 kommuniziert mit mindestens einem Kontakt 42 des Chips 22.
  • Bei einem Beispiel sind ein oder mehrere elektrisch isolierende Elemente 24 in einem Abstand S von einem oder mehreren Chips 22 weg angeordnet, wobei jedes elektrisch isolierende Element 24 ein oder mehrere Durchgangslöcher 30 enthält. Auf diese Weise sind die elektrisch isolierenden Elemente 24 für eine zweckmäßige Pick-and-Place-Positionierung konfiguriert und liefern reichlich Fläche für Via-Öffnungen. Die elektrisch isolierenden Elemente 24 ergeben Flexibilität zum Verbinden von anderen Elektronikbauelementen zu Chips innerhalb des Package, wenn die Vias 30 mit leitendem Material 28 gefüllt sind.
  • 1B ist eine schematische Querschnittsansicht des Halbleiter-Bauelements 20. Bei einem Beispiel enthält der Chip 22 eine erste Fläche 40 (oder aktive Oberfläche 40) mit Kontakten 42 und enthält das Bauelement 20 eine elektrisch leitende Bahn 44 (oder eine Umverdrahtungsschicht (Redistribution Lager – RDL) 44), die elektrisch zwischen die Kontakte 42 und das elektrisch leitende Material 28 geschaltet ist. Bei einem Beispiel ist eine weitere elektrisch leitende Bahn 46 (oder zweite Umverdrahtungsschicht 46) elektrisch an elektrisch leitendes Material 28 angeschlossen, um ein Kontaktpad 48 auszubilden. Bahnen 44, 46 werden durch geeignete Abscheidungsprozesse abgeschieden, einschließlich chemischer Abscheidung aus der Dampfphase und/oder andere Direktabscheidungsprozesse. Die Konnektivität durch das Halbleiter-Bauelement 20 in Z-Richtung wird durch das Kontaktpad 48 über die Bahn 46, durch elektrisch leitendes Material 28, über die Bahn 44 zum Kontakt 42 des Chips 22 hergestellt.
  • 2 ist eine schematische Querschnittsansicht des Halbleiter-Bauelements 20 einschließlich Lötkugeln 54. Bei einem Beispiel ist die RDL 44 in einem Dielektrikum 50 strukturiert, das mit einem Lötstop 52 versehen ist, der über einer Oberfläche des Dielektrikums 50 abgeschieden und zum Aufnehmen der Lötkugeln 54 konfiguriert ist. Bei einem Beispiel sind RDL 44, 46 in das Dielektrikum 50 durch einen embedded-Wafer-Level-Prozess oder einen anderen geeigneten Prozess strukturiert. Zu geeigneten Prozessen zum Strukturieren des Dielektrikums 50 zählen Photolithographie, Ätzen und andere diskrete Materialentfernungsprozesse. Die Lötkugeln 54 ermöglichen, dass das Bauelement 20 elektrisch an gedruckte Leiterplatten oder andere Bauelemente angeschlossen wird. Die Kontaktpads 48 konfigurieren das Halbleiter-Bauelement 20 für Package-on-Package-Stapelung. Beispielsweise kommunizieren andere an Kontaktpads 48 angeschlossene Elektronikkomponenten elektrisch mit Kontakten 42 auf dem Chip 22 durch die RDL 46, das elektrisch leitende Material 28 und die RDL 44.
  • 3 ist eine Draufsicht auf das Halbleiter-Bauelement 20. Bei einem Beispiel sind mehrere elektrisch isolierende Elemente 24 vom Chip 22 beabstandet vorgesehen. Bei dem dargestellten Beispiel sind vier elektrisch isolierende Elemente 24 vom Chip 22 beabstandet vorgesehen, wenngleich andere Anzahlen von Elementen 24 ebenfalls akzeptabel sind. Bei einem Beispiel enthält jedes der elektrisch isolierenden Elemente 24 mehrere mit einem elektrisch leitenden Material 28 gefüllte Durchgangslöcher 30, wenngleich es akzeptabel ist, dass nicht alle Durchgangslöcher 30 genutzt werden. Zum Beispiel und unter Bezugnahme auf die rechte Seite von 3 stehen Vias 30b für eine elektrische Verbindung mit dem Chip 22 zur Verfügung (wenngleich nicht angeschlossen), und Vias 30a sind elektrisch an die RDL 46 und Kontaktpads 48 angeschlossen.
  • Das Halbleiter-Bauelement 20 liefert vergrößerte Flexibilität beim selektiven Anordnen von Verbindungen zwischen Kontaktpads 48 und Vias 30a zum Anbringen am Chip 22. Die gefüllten Vias 30 werden geeigneterweise irgendwo entlang den elektrisch isolierenden Elementen 24 angeordnet, um für zusammenschaltende kleine Gruppen oder eine spezifische Platzierung von anderen Elektronikbauelementen auf Kontaktpads 48 zu sorgen. Außerdem sind die elektrisch isolierenden Elemente 24 stabil und ermöglichen ein Formpressen von Kapselungsmaterial 26 um die Elemente 24 herum.
  • Die Halbleiterchips 22 enthalten integrierte Schaltungen, die geeignet als Logikschaltungen, Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten konfiguriert sind. Bei einem Beispiel enthalten die Chips 22 Leistungshalbleiterchips wie etwa Leistungstransistoren oder IGBT (Insulated Gate Bipolar Transistors). Bei einem Beispiel enthalten die Chips 22 eine vertikale Struktur (eine Struktur in Z-Richtung), die so konfiguriert ist, dass elektrischer Strom in der Z-Richtung senkrecht zu den Hauptoberflächen des Halbleiter-Bauelements 20 fließt. Bei einem Beispiel sind geeignete Halbleiterchips 22 mit einer Topographie in Z-Richtung versehen und enthalten Chips 22 mit Kontakten 42 auf der aktiven Oberfläche 40 (1B).
  • Bei einem Beispiel werden die elektrisch isolierenden Elemente 24 aus einem Polymer wie etwa einem Thermokunststoff hergestellt. Bei einem Beispiel werden die elektrisch isolierenden Elemente 24 aus Epoxid hergestellt. Bei einem Beispiel besitzen die elektrisch isolierenden Elemente 24 eine Höhe von zwischen etwa 100 und 500 Mikrometern und eine Breite von zwischen etwa 50 und 250 Mikrometern, wenngleich andere Größen akzeptabel sind.
  • Bei einem Beispiel ist das Kapselungsmaterial 26 ein gefülltes Material, zum Beispiel ein mit Silizium gefülltes Polymer, und die elektrisch isolierenden Elemente 24 sind ungefüllt und für die Ausbildung von Vias 30 ohne Unterschneidungen konfiguriert.
  • Bei einem Bespiel enthält das elektrisch leitende Material 28 Kupfer, Legierungen von Kupfer, Aluminium, Legierungen von Aluminium oder Schichten aus elektrisch leitenden Materialien wie etwa Metallen.
  • 4 ist eine schematische Querschnittsansicht eines Package-on-Package-Bauelements 60 gemäß einem Beispiel. Das Package-on-Package-Bauelement 60 (POP-Bauelement 60) enthält eine separate Elektronikkomponente 62 oder Bauelement 62, die oder das elektrisch durch Kugeln 64 an das Halbleiter-Bauelement 20 angeschlossen ist. Wie oben beschrieben ist der Chip 22 in Kapselungsmaterial 26 eingebettet und wird als ein eingebettetes Bauelement angesehen, so dass das POP-Bauelement 60 als ein embedded-Package-on-Package-(ePOP-)Bauelement 60 angesehen wird.
  • Bei einem Beispiel wird der Chip 22 als ein Logikchip bereitgestellt, und ein separates Elektronikbauelement 62 wird als ein Speicherbauelement bereitgestellt, so dass das ePOP 60 als ein gestapeltes Logik- und Speicherbauelement bereitgestellt wird. Bei einem Beispiel enthält der Chip 22 mehrere Hunderte Eingangs-/Ausgangsstellen, die über Vias 30 zugänglich sind (siehe 3) und durch Kontaktpads 48 angeschlossen werden können. Das Bauelement 62 ist auf einem Abschnitt der Pads 48 platziert.
  • Zu geeigneten Elektronikbauelementen 62 zählt ein Speicher, der beispielsweise von Samsung oder Qimonda oder einem anderen Hersteller von Speicherbauelementen erhältlich ist. Bei Schaltung in einem Stapel ist das Elektronikbauelement 62 durch die Kugel 64 elektrisch an die RDL 46 angeschlossen und kommuniziert mit Kontakten 42 auf dem Chip 22 durch die RDL 44 und elektrisch leitendes Material 28.
  • 5 ist ein Blockdiagramm 70 eines Prozesses zum Montieren des Halbleiter-Bauelements 20 gemäß einer Ausführungsform. Bei einem beispielhaften Prozess werden Halbleiterchips bei 72 auf einem Träger platziert. Bei 74 werden elektrisch isolierende Elemente auf dem Trager weg von den Halbleiterchips beabstandet. Bei 76 wird Kapselungsmaterial über den Halbleiterchips und um die elektrisch isolierenden Elemente herum aufgebracht, um ein Kapselungswerkstück auszubilden. Bei 78 wird mindestens ein elektrischer Weg durch jedes der elektrisch isolierenden Elemente bereitgestellt, um eine Kopplung eines Elektronikbauelements an das Werkstück zu ermöglichen, das mit mindestens einem der Halbleiterchips kommuniziert.
  • Es ist akzeptabel, Kapselungsmaterial uber den Halbleiterchips und über den elektrisch isolierenden Elementen aufzubringen, wenngleich bevorzugt wird, die Dicke des Kapselungsmaterials uber den elektrisch isolierenden Elementen zu minimieren, um Unterschneidungen, die ausgebildet werden, wenn durch das Kapselungsmaterial gebohrt wird, zu minimieren oder zu eliminieren.
  • 6A–6I liefern schematische Querschnittsansichten der Fabrikation von Halbleiter-Bauelementen 20 gemäß einer Ausfuhrungsform.
  • 6A ist eine Querschnittsansicht eines Tragers 80. Geeignete Träger beinhalten Metallträger, Siliziumtrager oder Polymerträger.
  • 6B ist eine Querschnittsansicht einer an dem Trager 80 angebrachten Klebefolie 82. Bei einer Ausführungsform wird die Klebefolie 82 als ein doppelseitiger Kleber bereitgestellt, der lösbar an dem Träger 80 angebracht ist.
  • 6C ist eine Querschnittsansicht der an der Klebefolie 82 und dem Träger 80 angebrachten Halbleiterchips 22. Bei einer Ausführungsform ist die aktive Oberflache 40 (1B) derart mit der Klebefolie 82 verbunden, dass Kontakte 42 nach unten auf den Träger 80 orientiert sind. Bei einer Ausführungsform werden Chips 22 aufgegriffen und auf dem Träger 80 platziert, wobei ein geeigneter Pick-and-Place-Prozess verwendet wird, wie er bei der Halbleiterfabrikation verwendet wird.
  • 6D ist eine Querschnittsansicht von elektrisch isolierenden Elementen 24, die auf dem Trager 80 platziert und durch den Abstand S von den Chips 22 beabstandet sind. Bei einer Ausführungsform beträgt eine seitliche Abmessung der elektrisch isolierenden Elemente 24 zwischen etwa 100 und 1000 Mikrometern, so dass die Elemente 24 durch standardmäßiges Pick-and-Place-Gerat leicht aufgenommen und platziert werden.
  • 6E ist eine Querschnittsansicht von Kapselungsmaterial 26, das über den Chips 22, um die Chips 22 herum und um die Elemente 24 herum abgeschieden ist. Geeignetes Kapselungsmaterial 26 beinhaltet Kunststoff- oder Epoxidkapselungsmaterial, das mit Silizium entweder gefüllt oder ungefüllt ist. Beispielsweise ist bei einer Ausführungsform das Kapselungsmaterial 26 ein siliziumgefülltes Polymer, das auf geeignete Weise uber den Chips 22 und in dem Raum S ausgeformt ist. Zu geeigneten Kapselungsprozessen zählen Formpressen oder Spritzgießen.
  • 6F ist eine Querschnittsansicht eines Werkstücks 90 (oder Kapselungskörpers 90) mit Chips 22 und Elementen 24, die in Kapselungsmaterial 26 gekapselt und von dem Träger 80 (6C) und der Klebefolie 82 entfernt sind.
  • 6G ist eine Querschnittsansicht des Werkstucks 90 oder des Kapselungskörpers 90 mit einer ersten Flache 92 gegenuber einer zweiten Flache 94. Bei einer Ausführungsform wurde die erste Flache 92 durch Kleber 82 am Träger 80 angebracht und die zweite Fläche 94 wurde planarisiert (beispielsweise durch Schleifen oder durch Ätzen), um eine obere Oberfläche der Elemente 24 zu exponieren. Bei einer Ausführungsform wird das Werkstück 90 geschliffen, um die obere Oberfläche des Elements 24 zu exponieren und eine kleine Schicht aus Kapselungsmaterial 26 auf der Oberseite des Chips 22 zurückzulassen (wie gezeigt). Bei einer Ausführungsform wird das Werkstück 90 geschliffen, um eine dünne Schicht aus Kapselungsmaterial 26 auf der oberen Oberfläche des Elements 24 zurückzulassen.
  • 6H ist eine Querschnittsansicht von Vias 30 oder Durchgangslöchern 30, die in elektrisch isolierenden Elementen 24 ausgebildet sind. Bei einer Ausführungsform enthalten die Durchgangslöcher 30 zylindrische Durchgangslöcher mit einem geraden Kanal. Bei einer Ausführungsform enthalten die Durchgangslöcher 30 konische Löcher oder Löcher mit anderer geometrischer Querschnittsgestalt.
  • Zu geeigneten Prozessen zum Ausbilden von Durchgangslöchern 30 zählen das Beleuchten von Elementen 24 mit einer Lichtquelle (d. h. photolithographische Prozesse) oder Laserbohren oder mechanisches Bohren oder das Ätzen von Vias 30 in den Elementen 24 aus elektrisch isolierendem Material.
  • 6I ist eine Querschnittsansicht des Werkstücks 90 mit elektrisch leitendem Material 28, das in die in Elementen 24 ausgebildeten Durchgangslöcher 30 (6H) gefüllt ist. Zu geeignetem elektrisch leitendem Material zählen Metall im allgemeinen und insbesondere Kupfer und Legierungen von Kupfer.
  • 7 ist eine Querschnittsansicht des Werkstücks 90 mit oberer und unterer Umverdrahtungsschicht (RDL) 44, 46 oder elektrischen Bahnen 44, 46. Bei einem Beispiel liefert die RDL 44 eine erste elektrische Bahn, die auf der ersten Fläche 92 des Werkstücks 90 strukturiert ist, und die RDL 46 liefert eine zweite elektrische Bahn, die auf der zweiten Flache 94 des Werkstücks 90 strukturiert ist. Die RDL 44, 46 liefern elektrisch leitende Bahnen, die mit einem elektrisch leitenden Material 28 verbunden sind, das eine elektrische Kommunikation zwischen Kontaktpads 48 und Kontakten 42 des Chips 22 ermöglicht. Lötkugeln 54 konfigurieren das in 7 gezeigte eingebettete Package für elektrischen Anschluss an Leiterplatten, und RDL 48 und Kontaktpads 48 konfigurieren das eingebettete Package fur das Stapeln mit anderen Elektronikbauelementen zum Ausbilden einer eingebetteten Package-on-Package-Struktur.
  • Bei einer Ausführungsform werden die eingebetteten Chips 22 vom Werkstück 90 getrennt, indem das Werkstück 90 angemessen in mehrere separate Packages vereinzelt wird. Beispielsweise wird bei einer Ausführungsform das elektrisch isolierende Element 24 getrennt, indem zwischen in Elementen 24 ausgebildeten Vias 30 gesägt wird, um Packages des Werkstücks 90 zu trennen.
  • Hierin beschriebene Aspekte liefern relativ preiswerte elektrisch isolierende Elemente, die sich leicht aufgreifen und platzieren lassen und Öffnungen oder Vias aufweisen, die mit leitendem Material gefüllt werden, um eine breite Flexibilität zum Verbinden von anderen Elektronikbauelementen zu Chips innerhalb des Package bereitzustellen. Hierin beschriebene Aspekte liefern ein embedded-Wafer-Level-Halbleiter-Package, das ein oder mehrere elektrisch isolierende Elemente enthält, die jeweils ein oder mehrere Durchgangslocher aufweisen, die mit elektrisch leitendem Material gefullt sind, um das eingebettete Halbleiter-Package mit einer großen Spanne von Flexibilität fur Interkonnektivität in Z-Richtung zu Halbleiterchips in dem Package und auf dem Package gestapelten Komponenten zu liefern.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternative und/oder äquivalente Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der spezifischen Ausführungsformen von embedded-Package-on-Package-Halbleiter-Bauelementen abdecken, wie hierin erortert.

Claims (10)

  1. Verfahren zum Montieren eines Halbleiter-Bauelements, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: Platzieren von mindestens zwei Halbleiterchips auf einem Träger; Platzieren von mindestens zwei Elementen aus elektrisch isolierendem Material auf dem Träger; Aufbringen von Kapselungsmaterial über den mindestens zwei Halbleiterchips und den mindestens zwei Elementen aus elektrisch isolierendem Material, um ein Kapselungswerkstück auszubilden; Erzeugen mindestens eines Durchgangslochs durch jedes der Elemente aus elektrisch isolierendem Material; und Füllen des mindestens einen Durchgangslochs mit einem elektrisch leitenden Material.
  2. Verfahren nach Anspruch 1, wobei die mindestens zwei Halbleiterchips eine Hauptfläche aufweisen, die Kontaktelemente umfasst, wobei die mindestens zwei Halbleiterchips auf dem Träger platziert sind, wobei die Kontaktelemente dem Träger zugewandt sind.
  3. Verfahren nach Anspruch 1 oder 2, weiterhin umfassend: Entfernen von Kapselungsmaterial durch eines von Schleifen und Ätzen einer Rückseite des Werkstücks in Vorbereitung auf das Öffnen der Elemente aus elektrisch isolierendem Material.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen mindestens eines Durchgangslochs eines von Beleuchten mit einer Lichtquelle, Laserbohren, mechanisches Bohren und Ätzen jedes der Elemente aus elektrisch isolierendem Material umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Entfernen des Trägers von dem Kapselungswerkstück.
  6. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Aufbringen einer ersten elektrisch leitenden Schicht über einer ersten Hauptfläche des Kapselungswerkstücks.
  7. Verfahren nach Anspruch 6, umfassend das Verbinden der ersten elektrisch leitenden Schicht zwischen dem elektrisch leitenden Material in den Durchgangslöchern und Kontaktelementen der Halbleiterchips.
  8. Verfahren nach Anspruch 6 oder 7, weiterhin umfassend: Aufbringen von externen Kontaktelementen auf der ersten elektrisch leitenden Schicht.
  9. Verfahren nach einem der Ansprüche 6 bis 8, weiterhin umfassend: Aufbringen einer zweiten elektrisch leitenden Schicht, die über einer zweiten Hauptfläche des Kapselungswerkstücks gegenüber der ersten Hauptfläche verbunden ist.
  10. Verfahren nach Anspruch 9, umfassend das Verbinden der zweiten elektrisch leitenden Schicht mit dem elektrisch leitenden Material in den Durchgangslöchern.
DE102009044712A 2008-12-02 2009-12-01 Halbleiter-Bauelement Active DE102009044712B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/326,515 US20100133682A1 (en) 2008-12-02 2008-12-02 Semiconductor device
US12/326,515 2008-12-02

Publications (2)

Publication Number Publication Date
DE102009044712A1 DE102009044712A1 (de) 2010-07-01
DE102009044712B4 true DE102009044712B4 (de) 2012-02-16

Family

ID=42221024

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009044712A Active DE102009044712B4 (de) 2008-12-02 2009-12-01 Halbleiter-Bauelement

Country Status (2)

Country Link
US (2) US20100133682A1 (de)
DE (1) DE102009044712B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847382B2 (en) * 2009-03-26 2010-12-07 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US20110068478A1 (en) * 2009-03-26 2011-03-24 Reza Argenty Pagaila Integrated circuit packaging system with package stacking and method of manufacture thereof
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8883559B2 (en) * 2009-09-25 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material to secure semiconductor die to carrier in WLCSP
KR101113501B1 (ko) * 2009-11-12 2012-02-29 삼성전기주식회사 반도체 패키지의 제조 방법
TWI401753B (zh) * 2009-12-31 2013-07-11 Advanced Semiconductor Eng 可堆疊式封裝結構之製造方法
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US9595490B2 (en) 2011-03-22 2017-03-14 Nantong Fujitsu Microelectronics Co., Ltd. 3D system-level packaging methods and structures
US20130186676A1 (en) * 2012-01-20 2013-07-25 Futurewei Technologies, Inc. Methods and Apparatus for a Substrate Core Layer
US8778733B2 (en) * 2012-03-19 2014-07-15 Infineon Technologies Ag Semiconductor package and methods of formation thereof
JP5981232B2 (ja) * 2012-06-06 2016-08-31 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US9184066B2 (en) 2012-11-16 2015-11-10 Infineon Technologies Ag Chip arrangements and methods for manufacturing a chip arrangement
US9165906B2 (en) * 2012-12-10 2015-10-20 Invensas Corporation High performance package on package
US9455160B2 (en) * 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
US20140312495A1 (en) * 2013-04-23 2014-10-23 Lsi Corporation Fan out integrated circuit device packages on large panels
JP6268990B2 (ja) * 2013-12-02 2018-01-31 富士通株式会社 半導体装置、半導体装置の製造方法、基板及び基板の製造方法
US9892999B2 (en) 2016-06-07 2018-02-13 Globalfoundries Inc. Producing wafer level packaging using leadframe strip and related device
DE102018103979B4 (de) 2018-02-22 2021-10-14 Infineon Technologies Ag Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
SG10201802515PA (en) 2018-03-27 2019-10-30 Delta Electronics Int’L Singapore Pte Ltd Packaging process
KR102662556B1 (ko) 2018-11-29 2024-05-03 삼성전자주식회사 패키지 모듈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
DE112006001588T5 (de) * 2005-06-28 2008-05-21 Intel Corporation, Santa Clara Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen und danach hergestellte Bauelemente
US20080284035A1 (en) * 2007-05-16 2008-11-20 Infineon Technologies Ag Semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
JP3685185B2 (ja) * 2003-06-27 2005-08-17 セイコーエプソン株式会社 半導体装置の製造方法
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
KR101336569B1 (ko) * 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
US7943423B2 (en) * 2009-03-10 2011-05-17 Infineon Technologies Ag Reconfigured wafer alignment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE112006001588T5 (de) * 2005-06-28 2008-05-21 Intel Corporation, Santa Clara Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen und danach hergestellte Bauelemente
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
US20080284035A1 (en) * 2007-05-16 2008-11-20 Infineon Technologies Ag Semiconductor device

Also Published As

Publication number Publication date
DE102009044712A1 (de) 2010-07-01
US9716068B2 (en) 2017-07-25
US20160276279A1 (en) 2016-09-22
US20100133682A1 (en) 2010-06-03

Similar Documents

Publication Publication Date Title
DE102009044712B4 (de) Halbleiter-Bauelement
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE102010000269B4 (de) Halbleiter-Package-on-Package-Stapel
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
EP1412978B1 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE102015107445B4 (de) Package für elektronische Vorrichtungen mit Metallblöcken und Verfahren zum Herstellen desselben
DE102011000836B4 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE102005043557B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
WO2003075347A2 (de) Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung
DE102005046737B4 (de) Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
DE102012103784B4 (de) Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102006032073B4 (de) Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
DE102008013180A1 (de) Struktur einer Halbleiterbausteinpackung und deren Verfahren
DE102008063633A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102008047416A1 (de) Halbleiteranordnung und Verfahren zur Herstelllung von Halbleiteranordnungen
DE102005041452A1 (de) Dreidimensional integrierte elektronische Baugruppe
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102014111829A1 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE102014103403A1 (de) Chipbaugruppe und verfahren zum herstellen derselben
DE102014103050A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE10334575B4 (de) Elektronisches Bauteil und Nutzen sowie Verfahren zur Herstellung derselben
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102004036909A1 (de) Halbleiterbasisbauteil mit Verdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
DE102006024147B3 (de) Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0021500000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0021500000

Effective date: 20111010

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0021500000

R082 Change of representative
R020 Patent grant now final

Effective date: 20120517