DE10164283A1 - Magnetspeichervorrichtung und Magnetsubstrat - Google Patents
Magnetspeichervorrichtung und MagnetsubstratInfo
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Abstract
Eine Mehrzahl von Wortleitungen (WL1) sind parallel zueinander bereitgestellt und eine Mehrzahl von Bitleitungen (BL1) sind parallel zueinander bereitgestellt, die die Wortleitungen (WL1) kreuzen. Die MRAM-Zellen (MC2) sind an Kreuzungen der Wortleitungen und der Bitleitungen dazwischenliegend gebildet. Die MRAM-Zellen (MC3) sind derart bereitgestellt, daß eine einfache Achse, gekennzeichnet durch den Pfeil, einen Winkel von 45 DEG in Bezug auf die Bitleitungen und die Wortleitungen aufweist. Folglich erhält man einen MRAM, der den Leistungsverbrauch beim Schreiben reduzieren kann, und ferner einen MRAM, bei dem die Zeit reduziert werden kann, die für Lösch- und Schreiboperationen erforderlich ist.
Description
Die Erfindung betrifft eine Magnetspeichervorrichtung, und
speziell eine Magnetspeichervorrichtung mit einem
Permanentspeicherzellenarray, das für jede Speicherzelle einen
Magnettunnelübergang verwendet.
Eine Struktur, bei der ein isolierendes Material sandwichartig
zwischen zwei ferromagnetischen Materialien eingebettet ist,
wird "Magnettunnelübergang (MTJ)" genannt.
Fig. 67 zeigt ein Konzept eines MTJs. In Fig. 67 ist eine
Isolationsschicht TB bereitgestellt, die zwischen
ferromagnetischen Schichten FM21 und FM22 sandwichartig
ausgebildet ist. Eine Spannung ist an die ferromagnetischen
Schichten FM21 und FM22 angelegt.
Wenn ein Strom, der die Isolationsschicht TB tunnelt, gemessen
wird, kann bei diesem Aufbau beobachtet werden, daß der
gemessene Stromwert sich in Abhängigkeit von den Richtungen der
Magnetisierung der zwei ferromagnetischen Schichten ändert.
Dieses Phänomen wird als "Tunnelmagnetwiderstands(TMR)-Effekt"
bezeichnet. Der TMR-Effekt wird unter Bezugnahme auf die Fig.
68 bis 70 beschrieben.
Fig. 68 zeigt eine schematische Ansicht der Dichte von
Zuständen N(E) eines Übergangsmetalls. In Fig. 68 kennzeichnet
die horizontale Achse die Dichte von Zuständen und die vertikale
Achse eine Energie E. Die Elektronen, die in Atomen enthalten
sind, werden gemäß den Spinrichtungen gruppiert. Die Dichte der
Zustände von Atomen, die Elektronen aufweisen, deren
Spinrichtung nach unten gerichtet ist, ist in der linken Hälfte
gezeigt, und die von Atomen, die Elektronen aufweisen, deren
Spinrichtung nach oben gerichtet ist, ist in der rechten Hälfte
in Fig. 68 gezeigt.
Wie in Fig. 68 gezeigt, sind die Atome, die mit Elektronen bis
zum Fermipegel aufgefüllt sind, schematisch durch die Bahn 3d
und die Bahn 4s dargestellt, wobei die Atome, die mit Elektronen
bis zum Fermipegel aufgefüllt sind, mit dem Fermipegel als Rand
gestrichelt sind.
Der Grund warum das Übergangsmetall eine ferromagnetische
Substanz wird, liegt darin, daß die Anzahl der Elektronen, deren
Spinrichtung nach unten gerichtet ist, und die der Elektronen,
deren Spinrichtung nach oben gerichtet ist, auf der Bahn 3d von
den Atomen, die mit Elektronen bis zum Fermipegel aufgefüllt
sind, unterschiedlich sind.
Mit anderen Worten tragen die Elektronen auf der Bahn 4s nicht
zur Erzeugung von Magnetismus bei, da die Anzahl von Elektronen,
deren Spinrichtung nach unten gerichtet ist, und die von
Elektronen, deren Spinrichtung nach oben gerichtet ist, auf der
Bahn 4s gleich ist.
Die Fig. 69 und 70 zeigen schematische Ansichten, die den
TMR-Effekt verdeutlichen. Wie in Fig. 69 gezeigt, ist unter der
3d-Bahn von Atomen, die die ferromagnetische Schicht FM21 auf
der linken Seite der Isolationsschicht TB bilden, die Dichte von
Zuständen von Atomen mit Elektronen, die einen Spin nach oben
haben, größer als die von Atomen mit Elektronen, die einen Spin
nach unten haben, und folglich ist die Magnetrichtung insgesamt
nach unten gerichtet.
In ähnlicher Weise ist die Richtung der Magnetisierung der
ferromagnetischen Schicht FM22 auf der rechten Seite der
Isolationsschicht TB insgesamt nach unten gerichtet.
Hauptsächlich tritt ein Tunneln von Elektronen auf, so daß die
Spinrichtungen in einem Anfangszustand und einem Endzustand
erhalten werden können. In dem in Fig. 69 gezeigten Fall sind
die Tunnelwahrscheinlichkeit und ebenso ein Tunnelstrom groß, da
die Dichte von Zuständen von Spin nach unten in einem
Anfangszustand (innerhalb der ferromagnetischen Schicht FM21)
und in einem Endzustand (innerhalb der ferromagnetischen Schicht
FM22) jeweils groß ist. Mit anderen Worten ist der
Tunnelmagnetwiderstand klein.
Andererseits, wie in Fig. 70 gezeigt, sind die
Tunnelwahrscheinlichkeit und ebenso der Tunnelstrom klein, da
die Dichte von Zuständen von Spin nach oben in dem
Anfangszustand (innerhalb der ferromagnetischen Schicht FM21)
groß ist und die in dem Endzustand (innerhalb der
ferromagnetischen Schicht FM22) klein ist. Der
Tunnelmagnetwiderstand ist mit anderen Worten groß.
Die Tunnelmagnetwiderstandsrate (TMRR) wird durch folgende
Gleichung ausgedrückt:
wobei der Widerstand RF ist, in einem Fall, bei dem Richtungen
der Magnetisierung der zwei ferromagnetischen Schichten gleich
sind, und der Widerstand RAF ist, in einem Fall, bei dem die
Richtungen der Magnetisierung entgegengesetzt sind.
In der oben genannten Gleichung (1) bezeichnet P1 und P2 jeweils
die Spinpolarisierbarkeiten der ferromagnetischen Schichten FM21
und FM22.
Unter der Annahme, daß die Dichte von Zuständen des ρ Spinbandes
in der Fermioberfläche D ρ (EF) ist, wird die
Spinpolarisierbarkeit wie folgt ausgedrückt:
Die Spinpolarisierbarkeit wird größer, wenn der Unterschied
zwischen der Dichte von Zuständen von Spin nach oben und der von
Zuständen von Spin nach unten größer wird. Da sich die
Spinpolarisierbarkeit der 1 nähert, wird TMRR größer. Außerdem
ist bekannt, daß die Spinpolarisierbarkeit und die
Magnetisierung proportional zueinander sind. Im folgenden sind
Spinpolarisierbarkeiten verschiedener Magnetmaterialien in
Tabelle 1 gezeigt.
Eine Vorrichtung, die den oben genannten TMRR-Effekt zur
Speicherung von Daten nutzt, und die eine Korrespondenz zwischen
den Richtungen der Magnetisierung von zwei ferromagnetischen
Schichten und zwei Werten 0 und 1 herstellt, wird MRAM (Magnetic
Random Access Memory) genannt.
Obwohl es erforderlich ist, die Richtung der Magnetisierung von
einer der zwei ferromagnetischen Schichten in dem MTJ zu ändern,
werden in einigen Fällen die Richtungen der Magnetisierung von
beiden ferromagnetischen Schichten in der Struktur nach Fig. 67
geändert, wenn das magnetische Feld angelegt wird. Es wurde dann
eine in Fig. 71 gezeigte Struktur vorgeschlagen, bei der ein
antiferromagnetische Schicht auf einer der ferromagnetischen
Schichten gebildet ist, um die Richtung der Magnetisierung der
einen der ferromagnetischen Schichten zu fixieren.
Wie in Fig. 71 gezeigt, ist die Isolationsschicht TB
sandwichartig zwischen den ferromagnetischen Schichten FM21 und
FM22 eingebettet, und eine antiferromagnetische Schicht AF ist
auf der ferromagnetischen Schicht FM21 gebildet. Ferner ist eine
positive Elektrode einer DC-Spannungsversorgung mit der
antiferromagnetischen Schicht AF verbunden, und eine negative
Elektrode von der DC-Spannungsversorgung ist mit der
ferromagnetischen Schicht FM22 verbunden.
Wenn ein ferromagnetisches Material und ein
antiferromagnetisches Material benachbart zueinander gebildet
werden, wird ein Magnetfluß durch diese Materialien geschlossen,
um die Richtung der Magnetisierung zu fixieren. Diese Struktur
wird als "ferromagnetisches Tunnelübergangselement vom
Spinventiltyp (Spinvalve-Typ)" bezeichnet.
Fig. 72 zeigt eine abgewandelte Struktur des ferromagnetischen
Tunnelübergangselements vom Spinventiltyp. Die Isolationsschicht
TB ist sandwichartig zwischen den ferromagnetischen Schichten
FM21 und FM22 bereitgestellt, die antiferromagnetische Schicht
AF ist auf der ferromagnetischen Schicht FM21 gebildet, und eine
ferromagnetische Schicht FM23 ist unter der ferromagnetischen
Schicht FM22 gebildet.
In diesem Fall ist die antiferromagnetische Schicht AF zum
Beispiel aus IrMn, das Ir (Iridium) von 20 bis 30 Atom-%
enthält, um die Richtung der Magnetisierung der
ferromagnetischen Schicht FM21 zu fixieren, und die
ferromagnetische Schicht FM21 ist aus CoFe mit großer
Koerzitivkraft gebildet, da es besser ist, wenn die Richtung der
Magnetisierung in Bezug auf ein externes Magnetfeld schwer
umkehrbar ist.
Wie bereits zuvor unter Bezugnahme auf die Gleichung (1)
diskutiert, wird CoFe als Material mit großer
Spinpolarisierbarkeit verwendet, da die
Tunnelmagnetwiderstandsrate (TMRR) mit größerer
Spinpolarisierbarkeit größer wird.
Obwohl die ferromagnetische Schicht FM22 ebenfalls aus CoFe
gebildet ist, ist es andererseits wünschenswert, daß die
ferromagnetische Schicht FM22 aus einem Material mit kleiner
Koerzitivkraft gebildet ist, so daß ihre Magnetisierungsrichtung
durch ein kleines externes Magnetfeld gesteuert werden kann.
In der in Fig. 72 gezeigten Struktur wird Ni80Fe20 (Permalloy)
mit geringer Koerzitivkraft und geringer Spinpolarisierbarkeit
als ferromagnetische Schicht FM23 verwendet, um eine einfache
Umkehrung der Richtung der Magnetisierung der ferromagnetischen
Schicht FM22 zu erlauben. Die Richtung der Magnetisierung der
ferromagnetischen Schicht FM22 kann somit durch ein kleines
externes Magnetfeld umgekehrt werden.
Fig. 73 zeigt eine Teilstruktur des in Fig. 72 gezeigten
Ferromagnettunnelübergangs vom Spinventiltyp, und Fig. 74 zeigt
gemessene Eigenschaften von TMR in dieser Struktur.
Wie in Fig. 73 gezeigt, ist die Isolationsschicht TB auf einer
Schichtstruktur aus einer antiferromagnetischen Schicht AF und
der ferromagnetischen Schicht FM21, die zweidimensional auf
einem Substrat BD gebildet sind, gebildet, und die
ferromagnetische Schicht FM23 ist über der Isolationsschicht TB
gebildet. Ein Meßergebnis der Änderung des Magnetwiderstands MR
zu einem Zeitpunkt, wenn das externe Magnetfeld an eine
derartige Struktur angelegt wird, ist in Fig. 74 gezeigt.
In Fig. 74 kennzeichnet die horizontale Achse das Magnetfeld
(gewandelt mit 1 Oersted = ungefähr 79 A/m), und die vertikale
Achse kennzeichnet die Tunnelmagnetwiderstandsrate (TMRR). Wie
aus Fig. 74 ersichtlich, ist TMRR gleich 36%, das Magnetfeld,
das erforderlich ist, um die Richtung der Magnetisierung
umzukehren, ist gering, also ungefähr 30 (×79A/m), und eine
Hysteresesymetrie bezüglich der Richtung der Magnetisierung wird
erhalten.
In dem MRAM werden die Richtungen der Magnetisierung der zwei
ferromagnetischen Materialien in dem
Magnettunnelübergangselement, das eine Speicherzelle bildet,
mittels eines externen Magnetfeldes gesteuert, um gleich oder
entgegengesetzt zu sein, und der Zustand, bei dem die Richtungen
der Magnetisierung gleich sind oder der Zustand, bei dem die
Richtungen der Magnetisierung entgegengesetzt sind,
korrespondiert jeweils zu 0 oder 1, um Daten zu speichern.
Die gespeicherten Daten können ausgelesen werden, indem ein
vorbestimmter Strom durch die Speicherzelle fließt, und indem
die Spannungen an beiden Enden des Tunnelmagnetwiderstands
erfaßt werden. Da das Erfassen leichter wird, wenn die
Tunnelmagnetwiderstandsrate (TMMR) größer ist, wird
vorteilhafterweise für den MRAM ein ferromagnetisches Material
mit großer Spinpolarisierbarkeit verwendet.
Um Daten zu schreiben, ist es nur notwendig, die Richtung der
Magnetisierung von einem der ferromagnetischen Materialien zu
ändern, indem das Magnetfeld verwendet wird, das durch das
Fließen eines vorbestimmten Stroms durch die Leitungen
(Wortleitung und Bitleitung) erzeugt wird.
Im Folgenden wird eine Struktur und eine Operation eines in der
US 5,793,697 offenbarten MRAM beschrieben.
Fig. 75 zeigt eine perspektivische Ansicht eines MRAM-
Zellenarrays und von Zellen. Die Wortleitungen 1, 2 und 3 sind
parallel zueinander bereitgestellt, und die Bitleitungen 4, 5
und 6 sind parallel zueinander bereitgestellt und kreuzen die
Wortleitungen darüberliegend.
Die MRAM-Zellen 9 (im folgenden einfach als "Zellen" bezeichnet)
sind an Kreuzungen der Wortleitungen und der Bitleitungen
dazwischen gebildet. Wie in einer vergrößerten Ansicht in Fig.
75 gezeigt, hat die MRAM-Zelle 9 eine Struktur, bei der eine
Silizium pn-Übergangsdiode 7 und ein
Magnettunnelübergangselement (MTJ) 8 auf den Wortleitungen
geschichtet sind.
Fig. 76 zeigt eine schematische Ansicht eines Schnitts der
Struktur der MRAM-Zelle 9. Fig. 76 zeigt die MRAM-Zelle 9 auf
der Wortleitung 3, wobei die Wortleitung 3 auf einem
Siliziumsubstrat 80 bereitgestellt ist, und darauf sind zur
Bildung der pn-Übergangsdiode 7 eine n+-Siliziumschicht 10 und
eine p+-Siliziumschicht 11 geschichtet. Die pn-Übergangsdiode 7
ist mit einem Isolationsfilm, wie etwa einem Siliziumoxidfilm 13
bedeckt.
Auf der pn-Übergangsdiode 7 ist Wolfram (Wolfram-"Stud") 12
gebildet, und die pn-Übergangsdiode 7 ist elektrisch mit dem MTJ
8 durch das Wolfram 12 verbunden. Ferner ist der
Siliziumoxidfilm 13 derart bereitgestellt, daß er auch das
Wolfram 12 bedeckt, und Oberflächen der Wolframs 12 und des
Siliziumoxidfilms 13 werden mittels CMP (chemisch mechanisches
Polieren) planarisiert.
Der MTJ 8 hat eine Schichtstruktur bestehend aus einer
Schablonenschicht 15 (mit einer Filmdicke von 10 nm) aus Platin
(Pt), einer anfänglich ferromagnetischen Schicht 16 (mit einer
Filmdicke von 4 nm) aus Permalloy von Ni81Fe19, einer
diamagnetischen Schicht 18 (mit einer Filmdicke von 10 nm) aus
Mn54Fe46, einer ferromagnetischen Schicht 20 (mit einer Filmdicke
von 8 nm) aus Permalloy von CoFe oder Ni81Fe19 und mit einer
fixierten Richtung der Magnetisierung, einer
Tunnelbarriereschicht 22 aus Al2O3, einer softferromagnetischen
Schicht 24 aus einem Mehrschichtfilm bestehend aus CoFe mit
einer Filmdicke von 2 nm und Ni81Fe19 mit einer Filmdicke von 20 nm,
und einer Kontaktschicht 25 aus Pt (in der Reihenfolge vom
Boden nach oben).
Ferner ist die Tunnelbarriereschicht 22 durch Aufbringen von Al
mit einer Filmdicke von 1 bis 2 nm gebildet, und durch
Durchführen des Plasmaoxidationsverfahrens für 60 bis 240 sek
mit der Leistungsdichte von 25 W/cm2 bei einem Sauerstoffdruck
von 100 nTorr (100 × 10-3 × 1,33 × 102 Pa).
Außerdem wird eigentlich ein großer MTJ (nicht in Fig. 76
gezeigt) über einer Oberfläche des Siliziumoxidfilms 13 auf dem
Substrat 80 gebildet, und der MTJ wird durch Argonionen mittels
einer Fotoresistmaske gemustert, um eine Mehrzahl von kleinen
MTJs 8, wie in Fig. 76 gezeigt, zu bilden. Jeder MTJ 8 wird mit
einem Siliziumoxidfilm 26 bedeckt. Ferner, nicht in Fig. 76
gezeigt, ist die Kontaktschicht 25 mit den Bitleitungen
verbunden.
Der Magnettunnelwiderstand des MTJs 8 ändert sich in
Abhängigkeit davon, ob die Richtung der Magnetisierung der
softferromagnetischen Schicht 24, wie oben diskutiert, die
gleiche ist, wie die der ferromagnetischen Schicht 20 oder ob
sie entgegengesetzt ist. Die Richtung der Magnetisierung der
softferromagnetischen Schicht 24 kann durch ein Magnetfeld
geändert werden, das durch einen Strom erzeugt wird, der in den
Bitleitungen und den Wortleitungen fließt.
Der Magnettunnelwiderstand der MTJs 8 hängt ferner stark von der
Filmdicke und der Barrierehöhe der Tunnelbarriereschicht 22 ab,
sowie von dem Materialeigenschaften eines Films, wie etwa der
Rauhigkeit, an einer Schnittstelle unter dem Übergang ab.
Die softferromagnetische Schicht 24 ist derart gebildet, um eine
einfache Achse aufzuweisen, die eine Richtung der einfachen
Magnetisierung ist. Es gibt zwei Richtungen der Magnetisierung
entlang der einfachen Achse, die zu zwei Daten der Speicherzelle
0 und 1 jeweils korrespondieren.
Andererseits ist die ferromagnetische Schicht 20 derart
gebildet, daß ihre Richtung der Magnetisierung die gleiche ist
wie die einfache Achse der softferromagnetischen Schicht 24, und
die Richtung sollte nicht in Abhängigkeit von dem
Betriebszustand des MRAMs geändert werden.
Eine derartige Richtung der Magnetisierung wird als
"undirektionale Anisotropierichtung" bezeichnet.
Die einfache Achse der softferromagnetischen Schicht 24 ist
durch eine Kombination aus der inhärenten Anisotropie, der
spannungsinduzierten Anisotropie und der Anisotropie, die von
der Form des MTJs 8 abhängt, definiert.
Die inhärente Anisotropie bezieht sich auf eine Anisotropie der
Magnetisierung, die einer ferromagnetischen Substanz eigen ist,
und die spannungsindizierte Anisotropie bezieht sich auf eine
Anisotropie der Magnetisierung, die erzeugt wird, wenn eine
Spannung an eine ferromagnetische Substanz angelegt wird.
Wie in Fig. 75 gezeigt, hat der MTJ 8 eine rechteckige Form mit
einer langen Seite L und einer kurzen Seite W in einer
Draufsicht. Dies liegt darin, weil die leichte Achse der
softferromagnetischen Schicht 24 durch Verwendung der
Anisotropie definiert ist, die von der Form des MTJs 8 abhängt.
Als nächstes wird ein Verfahren zum Setzen der unidirektionalen
Anisotropierichtung der ferromagnetischen Schicht 20
beschrieben. Die anfängliche ferromagnetische Schicht 16, die
auf der Schablonenschicht 15 gebildet ist, wächst mit einer
Oberfläche ({111} Oberfläche), deren Kristallorientierung eine
{111} Orientierung nach oben ist. Ferner ist die diamagnetische
Schicht 18 aus MnFe auf der anfänglichen ferromagnetischen
Schicht 16 aufgebracht.
Diese Magnetschichten werden unter dem Magnetfeld gebildet,
dessen Richtung die gleiche ist wie die der leichten Achse der
softferromagnetischen Schicht 24, die später gebildet wird, und
eine unidirektionale Anisotropierichtung der
softferromagnetischen Schicht 24 wird dadurch definiert.
Da der magnetische Fluß zwischen der ferromagnetischen Schicht
20 und der diamagnetischen Schicht 18 geschlossen ist, wird es
ferner schwieriger, die Richtung der Magnetisierung der
ferromagnetischen Schicht 20 durch das externe Magnetfeld zu
ändern, als die Richtung der softferromagnetischen Schicht 24,
und die Richtung der Magnetisierung der ferromagnetischen
Schicht 20 ist innerhalb eines Größenbereichs des Magnetfeldes
fixiert, das durch den Strom erzeugt wird, der in den
Wortleitungen und den Bitleitungen fließt. Da der MTJ 8 eine
rechteckige Form in einer Draufsicht aufweist, wird darüber
hinaus eine magnetisierende Anisotropie erzeugt, die von der
Form der ferromagnetischen Schicht 20 abhängt, die zur
Stabilisierung der Richtung der Magnetisierung der
ferromagnetischen Schicht 20 beiträgt.
Im folgenden wird eine Schreib/Lese-Operation des MRAMs
beschrieben.
Wenn ein vorbestimmter Strom durch eine Wortleitung und eine
Bitleitung zur Adressenauswahl fließt ("ausgewählte Wortleitung"
und "ausgewählte Bitleitung") werden Magnetfelder um die
Leitungen erzeugt, und ein gekoppeltes Magnetfeld, das durch
Kopplung dieser Magnetfelder erhalten wird, wird an einer
Kreuzung (ausgewählte Adresse) dieser Leitungen erzeugt. Wenn
dieses Magnetfeld gegeben ist, wird die Richtung der
Magnetisierung der softferromagnetischen Schicht 24 in dem MTJ
8, der an der Kreuzung dieser Leitungen bereitgestellt ist, in
einer Oberfläche der Schicht gedreht, um Daten zu schreiben.
Die Größe des Magnetfeldes ist derart ausgelegt, daß es größer
ist als ein Schaltmagnetfeld (das Magnetfeld, bei dem die
Richtung der Magnetisierung beginnt zu drehen) der
softferromagnetischen Schicht 24, was hauptsächlich von der
Koerzitivkraft und der Magnetanisotropie der
softferromagnetischen Schicht 24 abhängt.
Ferner müssen die Magnetfelder, die um die ausgewählte
Wortleitung und die ausgewählte Bitleitung gebildet werden,
schmal genug sein, um eine Drehung der unidirektionalen
Anisotropierichtung der ferromagnetischen Schicht 20 zu
verhindern. Dies erfolgt, damit keine Änderung der Richtung der
Magnetisierung einer halbausgewählten Zelle erfolgt. Die
halbausgewählte Zelle bezieht sich auf eine Zelle, bei der der
Strom nur in der Wortleitung oder der Bitleitung fließt, die
darüber und darunter ausgebildet sind.
Die Architektur des Speicherzellenarrays ist derart, daß ein
direkter Fluß des Schreibstroms in den MTJ 8 verhindert wird, um
den Leistungsverbrauch beim Datenschreiben zu reduzieren.
Ferner werden die in die MRAM-Zelle 9 eingeschriebenen Daten
ausgelesen, indem der Strom erfaßt wird, der vertikal durch die
pn-Übergangsdiode 7 und den MTJ 8 fließt. Da ein Tunnelstrom
vertikal durch die MRAM-Zelle 9 während des Betriebs fließt,
kann darüber hinaus, der besetzte Bereich der MRAM-Zelle 9
reduziert werden.
Der Widerstand der Tunnelbarriereschicht 22 aus Al2O3 in dem MTJ
8 ändert sich fast exponentiell in Bezug auf deren Filmdicke.
Speziell wird der Strom, der in der Tunnelbarriere fließt,
reduziert, wenn die Filmdicke dicker wird, und nur ein Strom,
der den Übergang tunnelt, fließt vertikal in Bezug auf den
Übergang.
Die Daten in der MRAM-Zelle 9 werden ausgelesen, indem eine
Spannung der MRAM-Zelle 9 überwacht wird, die erzeugt wird, wenn
ein Lesestrom sehr viel kleiner als der Schreibstrom vertikal in
dem MTJ 8 fließt.
Wie oben beschrieben, erhöht sich die Tunnelwahrscheinlichkeit
des MTJs 8, wenn die Dichte von Zuständen des Spins mit der
gleichen Polarität wie der Spin in der softferromagnetischen
Schicht 24 im Anfangszustand größer ist als in der
ferromagnetischen Schicht 20 im Endzustand.
Entsprechend ist der Magnettunnelwiderstand des MTJ 8 klein,
wenn die Zustände des Spins der softferromagnetischen Schicht 24
und der ferromagnetischen Schicht 20 gleich sind, mit anderen
Worten, wenn die Richtung der Magnetisierung dieser Schichten
gleich sind und der Magnettunnelwiderstand groß ist, wenn die
Richtungen der Magnetisierung dieser Schichten entgegengesetzt
sind. Die Daten in der MRAM-Zelle 9 können folglich ausgelesen
werden, indem nur der Widerstand des MTJs mit einem Mikrostrom
überwacht wird.
Ferner ist das magnetische Feld, das durch den Lesestrom erzeugt
wird, vernachlässigbar, da es keine Auswirkung auf den Zustand
der Magnetisierung der MRAM-Zelle 9 hat. Darüber hinaus kann ein
wirkungsvolles Speicherzellenarray erhalten werden, da die
Leitungen, die für die Lese/Schreib-Operation der MRAM-Zelle 9
erforderlich sind, nur die in den Fig. 75 gezeigten
Bitleitungen und Wortleitungen sind.
Unter Bezugnahme auf die Fig. 77 und 78 erfolgt eine
Beschreibung der Schreiboperation des MRAMs.
Fig. 77 zeigt ein äquivalentes Schaltungsdiagramm des MRAM-
Zellenarrays nach Fig. 75, wobei beide Enden der Wortleitungen
1 bis 3 mit einer Wortleitungssteuerschaltung 53 und beide Enden
der Bitleitungen 4 bis 6 mit einer Bitleitungssteuerschaltung 51
verbunden sind. Zur einfacheren Darstellung in Fig. 78 werden
in einigen Fällen die Wortleitungen 1 bis 3 als Wortleitungen
WL1 bis WL3 und die Bitleitungen 4 bis 6 als Bitleitungen BL4
bis BL6 bezeichnet.
An den Kreuzungen der Wortleitungen 1 bis 3 mit den Bitleitungen
4 bis 6 sind die MTJ 8 bereitgestellt, die durch das
Widerstandssymbol gekennzeichnet sind. Die pn-Übergangsdioden 7
sind durch Diodensymbole gekennzeichnet.
Wird angenommen, daß die Wortleitung 1 und die Bitleitung 4
ausgewählt sind, dann ist in diesem Fall eine MRAM-Speicherzelle
9a, die an der Kreuzung dieser Leitungen lokalisiert ist,
ausgewählt.
Ein Schreiben in die ausgewählte MRAM-Zelle 9a erfolgt durch das
gekoppelte Magnetfeld, das durch einen Strom IB erzeugt wird,
der in der Bitleitung 4 fließt, und durch einen Strom IW, der in
der Wortleitung 1 fließt.
Ein Magnetfeld, das entweder durch den Strom IB oder den Strom
IW in der Zellenregion erzeugt wird, ist kleiner als
erforderlich, um die Richtung der Magnetisierung der
softferromagnetischen Schicht 24 in dem MTJ 8 zu ändern.
Folglich wird in den MRAM-Zellenarrays 9b bis 9e, die
halbausgewählte Zelle sind (Zellen, in denen nur der Strom IB
oder der Strom IW in den Bitleitungen oder den Wortleitungen
fließt) keine Schreiboperation durchgeführt.
Wenn die Magnetfelder, die durch den Strom IB und den Strom IW
erzeugt werden, gekoppelt werden, wird jedoch die Größe des
gekoppelten Magnetfeldes groß genug, um die Richtung der
Magnetisierung der softferromagnetischen Schicht 24 in der
ausgewählten Speicherzelle 9a zu ändern.
Ferner ist der Strom IB und/oder der Strom IW derart designt, um
bidirektional zu fließen, um zu erlauben, daß die Richtung der
Magnetisierung der softferromagnetischen Schicht 24 in der Zelle
9a zwei entgegengesetzte Richtungen sind. Wie in Fig. 77
gezeigt, können beide Ströme IB und IW die Richtungen des
Stromflusses ändern, da zwei Bitleitungssteuerschaltungen 51 und
zwei Wortleitungssteuerschaltungen 53 paarweise bereitgestellt
sind.
Fig. 78 zeigt ein Zeitdiagramm der Spannungen und Ströme von
vier Bitleitungen 4 bis 6 (Bitleitungen BL4 bis BL6) und von den
Wortleitungen 1 bis 3 (Wortleitungen WL1 bis WL3).
Wie in Fig. 78 gezeigt, sind die Spannungen der Bitleitungen
BL4 bis BL6 beim Schreiben auf eine Spannung Vb gesetzt, die für
bidirektionale Ströme geeignet ist. Die Spannungen der
Wortleitungen WL1 bis WL3 sind auf eine Spannung Vw gesetzt, die
größer als die Spannung Vb und positiv ist.
Im Stand-by Zustand sind diese Spannungen derart gesetzt, um
eine umgekehrte Vorspannung an die pn-Übergangsdioden 7 in allen
Zellen 9 anzulegen. Entsprechend fließt im Stand-by Zustand
weder der Strom IB noch der Strom IW in den Speicherzellen.
Unter Bezugnahme auf die Fig. 77 und 78 erfolgt die
Beschreibung einer Leseoperation des MRAMs im einzelnen. Wie in
Fig. 78 gezeigt, wird die Spannung der Wortleitung WL1 von Vw
auf Vb reduziert, und die Spannung der Bitleitung BL4 wird von
Vb auf Vw angehoben, um eine Vorwärtsspannung an die pn-
Übergangsdiode 7 in der ausgewählten Zelle 9a anzulegen.
Beim Lesen sind die Spannungen der nicht ausgewählten
Bitleitungen 5 und 6 immer noch die Stand-by Spannung Vb, und
die Spannungen der nicht ausgewählten Wortleitungen 2 und 3 sind
immer noch die Stand-by Spannung Vw.
Da kein Spannungsabfall von den Wortleitungen zu den
Bitleitungen vorhanden ist (da also 0 V an den pn-
Übergangsdioden 7 angelegt ist) in den halbausgewählten Zellen
9b bis 9e, fließt kein Strom in den Zellen.
Die Größe eines Lesestroms 30 (siehe Fig. 77), der durch die
Bitleitung BL4 und die Zelle 9a in die Wortleitung WL1 fließt,
hängt von dem Magnettunnelwiderstand der ausgewählten Zelle 9a
ab. In einer Leseschaltung, die ein Bestandteil der
Bitleitungssteuerschaltung 51 ist, wird der Lesestrom mit einem
Referenzstrom verglichen, wobei angenommen, daß ein
Durchschnittswert von zwei Stromwerten, die korrespondierend zu
zwei Zuständen der Zelle geschätzt werden, als der Referenzstrom
definiert ist. Die Differenz zwischen dem Lesestrom und dem
Referenzstrom wird verstärkt, um Daten zu lesen, die in der
ausgewählten Zelle 9a gespeichert sind.
Wie durch die Wellenform des Lesestroms 30 in Fig. 77 gezeigt,
hat der Lesestrom 30 zwei Arten von Stromwellenformen, die zu
zwei Magnetzuständen des MTJ 8 korrespondieren.
Nach dem Lesen von Daten werden die Spannungen der Bitleitung
BL4 und der Wortleitung WL1 auf jeweilige Stand-by Spannungen
zurückgesetzt, jedoch bleibt der Magnetzustand der Speicherzelle
9a nach der Leseoperation erhalten.
Wie oben diskutiert, werden beim Schreiben von Daten in die
MRAM-Zelle die magnetischen Felder erzeugt, indem ein Strom
durch die Bitleitung und die Wortleitung fließt. Da ein
magnetisches Feld größer ist als das Schaltmagnetfeld der
softferromagnetischen Schicht, die ein Element der Zelle ist, an
die Speicherzelle bei der ausgewählten Adresse angelegt werden
muß, muß ein relativ großer Strom fließen. Aus diesem Grund wird
der Leistungsverbrauch beim Schreiben nachteilig groß.
Ein herkömmliches MRAM-Zellenarray hat den Nachteil, daß es
lange dauert, um ein gruppenweises Löschens und Schreiben von
Daten in einer Einheit eines Speicherblocks durchzuführen, der
aus mindestens einem Speicherzellenarray besteht.
Die Erfindung betrifft eine Magnetspeichervorrichtung. Gemäß
einem ersten Aspekt der Erfindung enthält die
Magnetspeichervorrichtung eine Mehrzahl von Bitleitungen und
eine Mehrzahl von Wortleitungen, die sich kreuzen, ohne in
Kontakt miteinander zu sein, um eine Matrix zu bilden; eine
Mehrzahl von Speicherzellen, die an den Kreuzungen der Mehrzahl
von Bitleitungen und der Mehrzahl von Wortleitungen
bereitgestellt sind, mit mindestens einem Magnettunnelübergang;
eine Mehrzahl von ersten Schaltmitteln, die mit ersten Enden der
Mehrzahl von Bitleitungen verbunden sind, die in der Lage sind,
die elektrische Verbindung zwischen den ersten Enden und einer
ersten Leistungsversorgung oder einer zweiten
Leistungsversorgung zu schalten; und eine Mehrzahl von zweiten
Schaltmitteln, die mit zweiten Enden der Mehrzahl von
Bitleitungen verbunden sind, die in der Lage sind, die
elektrische Verbindung zwischen den zweiten Enden und der ersten
Leistungsversorgung oder der zweiten Leistungsversorgung zu
schalten.
Gemäß einem zweiten Aspekt der Erfindung haben in der
Magnetspeichervorrichtung gemäß dem ersten Aspekt die ersten
Schaltmittel erste MOS-Transistoren und zweite MOS-Transistoren
vom gleichen Leitfähigkeitstyp, deren erste Hauptelektroden
jeweils mit den ersten Enden der Mehrzahl von Bitleitungen
verbunden sind, und deren zweite Hauptelektroden mit der ersten
Leistungsversorgung und der zweiten Leistungsversorgung jeweils
verbunden sind, wobei das zweite Schaltmittel dritte MOS-
Transistoren und vierte MOS-Transistoren vom gleichen
Leitfähigkeitstyp aufweist, deren erste Hauptelektroden mit den
zweiten Enden der Mehrzahl von Bitleitungen jeweils verbunden
sind, und deren zweite Hauptelektroden mit der ersten
Leistungsversorgung und der zweiten Leistungsversorgung jeweils
verbunden sind.
Gemäß einem dritten Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem ersten Aspekt das erste
Schaltmittel erste MOS-Transistoren und zweiten MOS-Transistoren
von einem unterschiedlichen Leitfähigkeitstyp, deren erste
Hauptelektroden mit dem ersten Ende der Mehrzahl von
Bitleitungen jeweils verbunden sind, und deren zweite
Hauptelektroden jeweils mit der ersten Leistungsversorgung und
der zweiten Leistungsversorgung verbunden sind, wobei das zweite
Schaltmittel dritte MOS-Transistoren und vierte MOS-Transistoren
von unterschiedlichen Leitfähigkeitstypen ausweist, deren erste
Hauptelektroden mit den zweiten Enden der Mehrzahl von
Bitleitungen jeweils verbunden sind, und deren zweite
Hauptelektroden mit der ersten Leistungsversorgung und der
zweiten Leistungsversorgung jeweils verbunden sind.
Gemäß einem vierten Aspekt der Erfindung enthält die
Magnetspeichervorrichtung gemäß dem dritten Aspekt ferner:
fünfte MOS-Transistoren, die zwischen den ersten Hauptelektroden der ersten und zweiten MOS-Transistoren verbunden sind, die den gleichen Leitfähigkeitstyp wie die zweiten MOS-Transistoren aufweisen; und sechste MOS-Transistoren, die zwischen den ersten Hauptelektroden der dritten und vierten MOS-Transistoren verbunden sind, die den gleichen Leitfähigkeitstyp wie die vierten MOS-Transistoren aufweisen, und in der Magnetspeichervorrichtung gemäß dem vierten Aspekt sind Steuerelektroden der fünften und sechsten MOS-Transistoren mit einer dritten Leistungsversorgung verbunden, die eine vorbestimmte Spannung liefert, die immer einen EIN-Zustand bringt.
fünfte MOS-Transistoren, die zwischen den ersten Hauptelektroden der ersten und zweiten MOS-Transistoren verbunden sind, die den gleichen Leitfähigkeitstyp wie die zweiten MOS-Transistoren aufweisen; und sechste MOS-Transistoren, die zwischen den ersten Hauptelektroden der dritten und vierten MOS-Transistoren verbunden sind, die den gleichen Leitfähigkeitstyp wie die vierten MOS-Transistoren aufweisen, und in der Magnetspeichervorrichtung gemäß dem vierten Aspekt sind Steuerelektroden der fünften und sechsten MOS-Transistoren mit einer dritten Leistungsversorgung verbunden, die eine vorbestimmte Spannung liefert, die immer einen EIN-Zustand bringt.
Gemäß einem fünften Aspekt der Erfindung enthält die
Magnetspeichervorrichtung eine Mehrzahl von
Speicherzellenarrays, bestehend aus einer Mehrzahl von
Bitleitungen und einer Mehrzahl von Wortleitungen, die sich
einander kreuzen ohne in Kontakt zu kommen, um eine Matrix zu
bilden, und einer Mehrzahl von Speicherzellen, die an Kreuzungen
der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen
bereitgestellt sind, mit mindestens einem Magnettunnelübergang;
und mindestens eine Speicherzellenarraygruppe, die eine Mehrzahl
von Hauptwortleitungen aufweist, die über der Mehrzahl von
Speicherzellenarrays bereitgestellt sind, und eine Mehrzahl von
Speicherzellenarray-Auswahlleitungen, die entsprechend zu der
Mehrzahl von Speicherzellenarrays bereitgestellt sind, und in
der Magnetspeichervorrichtung gemäß dem fünften Aspekt ist die
Mehrzahl von Wortleitungen mit Ausgängen von ersten kombinierten
Logikgates verbunden, die an Kreuzungen der Mehrzahl von
Hauptwortleitungen mit der Mehrzahl von Speicherzellenarray-
Auswahlleitungen jeweils bereitgestellt sind, und Eingänge der
ersten kombinierten Logikgates sind mit einer der Mehrzahl von
Hauptwortleitungen und einer der Mehrzahl von
Speicherzellenarray-Auswahlleitungen, die sich einander kreuzen,
verbunden.
Gemäß einem siebten Aspekt der Erfindung enthält die
Magnetspeichervorrichtung eine Mehrzahl von
Speicherzellenarrays, bestehend aus einer Mehrzahl von
Bitleitungen und einer Mehrzahl von Wortleitungen, die einander
kreuzen ohne in Kontakt zu kommen, um eine Matrix zu bilden, und
einer Mehrzahl von Speicherzellen, die an Kreuzungen der
Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen
bereitgestellt sind, mit mindestens einem Magnettunnelübergang;
und mindestens eine Speicherzellenarraygruppe, die eine Mehrzahl
von Hauptbitleitungen aufweist, die über der Mehrzahl von
Speicherzellenarrays bereitgestellt sind, und eine Mehrzahl von
Speicherzellenarray-Auswahlleitungen, die korrespondierend zu
der Mehrzahl von Speicherzellenarrays bereitgestellt sind, und
in der Magnetspeichervorrichtung gemäß dem siebten Aspekt ist
die Mehrzahl von Bitleitungen mit Ausgängen der ersten
kombinierten Logikgates verbunden, die an Kreuzungen der
Mehrzahl von Hauptbitleitungen mit der Mehrzahl von
Speicherzellenarray-Auswahlleitungen jeweils bereitgestellt
sind, und Eingänge der ersten kombinierten Logikgates sind mit
einer der Mehrzahl von Hauptbitleitungen und einer der Mehrzahl
von Speicherzellenarray-Auswahlleitungen, die sich einander
kreuzen, verbunden.
Gemäß einem achten Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem siebten Aspekt die
mindestens eine Speicherzellenarraygruppe eine Mehrzahl von
Speicherzellenarraygruppen, und die Magnetspeichervorrichtung
enthält ferner eine Mehrzahl von globalen Bitleitungen, die über
der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind;
und eine Mehrzahl von Speicherzellenarraygruppe-
Auswahlleitungen, die korrespondierend zu der Mehrzahl von
Speicherzellenarraygruppen bereitgestellt sind, und in der
Magnetspeichervorrichtung gemäß dem achten Aspekt ist die
Mehrzahl von Hauptbitleitungen mit Ausgängen von zweiten
kombinierten Logikgates verbunden, die an Kreuzungen von der
Mehrzahl von globalen Bitleitungen und der Mehrzahl von
Speicherzellenarraygruppe-Auswahlleitungen jeweils verbunden
sind, und Eingänge der zweiten kombinierten Logikgates sind mit
einer von der Mehrzahl von globalen Bitleitungen und einer von
der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen, die
sich einander kreuzen, verbunden.
Gemäß einem neunten Aspekt der Erfindung enthält die
Magnetspeichervorrichtung ein Speicherzellenarray bestehend aus
einer Mehrzahl von Bitleitungen und einer Mehrzahl von
Wortleitungen, die sich einander kreuzen ohne in Kontakt zu
kommen, um eine Matrix zu bilden, und einer Mehrzahl von
Speicherzellen, die an Kreuzungen von der Mehrzahl von
Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt
sind, mit mindestens einem Magnettunnelübergang; und einen
Induktor (Spule), und in der Magnetspeichervorrichtung gemäß dem
neunten Aspekt weist der mindestens eine Magnettunnelübergang
eine softferromagnetische Schicht auf, deren Richtung der
Magnetisierung änderbar ist, und der Induktor erzeugt ein
magnetisches Feld entlang einer einfachen Achse, die eine
Richtung zur einfachen Magnetisierung der softferromagnetischen
Schicht darstellt.
Gemäß einem zehnten Aspekt der Erfindung ist in der
Magnetspeichervorrichtung gemäß dem neunten Aspekt der
mindestens eine Magnettunnelübergang derart bereitgestellt, daß
die einfache Achse mit einer Richtung der Ausdehnung der
Mehrzahl von Bitleitungen oder der Mehrzahl von Wortleitungen
zusammenfällt, und der Induktor hat eine spulenähnliche Form,
die derart entlang der Richtung der Ausdehnung der Mehrzahl von
Bitleitungen oder der Mehrzahl von Wortleitungen bereitgestellt
ist, daß sie mit der einfachen Achse zusammenfällt, um das
Speicherzellenarray zu umgeben.
Gemäß einem elften Aspekt der Erfindung enthält die
Magnetspeichervorrichtung mindestens ein Speicherzellenarray
bestehend aus einer Mehrzahl von Bitleitungen und einer Mehrzahl
von Wortleitungen, die sich einander kreuzen ohne miteinander in
Kontakt zu kommen, um eine Matrix zu bilden, und einer Mehrzahl
von Speicherzellen, die an den Kreuzungen der Mehrzahl von
Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt
sind, mit mindestens einem Magnettunnelübergang; und mindestens
eine Flashbitleitung und mindestens eine Flashwortleitung, die
beide eine flache Plattenform aufweisen, und derart außerhalb
der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen
in dem mindestens einem Speicherzellenarray bereitgestellt sind,
daß sie eine Bildungsregion der Mehrzahl von Bitleitungen und
der Mehrzahl von Wortleitungen bedeckt.
Gemäß einem 12. Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem elften Aspekt das mindestens
eine Speicherzellenarray eine Mehrzahl von Speicherzellenarrays,
wobei die Mehrzahl von Speicherzellenarrays in einer Matrix
bereitgestellt sind, und die mindestens eine Flashbitleitung und
mindestens eine Flashwortleitung eine Mehrzahl von
Flashbitleitungen und eine Mehrzahl von Flashwortleitungen
jeweils enthalten, die in einer Matrix entlang der Anordnung der
Mehrzahl von Speicherzellenarrays bereitgestellt sind.
Gemäß einem 13. Aspekt der Erfindung enthält die
Magnetspeichervorrichtung mindestens einen Halbleiterchip; einen
Abschirmungskörper aus leitfähigem Material zur Aufnahme des
mindestens einen Halbleiterchips; ein Gehäuse aus Harz zur
Aufnahme des Abschirmungskörpers; ein Bodenflächensubstrat zum
Schließen einer Öffnung des Gehäuses, um das Gehäuse
abzudichten; einen Signalübertragungsanschluß, der in einer
äußeren Hauptoberfläche des Bodenflächensubstrats bereitgestellt
ist, zur Übertragung eines Signals zwischen dem mindestens einen
Halbleiterchip und der Außenwelt; und einen
Abschirmungsanschluß, der den Signalübertragungsanschluß umgibt
und elektrisch mit dem Abschirmungskörper verbunden ist, und in
der Magnetspeichervorrichtung gemäß dem 13. Aspekt enthält der
mindestens eine Halbleiterchip einen Magnetspeicherchip mit
einem Speicherzellenarray, das eine Mehrzahl von Speicherzellen
aufweist, die mindestens einen Magnettunnelübergang enthalten.
Gemäß einem 14. Aspekt der Erfindung enthält die
Magnetspeichervorrichtung gemäß dem 13. Aspekt ferner einen
ersten Spannungsentlastungsfilm, der innerhalb und außerdem
eines Öffnungsrandes des Abschirmungskörpers bereitgestellt ist;
und einen zweiten Spannungsentlastungsfilm, der auf einer
inneren Wand des Abschirmungskörpers bereitgestellt ist.
Gemäß einem 15. Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem 14. Aspekt der mindestens
eine Halbleiterchip ferner einen Schaltungschip mit peripheren
Schaltungen des Speicherzellenarrays, und der Magnetspeicherchip
und der Schaltungschip sind in dem Abschirmungskörper enthalten,
wobei sie vertikal geschichtet sind.
Gemäß einem 16. Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem 13. Aspekt der mindestens
eine Magnettunnelübergang eine softferromagnetische Schicht,
deren Richtung der Magnetisierung änderbar ist, und der
Abschirmungskörper ist aus einem ferromagnetischen Material mit
einer Magnetpermeabilität gleich oder größer als die der
softferromagnetischen Schicht.
Gemäß einem 17. Aspekt der Erfindung ist in der
Magnetspeichervorrichtung gemäß dem 13. Aspekt der
Abschirmungskörper aus einem antiferromagnetischen Material.
Gemäß einem 18. Aspekt der Erfindung ist in der
Magnetspeichervorrichtung gemäß dem 13. Aspekt der
Abschirmungskörper aus einem Mehrschichtfilm bestehend aus
ferromagnetischem Material und antiferromagnetischem Material.
Gemäß einem 19. Aspekt der Erfindung enthält die
Magnetspeichervorrichtung eine Mehrzahl von Bitleitungen und
eine Mehrzahl von Wortleitungen, die sich kreuzen ohne
miteinander in Kontakt zu kommen, um eine Matrix zu bilden; und
eine Mehrzahl von Speicherzellen, die an Kreuzungen von der
Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen
bereitgestellt sind, mit mindestens einem Magnettunnelübergang,
und in der Magnetspeichervorrichtung gemäß dem 19. Aspekt ist
die Mehrzahl der Speicherzellen zwischen einer Mehrzahl von
Bitleitungen und einer Mehrzahl von Wortleitungen
bereitgestellt, wobei der mindestens eine Magnettunnelübergang
eine softferromagnetische Schicht aufweist, deren
Magnetisierungsrichtung änderbar ist, und der mindestens eine
Magnettunnelübergang ist derart bereitgestellt, daß eine
einfache Achse mit einer Richtung für einfache Magnetisierung
der softferromagnetischen Schicht einen Winkel von 40 bis 50
Grad bezüglich der Richtung der Ausdehnung der Mehrzahl von
Bitleitungen und der Mehrzahl von Wortleitungen aufweist.
Gemäß einem 20. Aspekt der Erfindung weist in der
Magnetspeichervorrichtung gemäß dem 19. Aspekt der
Magnettunnelübergang in einer Draufsicht eine rechteckige Form
auf, deren Seite parallel zu der einfachen Achse länger ist als
eine Seite senkrecht zu der einfachen Achse.
Gemäß einem 21. Aspekt der Erfindung enthält die
Magnetspeichervorrichtung ein Speicherzellenarray mit einer
Mehrzahl von Bitleitungen und einer Mehrzahl von Wortleitungen,
die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine
Matrix zu bilden, und einer Mehrzahl von Speicherzellen, die an
den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl
von Wortleitungen bereitgestellt sind, mit mindestens einem
Magnettunnelübergang; und mindestens einen Induktor und
mindestens einen Kondensator, die jeweils an zwei Enden von
mindestens einer der Mehrzahl von Bitleitungen und der Mehrzahl
von Wortleitungen bereitgestellt sind, zum Erhalt eines Stroms,
der in mindestens einer der ausgewählten Bitleitung und der
ausgewählten Wortleitung bei LC-Resonanz fließt.
Gemäß einem 22. Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem 21. Aspekt der mindestens
eine Induktor eine Mehrzahl von Induktoren, und der mindestens
eine Kondensator enthält eine Mehrzahl von Kondensatoren, die
Mehrzahl der Bitleitungen enthält eine Mehrzahl von
Bitleitungspaaren aus zwei Bitleitungen bestehend, die Mehrzahl
der Induktoren enthält eine Mehrzahl von ersten Induktoren
derart bereitgestellt, daß sie zu der Mehrzahl von Bitleitungen
korrespondieren, um zwischen den zwei Bitleitungen elektrisch
verbunden zu sein, und die Mehrzahl von Kondensatoren enthält
eine Mehrzahl von ersten Kondensatoren, die an dem Ende, das dem
Ende gegenüberliegt, an dem die Mehrzahl von Induktoren
bereitgestellt ist, bereitgestellt sind, um jeweils mit der
Mehrzahl von Bitleitungen elektrisch verbunden zu sein.
Gemäß einem 23. Aspekt der Erfindung enthält in der
Magnetspeichervorrichtung gemäß dem 22. Aspekt die Mehrzahl von
Wortleitungen eine Mehrzahl von Wortleitungspaaren mit zwei
Wortleitungen, die Mehrzahl von Induktoren enthält eine Mehrzahl
von zweiten Induktoren, derart korrespondierend zu der Mehrzahl
von Wortleitungspaaren bereitgestellt, um zwischen den zwei
Wortleitungen elektrisch verbunden zu sein, und die Mehrzahl von
Kondensatoren enthält eine Mehrzahl von zweiten Kondensatoren,
derart an dem Ende bereitgestellt, das dem Ende, an dem die
Mehrzahl von Induktoren bereitgestellt sind, gegenüberliegt, um
jeweils mit der Mehrzahl von Wortleitungen elektrisch verbunden
zu sein.
Die Erfindung ist auch auf ein Magnetsubstrat gerichtet. Gemäß
einem 24. Aspekt der Erfindung hat das Magnetsubstrat mindestens
einen Mehrschichtfilm, der auf dessen gesamter Hauptoberfläche
bereitgestellt ist, um mindestens einen Magnettunnelübergang zu
bilden.
Gemäß einem 25. Aspekt der Erfindung enthält in dem
Magnetsubstrat gemäß dem 24. Aspekt der Mehrschichtfilm eine
antiferromagnetische Schicht, eine ferromagnetische Schicht,
eine Tunnelbarriereschicht aus einem isolierenden Material und
eine softferromagnetische Schicht, die in dieser Reihenfolge als
mindestens ein Magnettunnelübergang bereitgestellt sind.
Gemäß einem 26. Aspekt der Erfindung enthält in dem
Magnetsubstrat gemäß dem 25. Aspekt der Mehrschichtfilm ferner
einen Zweischichtfilm bestehend aus einer Störstellenschicht von
einem ersten Leitfähigkeitstyp und einer Störstellenschicht von
einem zweiten Leitfähigkeitstyp, die unter dem mindestens einen
Magnettunnelübergang bereitgestellt sind, um einen pn-Übergang
zu bilden.
Gemäß einem 27. Aspekt der Erfindung ist in dem Magnetsubstrat
gemäß dem 24. Aspekt der Mehrschichtfilm auf einem SOI-Substrat
bereitgestellt, wobei das SOI-Substrat einen Substratbereich als
Basis enthält, einen vergrabenen Oxidfilm, der auf dem
Substratbereich bereitgestellt ist, und eine SOI-Schicht, die
auf dem vergrabenen Oxidfilm bereitgestellt ist.
In der Magnetspeichervorrichtung gemäß dem ersten Aspekt der
Erfindung ist es möglich, bidirektionale Ströme durch die
Bitleitung fließen zu lassen, die die Richtung der
Magnetisierung des Magnettunnelübergangs ändern, um ein
Schreiben und Löschen von Daten zu erlauben, da das erste und
zweite Schaltmittel es ermöglichen, die ersten und zweiten Enden
der Bitleitung selektiv mit der ersten und zweiten
Leistungsversorgung zu verbinden.
In der Magnetspeichervorrichtung gemäß dem zweiten Aspekt der
Erfindung wird der Herstellungsprozeß einfach, da das erste und
das zweite Schaltmittel aus den ersten bis vierten MOS-
Transistoren vom gleichen Leitfähigkeitstyp gebildet sind.
In der Magnetspeichervorrichtung gemäß dem dritten Aspekt der
Erfindung ist es möglich, die Notwendigkeit des Anlegens einer
Spannung nicht unter der Leistungsversorgungsspannung an die
Steuerelektroden von einem der ersten und zweiten MOS-
Transistoren und einem der dritten und vierten MOS-Transistoren
in einem EIN-Zustand zu eliminieren, und folglich wird die Last
auf den Gateisolationsfilm kleiner, da das erste Schaltmittel
aus dem ersten und zweiten MOS-Transistor von unterschiedlichem
Leitfähigkeitstypen, und das zweite Schaltmittel aus dem dritten
und Vierten MOS-Transistor von unterschiedlichen
Leitfähigkeitstypen gebildet sind.
In der Magnetspeichervorrichtung gemäß dem vierten Aspekt der
Erfindung wird die Belastungsspannung auf der ersten
Hauptelektrode von einem der ersten und zweiten MOS-Transistoren
und die Belastungsspannung auf der ersten Hauptelektrode von
einem der dritten und vierten MOS-Transistoren reduziert, da der
fünfte und der sechste MOS-Transistor, die immer im EIN-Zustand
sind, zwischen den ersten Hauptelektroden des ersten und zweiten
MOS-Transistors und zwischen den ersten Hauptelektroden des
dritten und vierten MOS-Transistors bereitgestellt sind, und der
Fehlerstrom, der durch die Belastungsspannungen erzeugt wird,
kann reduziert werden, um somit den Leistungsverbrauch zu
reduzieren.
In der Magnetspeichervorrichtung gemäß dem fünften Aspekt der
Erfindung kann die Lastkapazität reduziert werden, in einem Fall
der Magnetspeichervorrichtung mit einer Mehrzahl von
Speicherzellenarrays, da eine Mehrzahl von Hauptwortleitungen
über einer Mehrzahl von Speicherzellenarrays und eine
Wortleitung über einem einzelnen Speicherzellenarray verwendet
werden, um die Anzahl von Speicherzellen zu reduzieren, die
direkt mit einer Leitung verbunden sind. Als Ergebnis wird die
Verzögerungszeit, die durch die Lastkapazität verursacht wird,
kürzer und somit kann ein Hochgeschwindigkeitszugriff erreicht
werden.
In der Magnetspeichervorrichtung gemäß dem sechsten Aspekt der
Erfindung kann die Lastkapazität reduziert werden, im Falle der
Magnetspeichervorrichtung mit einer Mehrzahl von
Speicherzellenarraygruppen, die jeweils eine Mehrzahl von
Speicherzellenarrays aufweisen, da eine Wortleitung über einem
einzelnen Speicherzellenarray, eine Mehrzahl von
Hauptwortleitungen über einer Mehrzahl von Speicherzellenarrays
und eine Mehrzahl von globalen Wortleitungen über einer Mehrzahl
von Speicherzellenarraygruppen verwendet werden, um die Anzahl
von Speicherzellen zu reduzieren, die direkt mit einer Leitung
verbunden sind. Als Ergebnis wird die Verzögerungszeit, die
durch die Lastkapazität erzeugt wird, kürzer, und ein
Hochgeschwindigkeitszugriff kann erreicht werden.
In der Magnetspeichervorrichtung gemäß dem siebten Aspekt der
Erfindung kann die Lastkapazität reduziert werden, im Falle der
Magnetspeichervorrichtung mit einer Mehrzahl von
Speicherzellenarrays, da eine Mehrzahl von Hauptbitleitungen
über einer Mehrzahl von Speicherzellenarrays und eine Bitleitung
über einem einzelnen Speicherzellenarray verwendet werden, um
die Anzahl von Speicherzellen, die direkt mit einer Leitung
verbunden sind, zu reduzieren. Als Ergebnis wird die
Verzögerungszeit, die durch die Lastkapazität erzeugt wird,
kürzer, und dadurch kann ein Hochgeschwindigkeitszugriff
erreicht werden.
In der Magnetspeichervorrichtung gemäß dem achten Aspekt der
Erfindung kann die Lastkapazität reduziert werden, in einem Fall
der Magnetspeichervorrichtung mit einer Mehrzahl von
Speicherzellenarraygruppen, die jeweils eine Mehrzahl von
Speicherzellenarrays aufweisen, da eine Bitleitung über einem
einzelnen Speicherzellenarray, eine Mehrzahl von
Hauptbitleitungen über einer Mehrzahl von Speicherzellenarrays
und eine Mehrzahl von globalen Bitleitungen über einer Mehrzahl
von Speicherzellenarraygruppen verwendet werden, um die Anzahl
von Speicherzellen, die direkt mit einer Leitung verbunden sind,
zu reduzieren. Als Ergebnis wird die Verzögerungszeit, die durch
die Lastkapazität erzeugt wird, kürzer, und dadurch kann ein
Hochgeschwindigkeitszugriff erreicht werden.
Da die Magnetspeichervorrichtung gemäß dem neunten Aspekt der
Erfindung einen Induktor enthält, der ein Magnetfeld in einer
Richtung entlang der einfachen Achse erzeugt, die eine Richtung
zur einfachen Magnetisierung der softferromagnetischen Schicht
ist, kann ein gruppenweises Löschen oder ein gruppenweises
Schreiben von Daten in eine Mehrzahl von Speicherzellen, die
jeweils mindestens einen Magnettunnelübergang aufweisen,
erreicht werden, wodurch eine schnelle Verarbeitung ermöglicht
wird.
In der Magnetspeichervorrichtung gemäß dem zehnten Aspekt der
Erfindung kann die Leistungsversorgung beim gruppenweisen
Löschen oder gruppenweisen Schreiben von Daten in eine Mehrzahl
von Speicherzellen reduziert werden, da das Magnetfeld
wirkungsvoll durch den spulenförmigen Induktor erzeugt werden
kann.
In der Magnetspeichervorrichtung gemäß dem elften Aspekt der
Erfindung kann eine schnelle Verarbeitung erhalten werden, da
die Flashbitleitung und die Flashwortleitung außerhalb einer
Mehrzahl von Bitleitungen und einer Mehrzahl von Wortleitungen
in mindestens einem Speicherzellenarray bereitgestellt sind, und
das gruppenweise Löschen oder gruppenweise Schreiben von Daten
in einer Mehrzahl von Speicherzellen, die jeweils mindestens
einen Magnettunnelübergang aufweisen, kann durch einen Stromfluß
durch die Flashbitleitung und die Flashwortleitung in einer
vorbestimmten Richtung durchgeführt werden.
In der Magnetspeichervorrichtung gemäß dem 12. Aspekt der
Erfindung kann eine schnelle Verarbeitung erreicht werden in
einem Fall der Magnetspeichervorrichtung mit einer Mehrzahl von
Speicherzellenarrays, die in einer Matrix bereitgestellt sind,
da die Flashbitleitung und die Flashwortleitung entlang der
Anordnung einer Mehrzahl von Speicherzellenarrays bereitgestellt
sind, um eine Matrix zu bilden, und das gruppenweise Löschen
oder gruppenweise Schreiben von Daten für eine Mehrzahl von
Speicherzellen somit durchgeführt werden kann.
In der Magnetspeichervorrichtung gemäß dem 13. Aspekt der
Erfindung wird es möglich, in eine Mehrzahl von Speicherzellen,
die mindestens einen Magnettunnelübergang aufweisen, eine
Umkehrung der Richtung der Magnetisierung des
Magnettunnelübergangs durch ein externes Magnetfeld zu
verhindern, das ein Überschreiben von Daten bewirkt, da
mindestens ein Halbleiterchip in dem Abschirmungskörper aus
leitfähigem Material enthalten ist.
In der Magnetspeichervorrichtung gemäß dem 14. Aspekt der
Erfindung ist es möglich, das Anlegen einer externen Belastung
auf eine Mehrzahl von Halbleiterchips zu reduzieren, da die
erste und zweite Spannungsentlastungsfilme mindestens einen
Halbleiterchip halten.
In der Magnetspeichervorrichtung gemäß dem 15. Aspekt der
Erfindung werden, da zwei Arten von Chip verwendet werden,
nämlich ein Magnetspeicherchip und der Schaltungschip, der die
peripheren Schaltungen des Speicherzellenarrays enthält, diese
Chips separat hergestellt, wodurch es nicht mehr notwendig ist,
die Differenz der Bildungstemperatur in Betracht zu ziehen, und
eine Optimierung der jeweiligen Bildungstemperatur möglich wird.
Ferner erfolgen die Herstellungsprozesse parallel, wodurch die
Herstellungszeit reduziert wird.
In der Magnetspeichervorrichtung gemäß dem 16. Aspekt der
Erfindung ist es möglich, wirkungsvoll das externe Magnetfeld
abzublocken, da der Abschirmungskörper aus ferromagnetischem
Material gebildet ist, das eine Magnetpermeabilität größer oder
gleich der der softferromagnetischen Schicht aufweist.
In der Magnetspeichervorrichtung gemäß dem 17. Aspekt der
Erfindung ist es möglich, wirkungsvoll das externe Magnetfeld
abzublocken, da der Abschirmungskörper aus einem
antiferromagnetischen Material gebildet ist.
In der Magnetspeichervorrichtung gemäß dem 18. Aspekt der
Erfindung ist es möglich, wirkungsvoll das externe Magnetfeld
abzublocken, da der Abschirmungskörper aus einem Mehrschichtfilm
gebildet ist, der aus einem ferromagnetischen Material und einem
antiferromagnetischen Material besteht.
In der Magnetspeichervorrichtung gemäß dem 19. Aspekt der
Erfindung kann die Richtung der Magnetisierung der
softferromagnetischen Schicht sicher mit einem geringen
Schreibstrom umgekehrt werden und der Leistungsverbrauch in
einer Schreiboperation kann folglich reduziert werden, da
mindestens ein Magnettunnelübergang bereitgestellt ist, so daß
die einfache Achse, die eine Richtung für einfache
Magnetisierung der softferromagnetischen Schicht darstellt,
einen Winkel von 40 bis 45 Grad bezüglich der Richtung der
Ausdehnung einer Mehrzahl von Bitleitungen und einer Mehrzahl
von Wortleitungen aufweist.
In der Magnetspeichervorrichtung gemäß dem 20. Aspekt der
Erfindung wird es möglich, die einfache Achse durch Anisotropie
zu definieren, die von der Form abhängt, und es wird möglich,
eine Änderung der einfachen Achse zu verhindern, da der
Magnettunnelübergang eine rechteckige Form aufweist, bei der in
einer Draufsicht die Seite parallel zur einfachen Achse länger
ist als die Seite senkrecht zu der einfachen Achse.
Da die Magnetspeichervorrichtung gemäß dem 21. Aspekt der
Erfindung mindestens einen Induktor und mindestens einen
Kondensator zur Bewahrung eines Stromflusses in mindestens der
ausgewählten Bitleitung und/oder der ausgewählten Wortleitung
durch LC-Resonanz enthält, kann der Schreibstrom zurückgeführt
und der Leistungsverbrauch in einer Schreiboperation dadurch
reduziert werden.
In der Magnetspeichervorrichtung gemäß dem 22. Aspekt der
Erfindung kann eine spezifische Struktur für das Zurückführen
des Schreibstroms in der Bitleitung erhalten werden.
In der Magnetspeichervorrichtung gemäß dem 23. Aspekt der
Erfindung kann eine spezifische Struktur für das Zurückführen
des Schreibstroms in der Wortleitung erhalten werden.
Da das Magnetsubstrat gemäß dem 24. Aspekt der Erfindung
mindestens den Mehrschichtfilm aufweist, der auf der gesamten
Hauptoberfläche bereitgestellt ist, um mindestens einen
Magnettunnelübergang zu bilden, bei der Herstellung der
Magnetspeichervorrichtung, die die Speicherzellen mit mindestens
einem Magnettunnelübergang enthält, kann der Herstellungsprozeß
weggelassen werden und die Herstellungskosten können verglichen
mit einem Fall, bei dem ein einfaches Halbleitersubstrat
verwendet wird und der Mehrschichtfilm auf einer Hauptfläche
dieses Substrats gebildet wird, reduziert werden.
Gemäß dem 25. Aspekt der Erfindung ist es möglich, ein
Magnetsubstrat zu erhalten, das zur Herstellung der
Magnetspeichervorrichtung geeignet ist, die eine Speicherzelle
mit einem einzelnen Magnettunnelübergang enthält.
Gemäß dem 26. Aspekt der Erfindung ist es möglich, ein
Halbleitersubstrat zu erhalten, das zur Herstellung der
Magnetspeichervorrichtung geeignet ist, die eine Speicherzelle
mit einer pn-Übergangsdiode unter dem einzelnen
Magnettunnelübergang enthält.
In dem Magnetsubstrat gemäß dem 27. Aspekt der Erfindung wird
die Betriebsgeschwindigkeit des MOSFETs hoch und folglich die
der Magnetspeichervorrichtung, da mindestens ein
Magnettunnelübergang auf dem SOI-Substrat gebildet ist, der die
parasitäre Kapazität eines MOSFETs reduziert.
Eine erste Aufgabe der Erfindung liegt in der Bereitstellung
eines MRAMs, bei dem der Leistungsverbrauch beim Schreiben
reduziert werden kann.
Eine zweite Aufgabe der Erfindung liegt in der Bereitstellung
eines MRAMs, bei dem die Zeit für Lösch- und Schreiboperationen
reduziert werden kann.
Diese und andere Aufgaben, Merkmale und Vorteile der Erfindung
werden durch die folgende detaillierte Beschreibung unter
Bezugnahme auf die beigefügten Zeichnungen genauer erklärt. Es
zeigen:
Fig. 1 eine perspektivische Ansicht einer Struktur
einer MRAM-Zelle;
Fig. 2 eine Ansicht einer Struktur eines
herkömmlichen MRAM-Zellenarrays;
Fig. 3 eine Ansicht einer Operation des herkömmlichen
MRAM-Zellenarrays;
Fig. 4 eine Ansicht einer Beziehung von Magnetfeldern
zur Spinumkehrung;
Fig. 5 eine Ansicht einer Struktur eines MRAM-
Zellenarrays gemäß einem ersten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 6 eine Ansicht, die eine Operation des MRAM-
Zellenarrays gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlicht;
Fig. 7 eine Ansicht einer Struktur des MRAM-
Zellenarrays gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 8 eine Ansicht, die eine Operation des MRAM-
Zellenarrays gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlicht;
Fig. 9 und 10 Ansichten, die eine Operation der
herkömmlichen MRAM-Zelle verdeutlichen;
Fig. 11 bis 14 Ansichten, die eine Operation der MRAM-Zelle
gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlichen;
Fig. 15 eine Ansicht einer Beziehung von Magnetfeldern
zur Spinumkehrung;
Fig. 16 und 17 Ansichten, die eine Operation der
herkömmlichen MRAM-Zelle verdeutlichen,
Fig. 18 bis 25 Ansichten, die eine Operation der MRAM-Zelle
gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlichen;
Fig. 26 ein Blockdiagramm eines Aufbaus eines MRAMs
gemäß einem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 27 ein Schaltungsdiagramm eines Konfiguration des
MRAMs gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 28 ein Zeitdiagramm einer Operation des MRAMs
gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 29 eine Ansicht der Abhängigkeit der angelegten
Spannung und einer Änderungsrate des
Magnettunnelwiderstands;
Fig. 30 eine Ansicht einer Struktur eines doppelten
Magnettunnelübergangs;
Fig. 31 ein Schaltungsdiagramm eines Aufbaus des MRAMs
gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 32 ein Zeitdiagramm einer Operation des MRAMs
gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 33 ein Schaltungsdiagramm eines Aufbaus des MRAMs
gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 34 ein Blockdiagramm eines Aufbaus mit den
Wortleitungen, die in einem MRAM geteilt sind,
gemäß einem dritten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 35 ein Blockdiagramm eines Aufbaus mit
hierarchischen Wortleitungen in dem MRAM gemäß
dem dritten bevorzugten Ausführungsbeispiel
der Erfindung;
Fig. 36 ein Konzept einer Struktur mit den
hierarchischen Wortleitungen in dem MRAM gemäß
dem dritten bevorzugten Ausführungsbeispiel
der Erfindung;
Fig. 37 ein Blockdiagramm eines Aufbaus mit den
Bitleitungen, die in dem MRAM geteilt sind,
gemäß dem dritten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 38 ein Blockdiagramm eines Aufbaus mit
hierarchischen Bitleitungen in dem MRAM gemäß
dem dritten bevorzugten Ausführungsbeispiel
der Erfindung;
Fig. 39 eine perspektivische Ansicht einer Struktur
eines MRAMs gemäß dem vierten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 40 bis 42 Querschnitte, die eine Operation des MRAMs
gemäß dem vierten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlichen;
Fig. 43 eine Draufsicht auf eine Struktur einer
Abwandlung des MRAMs gemäß dem vierten
bevorzugten Ausführungsbeispiel der Erfindung;
Fig. 44 und 45 Querschnitte von Strukturen von Abwandlungen
des MRAMs gemäß dem vierten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 46 eine Draufsicht auf eine Struktur einer
Abwandlung des MRAMs gemäß dem vierten
bevorzugten Ausführungsbeispiel der Erfindung;
Fig. 47 und 48 Draufsichten, die jeweils eine Konfiguration
eines MRAMs gemäß einem fünften bevorzugten
Ausführungsbeispiel der Erfindung zeigen;
Fig. 49 und 50 Querschnitte, die jeweils eine Struktur eines
Halbleitersubstrats gemäß einem sechsten
bevorzugten Ausführungsbeispiel der Erfindung
zeigen;
Fig. 51 ein Blockdiagramm einer Struktur eines
herkömmlichen MRAMs;
Fig. 52 und 53 Blockdiagramme, die jeweils eine Struktur
eines MRAMs gemäß einem siebenten bevorzugten
Ausführungsbeispiel der Erfindung zeigen;
Fig. 54 und 55 Querschnitte, die jeweils eine Struktur eines
herkömmlichen gepackten MRAMs zeigen;
Fig. 56 eine Querschnittsansicht eines Struktur eines
MRAMs gemäß einem achten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 57 eine Draufsicht auf eine Struktur des MRAMs
gemäß dem achten bevorzugten
Ausführungsbeispiel der Erfindung;
Fig. 58 bis 62 perspektivische Ansichten, die einen
Herstellungsprozeß des MRAMs gemäß dem achten
bevorzugten Ausführungsbeispiel der Erfindung
zeigen;
Fig. 63 eine Draufsicht, die eine Teilstruktur des
MRAMs gemäß dem achten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlicht;
Fig. 64A u. 64B Querschnitte, die jeweils eine Teilstruktur
des MRAMs gemäß dem achten bevorzugten
Ausführungsbeispiel verdeutlichen;
Fig. 65 und 66 Querschnitte, die jeweils eine Struktur des
MRAMs gemäß dem achten bevorzugten
Ausführungsbeispiel der Erfindung
verdeutlichen;
Fig. 67 eine Ansicht eines Konzepts eines
Magnettunnelübergangs;
Fig. 68 eine schematische Ansicht der Dichte von
Zuständen eines Übergangsmetalls;
Fig. 69 und 70 schematische Ansichten, die den
Tunnelmagnetwiderstands-Effekt verdeutlichen;
Fig. 71 und 72 Ansichten, die jeweils eine Beispielstruktur
eines Magnettunnelübergangs zeigen;
Fig. 73 eine Ansicht eines Beispiels eines
Ferromagnettunnelübergangselements vom
Spinventiltyp;
Fig. 74 eine Ansicht gemessener Eigenschaften des
Ferromagnettunnelübergangselements vom
Spinventiltyp;
Fig. 75 eine perspektivische Ansicht einer Struktur
eines MRAM-Zellenarrays gemäß dem Stand der
Technik;
Fig. 76 eine schematische Ansicht der Struktur des
MRAM-Zellenarrays gemäß dem Stand der Technik;
Fig. 77 ein äquivalentes Schaltungsdiagramm des MRAM-
Zellenarrays gemäß dem Stand der Technik; und
Fig. 78 eine Ansicht, die eine Operation des MRAM-
Zellenarrays gemäß dem Stand der Technik
verdeutlicht.
Ein MRAM gemäß dem ersten bevorzugten Ausführungsbeispiel der
Erfindung ist charakteristischerweise derart bereitgestellt, daß
eine einfache Achse einer softferromagnetischen Schicht, die
Bestandteil einer MRAM-Zelle ist, nicht parallel zu Bitleitungen
oder Wortleitungen sein kann, und spezieller einen Winkel von 40
bis 50 Grad bezüglich der Bitleitungen und der Wortleitungen
aufweist.
Unter Bezugnahme auf Fig. 1 wird zuerst eine typische Struktur
einer MRAM-Zelle beschrieben. Eine MRAM-Zelle MC, wie in Fig. 1
gezeigt, hat eine pn-Übergangsdiode 7, die aus einer n+-
Siliziumschicht 10 und einer p+-Siliziumschicht 11 gebildet ist,
die geschichtet sind.
Wolfram 12 (also eine Wolframschicht 12) ist auf der pn-
Übergangsdiode 7 gebildet, und die pn-Übergangsdiode ist durch
das Wolfram 12 elektrisch mit einem Magnettunnelübergang (MTJ) 8
verbunden.
Der MTJ hat eine geschichtete Struktur, bestehend aus einer
Schablonenschicht 15 (mit einer Filmdicke von 10 nm) aus Platin
(Pt), einer anfänglichen ferromagnetischen Schicht 16 (mit einer
Filmdicke von 4 nm) aus Permalloy von Ni81Fe19, einer
diamagnetischen Schicht 18 (mit einer Filmdicke von 10 nm) aus
Mn54Fe46, einer ferromagnetischen Schicht 20 (mit einer Filmdicke
von 8 nm) aus Permalloy von CoFe oder Ni81Fe19 und mit einer
festen Richtung der Magnetisierung, einer Tunnelbarriereschicht
22 aus Al2O3, einer softferromagnetischen Schicht 24 aus einem
Mehrschichtfilm aus CoFe mit einer Filmdicke von 2 nm und
Ni81Fe19 mit einer Filmdicke von 20 nm, und einer Kontaktschicht
26 aus Pt, in der Reihenfolge von unten nach oben.
Die MRAM-Zelle MC, die den MTJ 8 enthält, hat in einer
Draufsicht eine rechteckige Form, so daß eine Richtung parallel
zur längeren Seite eine einfache Achse in einer Spinrichtung von
Elektronen der softferromagnetischen Schicht 24 sein kann.
Ferner ist eine Richtung parallel zu ihrer kurzen Seite eine
schwere Achse, die eine Richtung darstellt, in der eine
Magnetisierung schwierig ist.
Fig. 2 zeigt eine Planarstruktur eines herkömmlichen MRAM-
Zellenarrays. Zum besseren Verständnis ist die MRAM-Zelle MC1
perspektivisch gezeigt.
Eine Mehrzahl von Wortleitungen WL1 sind parallel zueinander
bereitgestellt, und eine Mehrzahl von Bitleitungen BL1 sind
parallel zueinander bereitgestellt, die die Wortleitungen WL1
jeweils darüber kreuzen.
Die MRAM-Zellen (im folgenden einfach als "Zellen" bezeichnet)
MC1 sind an Kreuzungen der Wortleitungen mit den Bitleitungen
gebildet. Die schematischen Pfeile in jeder MRAM-Zelle MC1
zeigen eine Spinrichtung der softferromagnetischen Schicht 24 in
der MRAM-Zelle MC1, und die Richtung der Spins in allen MRAM-
Zellen MC1 in einem Stand-by Zustand ist nach rechts gerichtet,
wie in Fig. 2 gezeigt. Die Struktur der MRAM-Zelle MC1 ist
ferner die gleiche wie die der in Fig. 1 gezeigten
Speicherzelle MC, jedoch nicht auf diese Struktur begrenzt.
Fig. 3 zeigt eine Draufsicht, die schematisch einen
Schreibzustand eines herkömmlichen MRAM-Zellenarrays zeigt. Im
Folgenden werden die MRAM-Zellen MC1 voneinander unterschieden,
indem in einigen Fällen die Bezugszeichen MC1a, MC1b und MC1c
verwendet werden.
Wenn ein vorbestimmter Strom durch eine Wortleitung und eine
Bitleitung zur Adressenauswahl ("ausgewählte Wortleitung" und
"ausgewählte Bitleitung") bei einer Schreiboperation fließt,
werden Magnetfelder um den Strom herum gemäß dem Biot-Savart-
Gesetz erzeugt.
Es sei angenommen, daß das magnetische Feld, das um die
Bitleitung erzeugt wird, Hx ist, und daß das magnetische Feld,
das um die Wortleitung erzeugt wird, Hy ist. Die ausgewählte
Wortleitung und die ausgewählte Bitleitung werden mit den
Bezugszeichen WL1a und BL1a bezeichnet.
Eine Richtung des Stroms fließt in Fig. 3 vertikal nach oben in
der ausgewählten Bitleitung BL1b und horizontal nach rechts in
der ausgewählten Wortleitung WL1a.
Wenn ein vorbestimmter Strom durch die ausgewählte Wortleitung
WL1a und die ausgewählte Bitleitung BL1b fließt, werden die
Magnetfelder Hx und Hy an der Kreuzung (ausgewählte Adresse)
dieser Leitungen gekoppelt. Wenn das gekoppelte Magnetfeld
gegeben ist, dreht sich die Richtung der Magnetisierung der
softferromagnetischen Schicht 24 in der MRAM-Zelle MC1a, die an
der Kreuzung der ausgewählten Wortleitung WL1a mit den
ausgewählten Bitleitungen BL1b lokalisiert ist, in einer
Oberfläche der Schicht, um Daten zu schreiben. In Fig. 3 dreht
sich die Spinrichtung der MRAM-Zelle MC1a um nicht weniger als
90 Grad.
Durch Magnetanisotropie, die von der Zellenform abhängt, da der
Spin entlang der Richtung der einfachen Achse gedreht wird, wird
der Spin evtl. umgekehrt (um 180 Grad gedreht).
Andererseits ist der Strom derart gesetzt, daß der Spin der
softferromagnetischen Schicht 24 gedreht werden kann, jedoch
nicht in den halbausgewählten MRAM-Zellen 9, in denen der Strom
nur in der Wortleitung oder der Bitleitung fließt, die
darüberliegend und darunterliegend ausgebildet sind, also für
eine Mehrzahl von MRAM-Zellen MC1b, wie in Fig. 3 gezeigt.
Ferner kann in einer Mehrzahl von halbausgewählten Zellen MC1c
mit einem Stromfluß in der ausgewählten Bitleitung BL1a eine
Drehung nur durch das Magnetfeld Hx nicht groß genug sein, wie
in Fig. 3 gezeigt, da das Magnetfeld Hx, das um die ausgewählte
Bitleitung BL1a erzeugt wird, eine Richtung aufweist, die die
gleiche ist wie die der einfachen Achse.
Fig. 4 zeigt eine Beziehung der oben genannten drei
Magnetfelder in einem Fall, bei dem ein Magnetfeld Hk, das zur
Umkehrung des Spins erforderlich ist, erzeugt wird, indem die
Magnetfelder Hx und Hy gekoppelt werden. In Fig. 4 kennzeichnet
die horizontale Achse das Magnetfeld Hx und die vertikale Achse
das Magnetfeld Hy. Die Beziehung wird durch folgende Gleichung
ausgedrückt:
Hx2/3 + Hy2/3 = Hk2/3 (3)
Die in Fig. 4 gezeigte Kurve wird als "Asteroidkurve"
bezeichnet. Wenn das Magnetfeld Hk durch die Gleichung (4), wie
unten gezeigt, ausgedrückt wird, wird der Spin der
softferromagnetischen Schicht 24 umgekehrt.
Hx2/3 + Hy2/3 < Hk2/3 (4)
Das Magnetfeld Hk wird durch die Gleichung (5), wie unten gezeigt,
ausgedrückt, wobei die Richtung des Spins der
softferromagnetischen Schicht 24 erhalten bleibt.
Hx2/3 + Hy2/3 < Hk2/3 (5)
Eine Magnetflußdichte B, die um einen stationären Strom I
erzeugt wird, wird durch die Gleichung (6) gemäß dem Biot-
Savart-Gesetz ausgedrückt:
wobei µ die Magnetpermeabilität und R ein Abstand von dem Strom
I sind.
Eine Beziehung des Magnetfeldes H und der Magnetflußdichte B ist
ferner durch die Gleichung (7) ausgedrückt:
B = µH (7)
Entsprechend ist die Gleichung (8) wahr:
Wie aus Gleichung (8) ersichtlich, ist das Magnetfeld H
proportional zu dem stationären Strom I. Um den
Leistungsverbrauch beim Schreiben zu reduzieren, ist es folglich
wünschenswert das Magnetfeld Hk, das zur Spinumkehrung
erforderlich ist, zu reduzieren, mit anderen Worten, die Summe
Hx + Hy so klein wie möglich zu machen.
Die Erfinder haben eine Struktur des MRAM-Zellenarrays erreicht,
bei dem das magnetische Feld Hk reduziert werden kann.
Fig. 5 zeigt eine Struktur eines MRAM-Zellenarrays MA10 gemäß
dem ersten bevorzugten Ausführungsbeispiel der Erfindung. Wie in
Fig. 5 gezeigt, sind eine Mehrzahl von Wortleitungen WL1
parallel zueinander bereitgestellt und eine Mehrzahl von
Bitleitungen BL1 sind parallel zueinander, die die Wortleitungen
WL1 darüber kreuzen.
Die MRAM-Zellen MC2 sind an Kreuzungen der Wortleitungen mit den
Bitleitungen dazwischenliegend gebildet. Ferner ist die Struktur
der MRAM-Zelle MC2 zum Beispiel die gleiche wie die der in Fig.
1 gezeigten Speicherzelle MC, jedoch nicht auf diese Struktur
beschränkt.
Wie in Fig. 5 gezeigt, sind die MRAM-Zellen MC2 derart
bereitgestellt, daß die einfache Achse einen Winkel von 45 Grad
bezüglich der Bitleitungen und der Wortleitungen aufweist. Da
die MRAM-Zellen MC2 einen Winkel von 45 Grad diagonal nach
rechts oben in Bezug zu den Wortleitungen WL1 aufweisen, sind in
diesem Beispiel die Spinrichtungen aller MRAM-Zellen MC2
diagonal nach rechts oben in einem Stand-by Zustand, wie in
Fig. 5 gezeigt.
Fig. 6 zeigt eine Draufsicht, die schematisch, einen
Schreibzustand des MRAM-Zellenarrays MA10 verdeutlicht. Im
folgenden werden die MRAM-Zellen MC2 voneinander unterschieden,
indem die Bezugszeichen MC2a, MC2b und MC2c in einigen Fällen
verwendet werden.
Wenn ein vorbestimmter Strom durch die ausgewählte Wortleitung
WL1a und die ausgewählte Bitleitung BL1b fließt, werden die
magnetischen Felder Hx und Hy an der Kreuzung (ausgewählte
Adresse) dieser Leitungen gekoppelt. Ferner ist eine Richtung
des Stromflusses in Fig. 6 vertikal nach oben in der
ausgewählten Bitleitung BL1b und horizontal nach rechts in der
ausgewählten Wortleitung WL1a.
Wenn das gekoppelte Magnetfeld gegeben ist, dreht sich die
Richtung der Magnetisierung der softferromagnetischen Schicht 24
in der MRAM-Zelle MC2a, die an der Kreuzung der ausgewählten
Wortleitung WL1a mit der ausgewählten Bitleitung BL1b
lokalisiert ist, in eine Oberfläche der Schicht, um Daten zu
schreiben. Wie in Fig. 6 gezeigt, dreht sich die Spinrichtung
der MRAM-Zelle MC2a um nicht weniger als 90 Grad.
Durch Magnetanisotropie, die von der Zellenform abhängt, kann
dann der Spin umgekehrt werden (Rotation um 180 Grad), da der
Spin entlang der Richtung der einfachen Achse gedreht wird.
Andererseits ist der Strom derart gesetzt, daß der Spin der
softferromagnetischen Schicht 24 sich drehen kann, jedoch sollte
in den halbausgewählten MRAM-Zellen, in denen der Strom nur in
der Wortleitung oder der Bitleitung fließt, die darüberliegend
und darunterliegend bereitgestellt sind, nicht umgekehrt werden,
also für eine Mehrzahl von MRAM-Zellen MC2b und MC2c, wie in
Fig. 6 gezeigt.
In einer Mehrzahl von halbausgewählten Zellen MC2c mit einem
Stromfluß in der ausgewählten Bitleitung BL1a dreht sich der
Spin der softferromagnetischen Schicht 24, wie in Fig. 6
gezeigt, da das Magnetfeld Hx, das um die ausgewählte Bitleitung
BL1a erzeugt wird, die unter einem Winkel von 45 Grad bezüglich
der Richtung der einfachen Achse kreuzt, jedoch ist es möglich,
sowohl den Spin umzukehren als auch die Spinumkehrung zu
vermeiden, indem die Größen der Ströme gesteuert werden. Das
gleiche gilt für eine Mehrzahl von halbausgewählten Zellen MC2b
mit einem Stromfluß in der ausgewählten Wortleitung WL1a.
Fig. 7 zeigt eine Struktur des MRAM-Zellenarrays MA20 als ein
anderes Beispiel der Struktur gemäß dem ersten bevorzugten
Ausführungsbeispiel der Erfindung. Wie in Fig. 7 gezeigt, sind
eine Mehrzahl von Wortleitungen WL1 parallel zueinander
bereitgestellt, und eine Mehrzahl von Bitleitungen BL1 sind
parallel zueinander bereitgestellt, die die Wortleitungen WL1
darüber kreuzen.
Die MRAM-Zellen MC3 sind an Kreuzungen der Wortleitungen mit den
Bitleitungen dazwischenliegend gebildet. Die Struktur der MRAM-
Zelle MC3 ist ferner zum Beispiel die gleiche wie die der in
Fig. 1 gezeigten Speicherzelle MC, jedoch nicht auf diese
Struktur beschränkt.
Wie in Fig. 7 gezeigt, sind die MRAM-Zellen MC3 derart
bereitgestellt, daß die einfache Achse einen Winkel von 45 Grad
bezüglich der Bitleitungen und der Wortleitungen aufweisen kann.
Da die MRAM-Zellen MC3 unter einem Winkel von 45 Grad diagonal
nach rechts unten in Bezug auf die Wortleitungen WL1
bereitgestellt sind, sind in diesem Beispiel die Spinrichtungen
aller MRAM-Zellen MC3 im Stand-by-Zustand diagonal nach rechts
unten, wie in Fig. 7 gezeigt.
Fig. 8 zeigt eine Draufsicht, die schematisch einen
Schreibzustand des MRAM-Zellenarrays MA20 verdeutlicht. Die
MRAM-Zellen MC3 werden im folgenden voneinander unterschieden,
indem die Bezugszeichen MC3a, MC3b und MC3c in einigen Fällen
verwendet werden.
Wenn ein vorbestimmter Strom durch die ausgewählte Wortleitung
WL1a und die ausgewählte Bitleitung BL1a fließt, werden die
Magnetfelder Hx und Hy an der Kreuzung (ausgewählte Adresse)
dieser Leitungen gekoppelt.
Eine Richtung des Stromflusses in Fig. 8 ist vertikal nach oben
in der ausgewählten Bitleitung BL1a und horizontal nach rechts
in der ausgewählten Wortleitung WL1a.
Wenn das gekoppelte Magnetfeld gegeben ist, dreht sich die
Richtung der Magnetisierung der softferromagnetischen Schicht 24
in der MRAM-Zelle MC3a, die an der Kreuzung der ausgewählten
Wortleitung WLla und der ausgewählten Bitleitung BL1
bereitgestellt ist, in einer Oberfläche der Schicht, um Daten zu
schreiben. Die Spinrichtung der MRAM-Zelle MC3a dreht sich um
nicht weniger als 90 Grad, wie in Fig. 8 gezeigt.
Durch Magnetanisotropie, die von der Zellenform abhängt, da der
Spin sich entlang der Richtung der einfachen Achse dreht, kann
dann der Spin umgekehrt werden (Drehung um 180 Grad).
Andererseits wird der Strom gesetzt, so daß der Spin der
softferromagnetischen Schicht 24 sich drehen kann, jedoch sollte
in den halbausgewählten MRAM-Zellen, also in einer Mehrzahl von
MC3b und MC3c, wie in Fig. 8 gezeigt, keine Umkehrung erfolgen.
Unter Bezugnahme auf die Fig. 9 bis 25 wird als nächstes die
Optimierung der Anordnungsrichtung der MRAM-Zellen beschrieben.
Zuerst wird ein Fall beschrieben, bei dem die Spinrichtung durch
das gekoppelte Magnetfeld Hk umgekehrt wird.
Die Fig. 9 und 10 zeigen schematisch eine Beziehung einer
Spinrichtung der MRAM-Zelle MC1a an der ausgewählten Adresse
beim Schreiben in dem in Fig. 2 gezeigten herkömmlichen MRAM-
Zellenarray, und einer Richtung des gekoppelten Magnetfeldes Hk,
um den Spin umzukehren.
In den Fig. 9 und 10 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ1 = 135 Grad, unter der Annahme,
daß die Größen der Magnetfelder Hx und Hy gleich sind.
Die Fig. 11 und 12 zeigen schematisch eine Beziehung einer
Spinrichtung der MRAM-Zelle MC2a an der ausgewählten Adresse
beim Schreiben in das MRAM-Zellenarray MA10, wie in Fig. 5
gezeigt, und einer Richtung des gekoppelten Magnetfeldes Hk, um
den Spin umzukehren.
In den Fig. 11 und 12 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ2 = 90 Grad, unter der Annahme, daß
die Größen der Magnetfelder Hx und Hy gleich sind.
Außerdem zeigen die Fig. 13 und 14 schematisch eine Beziehung
einer Spinrichtung der MRAM-Zelle MC3a an der ausgewählten
Adresse beim Schreiben in das MRAM-Zellenarray MA20, wie in
Fig. 7 gezeigt, und einer Richtung des gekoppelten Magnetfeldes
Hk, um den Spin umzukehren.
In den Fig. 13 und 14 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ3 = 180 Grad, unter der Annahme,
daß die Größen des Magnetfeldes Hx und Hy gleich sind.
Fig. 15 zeigt ein Beziehung des gekoppelten Magnetfeldes Hk und
der Magnetfelder Hx und Hy. Die Beziehung ist die gleiche wie
die in Fig. 4 als Asteroidkurve gezeigte, und wenn die
Magnetfelder Hx und Hy auf der Asteroidkurve unter der Bedingung
erhalten werden, daß |Hx| + |Hy| = konstant ist, also ein
konstanter Schreibstrom vorliegt, gilt die Beziehung Hx = Hy =
Hk/2√2.
Basierend auf dieser Beziehung wird bei dem in den Fig. 9 und
10 gezeigten herkömmlichen MRAM-Zellenarray der Spin durch das
gekoppelte Magnetfeld bis zu 135 Grad gedreht und von diesem
Punkt bis 180 Grad wird der Spin durch Verwendung der
Magnetanisotropie, die von der Form abhängt, gedreht.
In dem in Fig. 12 gezeigten MRAM-Zellenarray MA10 wird
andererseits der Spin durch das gekoppelte Magnetfeld gleicher
Größe um ungefähr 90 Grad gedreht. Entsprechend liegt ein
kritischer Zustand vor, ob der Spin umgekehrt wird oder nicht,
selbst wenn die Magnetanisotropie, die von der Form abhängt,
verwendet wird. Wenn die Struktur des MRAM-Zellenarrays MA10
folglich ausgewählt wird, ist es wünschenswert, daß das
Magnetfeld Hx etwas größer sein sollte als das Magnetfeld Hy,
und der Drehwinkel θ2 des Spins sollte auf nicht weniger als 90
Grad gesetzt sein.
Da in 99999 00070 552 001000280000000200012000285919988800040 0002010164283 00004 99880dem MRAM-Zellenarray MA20 nach den Fig. 13 und 14 der
Spin durch das gekoppelte Magnetfeld gleicher Größe um 180 Grad
gedreht wird, wird der Spin sicher umgekehrt.
In einem Fall, bei dem die Richtung des Spins beibehalten wird,
selbst wenn das gekoppelte Magnetfeld Hk gegeben ist, zeigen die
Fig. 16 bis 21 jeweils schematisch eine Beziehung zwischen
einer Spinrichtung und einer Richtung des gekoppelten
Magnetfeldes Hk, um die Spinrichtung beizubehalten. Da die
Fig. 16 bis 21 zu den Fig. 9 bis 14 korrespondieren,
erfolgt keine erneute Beschreibung.
In den Fig. 16 und 17 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ11 = 45 Grad, unter der Annahme,
daß die Größen der Magnetfelder Hx und Hy gleich sind.
In den Fig. 18 und 19 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ12 = 0 Grad, unter der Annahme, daß
die Größen der Magnetfelder Hx und Hy gleich sind.
In den Fig. 20 und 21 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ13 = 90 Grad, unter der Annahme,
daß die Größen der Magnetfelder Hx und Hy gleich sind.
Entsprechend wird beim Schreiben die Spinrichtung bei dem in
Fig. 16 gezeigten MRAM-Zellenarray fast gehalten, und die
Spinrichtung in dem in Fig. 18 gezeigten MRAM-Zellenarray MA10
vollständig gehalten. Das MRAM-Zellenarray MA20, wie in Fig. 20
gezeigt, das sich in dem kritischen Zustand befindet, ob der
Spin umgekehrt wird oder nicht, ist nicht erwünscht.
Es ist erwünscht, von der oben genannten Beschreibung ausgehend,
die Struktur des MRAM-Zellenarrays MA20, wie in den Fig. 13
und 20 gezeigt, auszuwählen, unter Betrachtung der Richtung von
einem Strom, der in der Bitleitung und der Wortleitung fließt.
Die Struktur wird unter Bezugnahme auf die Fig. 22 bis 25
beschrieben.
Die Fig. 22 und 23 zeigen schematisch eine Beziehung zwischen
der Spinrichtung der MRAM-Zelle MC3a an der ausgewählten Adresse
beim Schreiben und der Richtung des gekoppelten Magnetfeldes Hk,
um den Spin in einem Fall umzukehren, bei dem der Strom, ähnlich
wie in Fig. 8 gezeigt, vertikal nach oben in der ausgewählten
Bitleitung BL1a fließt und horizontal nach rechts in der
ausgewählten Wortleitung WL1a in der Struktur des MRAM-
Zellenarrays MA20.
In den Fig. 22 und 23 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ4 = 180 Grad, unter der Annahme,
daß die Größen der Magnetfelder Hx und Hy gleich sind, und
folglich ist diese Struktur für einen Fall geeignet, um Daten zu
schreiben, indem die Spinrichtung umgekehrt wird.
Die Fig. 24 und 25 zeigen schematisch eine Beziehung zwischen
der Spinrichtung der MRAM-Zelle MC3a und der ausgewählten
Adresse beim Schreiben und der Richtung des gekoppelten
Magnetfeldes Hk, um die Spinrichtung in einem Fall zu halten,
bei dem der Strom vertikal nach unten in der ausgewählten
Bitleitung BL1a und horizontal nach links in der ausgewählten
Wortleitung WL1a in der Struktur des MRAM-Zellenarrays MA20
fließt.
Verglichen mit dem in Fig. 22 gezeigten Fall, wird ferner die
Richtung des Stroms, der in der Bitleitung und der Wortleitung
fließt, geändert.
In den Fig. 24 und 25 ist der Winkel des Spins und des
gekoppelten Magnetfeldes Hk θ5 = 0 Grad, unter der Annahme, daß
die Größen der Magnetfelder Hx und Hy gleich sind, und folglich
ist diese Struktur für einen Fall geeignet, um Daten zu
schreiben, indem die Spinrichtung gehalten wird.
Beide in den Fig. 22 und 24 gezeigte Strukturen haben den
Vorteil, daß ein Fehler beim Schreiben kleiner wird als beim
Stand der Technik, da die Richtung des gekoppelten Magnetfeldes
und die Richtung der einfachen Achse zusammenfallen.
Wie oben beschrieben, kann in dem MRAM gemäß dem ersten
bevorzugten Ausführungsbeispiel der Erfindung durch Anordnen der
MRAM-Zelle derart, daß die einfache Achse der
softferromagnetischen Schicht 24, die ein Bestandteil der MRAM-
Zelle ist, einen Winkel von 40 bis 45 Grad, vorzugsweise 45 Grad
aufweist, diagonal in Bezug auf die Bitleitung und die
Wortleitung, die Spinrichtung der MRAM-Zelle an der ausgewählten
Adresse sicher mit einem kleinen Schreibstrom umgekehrt werden,
und folglich kann der Leistungsverbrauch reduziert werden.
Durch Ändern der Richtung des Stroms, der durch die Bitleitung
und die Wortleitung fließt, zwischen den Fällen, wo die
Spinrichtung der MRAM-Zelle an der ausgewählten Adresse
umgekehrt ist, und wo die Spinrichtung beibehalten ist, wodurch
die Richtung des gekoppelten Magnetfeldes und die der einfachen
Achse zusammenfallen, kann der Fehler beim Schreiben reduziert
werden.
Ein MRAM gemäß dem zweiten bevorzugten Ausführungsbeispiel der
Erfindung enthält ein Paar von Lese/Schreib-Steuerschaltungen an
beiden Enden der Bitleitung und der Wortleitung. Die
Lese/Schreib-Steuerschaltung enthält einen ersten MOS-
Transistor, der die Bitleitung und eine
Leistungsversorgungsspannung VDD verbindet, und einen zweiten
MOS-Transistor, der die Bitleitung und eine Massespannung Vss
verbindet, und hat eine Funktion zur Lieferung bidirektionaler
Ströme an die Bitleitung beim Schreiben und eine Funktion zur
Ausgabe einer Spannung, verursacht durch einen Lesestrom, an
einen Leseverstärker beim Lesen.
Fig. 26 zeigt ein Blockdiagramm eines Aufbaus des MRAMs gemäß
dem zweiten bevorzugten Ausführungsbeispiel der Erfindung, wobei
ein MRAM-Zellenarray MCA und dessen periphere Schaltungen
gezeigt sind.
Wie in Fig. 26 gezeigt, empfängt ein Spaltenadressenpuffer CAB
ein Spaltenadressensignal, zur Umkehrung oder Verstärkung des
Signals und gibt es an einen Spaltendekoder CD aus.
Der Spaltendekoder CD dekodiert das Spaltenadressensignal und
gibt das dekodierte Signal an einen Multiplexer MUX aus.
Der Multiplexer MUX wählt eine Bitleitung gemäß dem dekodierten
Spaltenadressensignal aus. Gleichzeitig gibt der Multiplexer MUX
das Signal an eine erste Spaltenlese/Spaltenschreib-
Steuerschaltung CRW1, die mit einem Ende der Bitleitung
verbunden ist, und die erste Spaltenlese/Spaltenschreib-
Steuerschaltung CRW1 liefert eine Spannung und einen Strom gemäß
einem Lesen oder Schreiben an die ausgewählte Bitleitung.
Ein Reihenadressenpuffer RAB erhält ein Reihenadressensignal,
zur Umkehrung oder Verstärkung des Signals, und gibt es an einen
Reihendekoder RD aus.
Der Reihendekoder RD dekodiert das Reihenadressensignal und
wählt eine Wortleitung gemäß dem dekodierten
Reihenadressensignal aus. Gleichzeitig gibt der Reihendekoder RD
das Signal an eine erste Reihenlese/Reihenschreib-
Steuerschaltung RRW1, die mit einem Ende der Wortleitung
verbunden ist, und die erste Reihenlese/Reihenschreib-
Steuerschaltung RRW1 liefert eine Spannung und einen Strom gemäß
einem Lesen oder Schreiben an die ausgewählte Wortleitung.
Ferner werden Daten, die von dem MRAM-Zellenarray MCA gelesen
oder die in das MRAM-Zellenarray MCA geschrieben werden, von
außen über ein I/O-Puffer ausgegeben oder eingegeben.
Außerdem ist eine zweite Spaltenlese/Spaltenschreib-
Steuerschaltung CRW2 mit dem anderen Ende der Bitleitung
verbunden, und eine zweite Reihenlese/Reihenschreib-
Steuerschaltung RRW2 ist mit dem anderen Ende der Wortleitung
verbunden.
Fig. 27 zeigt ein Schaltungsdiagramm eines Aufbaus des MRAMs
von Fig. 26, wobei der Multiplexer MUX, der Spaltendekoder CD,
der Reihendekoder RD und das I/O-Puffer IOB weggelassen sind.
Ferner sind das Spaltenadressenpuffer CAB und das
Reihenadressenpuffer RAB zur besseren Veranschaulichung
weggelassen. Darüber hinaus wird auf den in Fig. 27 gezeigten
MRAM als MRAM 100 Bezug genommen.
Wie in Fig. 27 gezeigt, hat das MRAM-Zellenarray MCA MRAM-
Zellen MC11, MC21, MC12 und MC22. Jede MRAM-Zelle hat eine
Struktur, bei der ein Magnettunnelübergang (MTL) und eine pn-
Übergangsdiode in Reihe geschaltet sind, und der MTJ ist als
variabler Widerstand dargestellt, und eine in Serie verbundene
Schaltung mit dem MTJ und der pn-Übergangsdiode stellt eine
äquivalente Schaltung dar.
Der Grund warum der MTJ als variabler Widerstand dargestellt ist
liegt darin, daß der MTJ aus einer softferromagnetischen Schicht
(deren Spinrichtung änderbar ist, mit anderen Worten die
Richtung ihrer Magnetisierung ist änderbar) und einer
ferromagnetischen Schicht (deren Spinrichtung fest ist, mit
anderen Worten deren Magnetisierungsrichtung fixiert ist)
besteht, wobei ein Tunnelwiderstand klein ist, wenn die Spinne
dieser Schichten die gleiche Richtung aufweisen, und groß, wenn
die Spinne dieser Schichten entgegengesetzte Richtungen
aufweisen. Entsprechend hat der variable Widerstand zwei
Widerstandswerte.
Die MRAM-Zelle MC11 hat einen variablen Widerstand R11 und eine
Diode D11, die in Reihe zwischen der Bitleitung BL1 und der
Wortleitung WL1 geschaltet sind, die MRAM-Zelle MC21 hat einen
variablen Widerstand R21 und eine Diode D21, die in Reihe
zwischen der Bitleitung BL1 und der Wortleitung WL2 geschaltet
sind, die MRAM-ZelleMC12 hat einen variablen Widerstand R12 und
eine Diode D12, die in Reihe zwischen der Bitleitung BL2 und der
Wortleitung WL1 geschaltet sind, und die MRAM-Zelle MC22 hat
einen variablen Widerstand R22 und eine Diode D22, die in Reihe
zwischen der Bitleitung BL2 und der Wortleitung WL2 geschaltet
sind.
In der zweiten Spaltenlese/Spaltenschreib-Steuerschaltung CRW2
ist eine Drainspannung VDD an die Bitleitungen BL1 und BL2
jeweils durch die NMOS-Transistoren MN11 und MN21 angelegt. Die
Drainelektroden der NMOS-Transistoren MN11 und MN21 sind jeweils
mit Drainelektroden der NMOS-Transistoren MN12 und MN22
verbunden, und eine Sourcespannung VSS wird an die
Sourceelektroden der NMOS-Transistoren MN12 und MN22 angelegt.
Ausgaben von NAND-Gates ND1, ND2, ND3 und ND4 werden an
Gateelektroden der NMOS-Transistoren MN11, MN12, MN21 und MN22
gegeben, und jeweilige drei Eingänge der NAND-Gates ND1 bis ND4
werden mit dem Multiplexer MUX verbunden.
In der ersten Spaltenlese/Spaltenschreib-Steuerschaltung CRW1
wird die Drainspannung VDD an die Bitleitungen BL1 und BL2
jeweils durch einen NMOS-Transistor MN13 und einen variablen
Widerstand R31, und durch einen NMOS-Transistor MN23 und einen
variablen Widerstand R32 angelegt. Die Drainelektroden der NMOS-
Transistoren MN13 und MN23 sind jeweils mit den Drainelektroden
der NMOS-Transistoren MN14 und MN24 verbunden, und die
Sourcespannung VSS ist an Sourceelektroden der NMOS-Transistoren
MN14 und MN24 angelegt.
Ferner sind auch Sourceelektroden der NMOS-Transistoren MN13 und
MN23 mit dem Multiplexer MUX verbunden, der den Leseverstärker
enthält, um einen Lesestrom zu detektieren.
Darüber hinaus werden Ausgaben von den NAND-Gates ND5, ND6, ND7
und ND8 an Gateelektroden der NMOS-Transistoren MN13, MN14, MN23
und MN24 gegeben, und jeweilige drei Eingänge der NAND-Gates ND5
bis ND8 werden mit dem Multiplexer MUX verbunden.
In der ersten Reihenlese/Reihenschreib-Steuerschaltung RRW1 wird
die Drainspannung VDD an die Wortleitungen WL1 und WL2 jeweils
durch NMOS-Transistoren QN11 und QN21 angelegt. Die
Drainelektroden der NMOS-Transistoren QN11 und QN21 sind jeweils
mit den Drainelektroden der NMOS-Transistoren QN12 und QN22
verbunden, und die Sourcespannung VSS wird an die
Sourcelektroden der NMOS-Transistoren QN12 und QN22 angelegt.
Ferner sind die Gateelektroden der NMOS-Transistoren QN11, QN12,
QN21 und QN22 mit dem Reihendekoder RD verbunden.
In der zweiten Reihenlese/Reihenschreib-Steuerschaltung RRW2 ist
die Sourcespannung VSS jeweils durch die NMOS-Transistoren QN13
und QN14 an die Wortleitungen WL1 und WL2 angelegt.
Obwohl Fig. 27 zwei Reihen und zwei Spalten des MRAM-
Zellenarrays MCA zeigt, ist die Anzahl der Reihen und Spalten
nicht auf dieses Beispiel begrenzt.
Unter Bezugnahme auf die Fig. 27 bis 29 erfolgt eine
Beschreibung einer Operation des MRAM 100.
Fig. 28 zeigt ein Zeitdiagramm verschiedener Ströme und
Spannungen in dem MRAM 100 beim Lesen und Schreiben.
Fig. 28 zeigt ein Zeitdiagramm eines Lesestroms von einer
Spannung, die an die Wortleitung und die Bitleitung beim
Schreiben und Lesen der MRAM-Zellen MC11, MC21 und MC12 angelegt
ist, von Gatespannungen V11, V12, V13 und V14, die an jeweilige
Gateelektroden der NMOS-Transistoren MN11, MN12, MN13 und MN14
angelegt sind, von Gatespannungen VW1, VW2 und VW3, die an
jeweilige Gateelektroden der NMOS-Transistoren QN11, QN12 und
QN13 angelegt sind, und von der Sourcespannung VS1 des NMOS-
Transistors MN13.
In Fig. 28 sind die Spannungen der Wortleitung und der
Bitleitung im Stand-by Zustand jeweils VW und Vb.
Da jede MRAM-Zelle eine pn-Übergangsdiode enthält, werden die
Spannungen VW und Vb jeweils an die Wortleitung und die
Bitleitung angelegt, so daß eine Umkehrvorspannung an den pn-
Übergang der Diode im Stand-by Zustand angelegt ist. Wie in
Fig. 27 gezeigt, sind die Spannungen VW und Vb gesetzt, um eine
Beziehung VW < Vb zu erfüllen, da eine Kathode jeder Diode mit
der Wortleitung verbunden ist.
Unter der Annahme, daß die Spannung Vb = Sourcespannung VSS ist,
erfolgt jetzt eine Beschreibung einer Steuerung der Bitleitung
BL1.
Wie in Fig. 28 gezeigt, ist im Stand-by Zustand die Spannung VW
an alle Wortleitungen angelegt, und die Spannung Vb ist an alle
Bitleitungen angelegt. Um dies zu realisieren, sind die vier
NMOS-Transistoren MN11, MN12, MN13 und MN14 von Fig. 28
bereitgestellt.
Speziell wird im Stand-by Zustand die Sourcespannung VSS an die
Gatespannungen V11 und V13 gegeben, so daß die NMOS-Transistoren
MN11 und MN13 in einen AUS-Zustand gebracht werden, und die
Drainspannung VDD wird an die Gatespannungen V12 und V14 gegeben,
so daß die NMOS-Transistoren MN12 und MN14 in einen EIN-Zustand
gebracht werden.
Falls die Gatespannung VW1 angelegt ist, so daß der NMOS-
Transistor QN11 in einem EIN-Zustand gebracht werden soll, wird
die Gatespannung VW2 angelegt, so daß der NMOS-Transistor QN12
in einen AUS-Zustand gebracht werden sollte, und die
Gatespannung VW3 wird so angelegt, daß der NMOS-Transistor QN13
in einem AUS-Zustand sein sollte.
Da darüber hinaus die Sourceelektrode des NMOS-Transistors QN11
mit der Drainspannung VDD verbunden ist, wird eine Spannung VDD +
ΔVDD an die Gatespannung VW1 angelegt. Dies erfolgt zur
Kompensation des Spannungsabfalls durch eine Schwellenpannung
des Transistors.
Als Ergebnis wird die Sourcespannung VSS an die Bitleitungen BL1
angelegt, und die Drainspannung VDD wird an die Wortleitungen
WL1 angelegt.
Das Schreiben von Daten "1" in die MRAM-Zelle MC11 (Umkehrung
der Spinrichtung) erfordert das Liefern eines Stroms an die
ausgewählte Wortleitung WL1 und die ausgewählte Bitleitung BL1.
In dem in Fig. 27 gezeigten MRAM 100 wird angenommen, daß die
bidirektionalen Ströme nur durch die Bitleitung fließen sollen.
In diesem Fall sind die NMOS-Transistoren MN11 und MN14 im EIN-
Zustand, und die NMOS-Transistoren MN12 und MN13 sind in dem
AUS-Zustand. Da die Sourceelektrode des NMOS-Transistors MN11
mit der Drainspannung VDD verbunden ist, ist jedoch eine
Spannung VDD + ΔVDD als Gatespannung V11 angelegt.
Als Ergebnis hat ein Strom IBT, der in der ausgewählten
Bitleitung BL1 fließt, eine Richtung nach unten in der Fig. 27.
Andererseits hat ein Strom IWD, der in der ausgewählten
Wortleitung WL1 fließt, eine Richtung nach rechts in Fig. 27,
indem die NMOS-Transistoren QN11 und QN13 in den EIN-Zustand und
der NMOS-Transistor QN12 in den AUS-Zustand gebracht werden. Da
die Sourceelektrode des NMOS-Transistors QN11 mit der
Drainspannung VDD verbunden ist, wird jedoch eine Spannung von
VDD + ΔVDD als Gatespannung VW1 angelegt.
Folglich dreht ein Magnetfeld, das durch die Ströme IWD und IBT
erzeugt wird, die jeweils in der ausgewählten Wortleitung WL1
und der ausgewählten Bitleitung BL1 fließen, den Spin der
softferromagnetischen Schicht in dem MTJ der MRAM-Zelle MC11,
beim Datenschreiben.
Beim Lesen von Daten "1", die in die MRAM-Zelle MC11 geschrieben
sind, wird eine Vorwärtsspannung nur an die Diode D11 der MRAM-
Zelle MC11 angelegt, um einen Lesestrom ISC zu liefern. Der Fluß
des Lesestroms ISC in der MRAM-Zelle MC11 erzeugt einen
Spannungsabfall in der Bitleitung BL1. Aufgrund der Größe des
Spannungsabfalls wird entschieden, ob die Daten "0" oder "1"
sind.
Um die Vorwärtsspannung an die Diode D11 anzulegen, werden die
Spannungen Vb und VW an die ausgewählte Wortleitung WL1 und die
ausgewählte Bitleitung BL1 jeweils angelegt. Um diesen Zustand
zu realisieren, werden die NMOS-Transistoren MN11 und MN13 in
den EIN-Zustand gebracht, und die NMOS-Transistoren MN12 und
MN14 werden in den AUS-Zustand gebracht.
Da die Sourcespannung der NMOS-Transistoren MN11 und MN13 VDD
ist, wird jedoch eine Spannung von VDD + ΔVDD als Gatespannungen
V11 und V13 angelegt.
Zu diesen Zeitpunkt ist immer noch eine Umkehrvorspannung an die
pn-Übergangsdiode D22 der MRAM-Zelle MC22, an der nicht
ausgewählten Adresse (die Spannung VW ist an die Wortleitung WL2
angelegt, und die Spannung Vb ist an die Bitleitung BL2
angelegt) angelegt, wobei keine Potentialdifferenz (0
Vorspannung) zwischen den Dioden D12 und D21 der MRAM-Zellen
MC12 und MC21 an der halbausgewählten Adresse und keine
Stromflüsse in den MRAM-Zellen MC12, MC21 und MC22 vorliegen.
Es wird hier angenommen, daß von zwei Widerstandswerten des
variablen Widerstands R11 (also des MTJs) ein größerer RH ist
und ein kleinerer RL.
Die Größe des Lesestroms ISC, der in der MRAM-Zelle MC11 fließt,
ändert sich mit dem Widerstandswert der MTJ (also mit dem Wert
des variablen Widerstands R11). Unter der Annahme, daß die Werte
des Lesestroms IL und IH sind, wenn die Widerstandswerte der MTJ
RL und RH sind, gilt die Beziehung IL < IH, da RH < RL.
Da der Lesestrom in der MRAM-Zelle MC11 fließt, fällt eine
Spannung VS1 der Sourceelektrode des NMOS-Transistors MN13 (der
mit dem Multiplexer MUX verbunden ist) unter die Drainspannung
VDD.
Der Spannungsabfall hängt von dem Magnettunnelwiderstandswert
ab, und der Leseverstärker, der in den Multiplexer MUX enthalten
ist, vergleicht den Spannungsabfall mit einer Referenzspannung,
um Daten "1" zu detektieren.
Das Schreiben von Daten "0" in die MRAM-Zelle MC11 (Halten der
Spinrichtung) unterscheidet sich von dem Schreiben von Daten "1"
dadurch, daß die Richtung des Stroms, der in der ausgewählten
BL1 fließt, umgekehrt ist. Zur Realisierung dieses Zustands
werden die NMOS-Transistoren MN11 und MN14 in den AUS-Zustand
gebracht, und die NMOS-Transistoren MN12 und MN13 werden in den
EIN-Zustand gebracht.
Als Ergebnis hat der Strom IBT, der in der ausgewählten
Bitleitung BL1 fließt, eine Richtung nach oben in der Fig. 27.
Beim Lesen von Daten "0", die in die MRAM-Zelle MC11 geschrieben
sind, sind die Operationen der NMOS-Transistoren MN11, MN12,
MN13 und MN14 die gleichen wie beim Lesezustand 1 (Lesen von 1).
Die Potentialdifferenz ΔV zwischen der Spannung VS1 der
Sourceelektrode des NMOS-Transistors MN13 beim Lesen von Daten
"0" und der beim Lesen von Daten "1" wird jedoch größer, wenn
die Änderungsrate (RH - RL) in dem Magnettunnelwiderstand größer
wird. Da eine Toleranz in Bezug auf die Referenzspannung bei der
Detektion durch den Leseverstärker größer wird wenn die
Potentialdifferenz ΔV größer wird, wird die Detektion
einfacher.
Fig. 29 zeigt die Abhängigkeit der angelegten Spannung von der
Änderungsraten im Magnettunnelwiderstand. In Fig. 29
kennzeichnet die horizontale Achse eine Vorspannung, die an den
MTJ angelegt wird, und die vertikale Achse kennzeichnet die
Änderungsrate im Magnettunnelwiderstand {(RH - RL)/RL}. Fig. 29
zeigt ferner Eigenschaften eines einzelnen
Magnettunnelübergangs, der eine Tunnelbarriereschicht aufweist,
und ein MTJ ist, wie oben diskutiert, und ebenso die
Eigenschaften eines doppelten Magnettunnelübergangs, der zwei
Tunnelbarriereschichten aufweist.
Wie in Fig. 29 gezeigt, wird die Änderungsrate im
Magnettunnelwiderstand ein Maximum, wenn eine Spannung, die an
den (einzelnen und doppelten) Magnettunnelübergang angelegt ist
ungefähr 0,1 V ist. Entsprechend ist es wünschenswert, daß die
Spannung VW, die an die ausgewählte Bitleitung BL1 angelegt
wird, beim Lesen um 0,1 V größer ist, als die Spannung, die an
der pn-Übergangsdiode angelegt ist. Diese Spannung wird
erreicht, indem die Gatespannungen der NMOS-Transistoren MN11
und MN13 auf VDD + ΔVDD gesteuert werden.
Im folgenden wird unter Bezugnahme auf Fig. 30 eine Struktur
des doppelten Magnettunnelübergangs beschrieben. Wie in Fig. 30
gezeigt, hat der doppelte Magnettunnelübergang eine Struktur, in
der eine erste antiferromagnetische Schicht AF1, eine
ferromagnetische Schicht FM1, eine erste Tunnelbarriereschicht
TB1, eine softferromagnetische Schicht FMS, eine zweite
Tunnelbarriereschicht TB2 und eine zweite antiferromagnetische
Schicht AF2 geschichtet sind.
In einer derartigen Struktur wird eine Spannung von VX/2 an die
erste und die zweite Tunnelbarriereschicht TB1 und TB2 angelegt,
wenn eine Spannung VX zwischen den Anschlüssen TA und TB der
ersten und der zweiten antiferromagnetischen Schicht AF1 und AF2
angelegt wird.
Andererseits wird die Spannung VX an einen
Tunnelbarrieredünnfilm in dem einzelnen Magnettunnelübergang
angelegt, und die Änderungsrate im Magnettunnelwiderstand ist in
dem doppelten Magnettunnelübergang größer als in dem einzelnen
Magnettunnelübergang, da die Änderungsrate im
Magnettunnelwiderstand kleiner wird, wenn eine angelegte
Spannung größer wird, und folglich entsteht ein Unterschied
bezüglich der Eigenschaften des einzelnen Magnettunnelübergangs
und des doppelten Magnettunnelübergangs, wie in Fig. 29
gezeigt.
Da, wie oben diskutiert, der MRAM gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 und die zweite
Spaltenlese/Spaltenschreib-Steuerschaltung CRW2 an beiden Enden
der Bitleitungen und Ber Wortleitungen in dem MRAM-Zellenarray
MCA enthält, und diese Steuerschaltungen die ersten MOS-
Transistoren (MN11, MN21, MN13 und MN23) aufweisen, um die
Bitleitungen mit der Spannung VDD zu verbinden, und die zweiten
MOS-Transistoren (MN12, MN22, MN14 und MN24), um die
Bitleitungen mit der Spannung VSS zu verbinden, kann die
Richtung des Stroms, der in der ausgewählten Bitleitung fließt,
geändert werden, indem die NMOS-Transistoren geschaltet werden,
und folglich kann die Spinrichtung der softferromagnetischen
Schicht in dem MTJ willkürlich geändert werden. Die NMOS-
Transistoren MN11 und MN12, MN21 und MN22, MN13 und MN14, und
MN23 und MN24, die das zu verbindende Ziel mit beiden Enden der
Bitleitungen zwischen den Spannungen VDD und VSS schalten
können, können als Schaltmittel bezeichnet werden.
Da die ersten MOS-Transistoren in der ersten
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 mit dem
Multiplexer MUX verbunden sind, der den Leseverstärker enthält
ist, wird eine Spannung, die durch den Lesestrom beim Lesen von
Daten erzeugt wird, an den Multiplexer MUX ausgegeben.
Als eine erste Abwandlung des zweiten bevorzugten
Ausführungsbeispiels der Erfindung, ist ein MRAM 200 in Fig. 31
gezeigt. Der MRAM 200 hat fast die gleiche Struktur wie der MRAM
100, wie in Fig. 27 gezeigt, mit der Ausnahme, daß PMOS-
Transistoren MP11, MP13, MP21, MP23, QP11 und QP21
bereitgestellt sind, anstelle der NMOS-Transistoren MN11, MN13,
MN21, MN23, QN11 und QN21 in dem MRAM 100, und der Ausgang des
NAND-Gates ND11 an die Gateelektroden des PMOS-Transistors MP11
und des NMOS-Transistors MN12 gegeben wird, der Ausgang von dem
NAND-Gate ND12 an die Gateelektroden des PMOS-Transistors MP21
und des NMOS-Transistors MN22 gegeben wird, der Ausgang des
NAND-Gates ND13 an die Gateelektroden des PMOS-Transistors MP13
und des NMOS-Transistors MN14 gegeben wird, und der Ausgang von
dem NAND-Gate ND14 an die Gateelektroden des PMOS-Transistors
MP23 und des NMOS-Transistors MN24 gegeben wird, wodurch die
Gateeingänge gemeinsam werden.
Da die Spannung VDD + ΔVDD an die Gateelektroden der NMOS-
Transistoren MN11, MN13, MN21 und MN23 im EIN-Zustand in dem
MRAM 100, wie in Fig. 27 gezeigt, angelegt wird, besteht die
Möglichkeit, daß eine Last auf die Gateisolationsfilme in diesen
NMOS-Transistoren größer wird als die in den NMOS-Transistoren
MN12, MN14, MN22 und MN24, deren Gatespannungen jeweils VDD
sind.
In dem in Fig. 30 gezeigten MRAM 200 wird jedoch durch Auswahl
der PMOS-Transistoren MP11, MP13, MP21 und MP23 nicht mehr
Spannung als VDD an die Gateelektroden angelegt, und folglich
wird die Last auf die Gateisolationsfilme reduziert.
Durch Auswahl der PMOS-Transistoren MP11, MP13, MP21 und MP23
können ferner die Gateeingänge gemeinsam mit den NMOS-
Transistoren MN12, MN14, MN22 und MN24 ausgebildet werden, und
der PMOS-Transistor MP11 und der NMOS-Transistor MN12, der PMOS-
Transistor MP21 und der NMOS-Transistor MN22, der PMOS-
Transistor MP13 und der NMOS-Transistor MN14, und der PMOS-
Transistor MP23 und der NMOS-Transistor MN24 bilden jeweils
Inverter (Treiber und Puffer), um den Leistungsverbrauch
verglichen mit dem MRAM 100 zu reduzieren.
Fig. 32 zeigt ein Zeitdiagramm verschiedener Ströme und
Spannungen in dem MRAM 200 beim Lesen und Schreiben.
Da die Gateeingänge der PMOS-Transistoren MP11 und MP13 in dem
MRAM 200, und die der NMOS-Transistoren MN12 und MN14 jeweils
gemeinsam gebildet sind, haben die Gatespannungen V11 und V12 das
gleiche Zeitdiagramm, und die Gatespannungen V13 und V14 haben
das gleiche Zeitdiagramm.
Da die Gateeingänge des PMOS-Transistors QP11 und des NMOS-
Transistors QN12 (ähnlich wie die Gateeingänge des PMOS-
Transistors QP21 und des NMOS-Transistors QN22) gemeinsam
ausgebildet sind, haben ferner die Gatespannungen VW1 und VW2 die
gleichen Zeitdiagramme, jedoch ist die Basisoperation die
gleiche wie in dem MRAM 100.
Darüber hinaus wird in diesen Beispielen davon ausgegangen, daß
die Spannung Vb = die Sourcespannung VSS und die Spannung VW =
die Drainspannung VDD sind. Wenn die Eigenschaften des MTJ die
gleichen sind wie die des in Fig. 29 gezeigten, wird speziell
die Drainspannung VDD auf fast den gleichen Wert gesetzt, der
durch Addition der Spannung, die an der pn-Übergangsdiode in
jeder MRAM-Zelle anliegt, mit 0,1 V erhalten wird.
Die Lese/Schreib-Steuerschaltungen des MRAMs 100 und 200 können
mit einem benachbarten MRAM-Zellenarray geteilt werden (nicht
gezeigt). In diesem Fall wird durch das Teilen der Bereich der
Vorrichtung reduziert.
Als zweite Abwandlung des zweiten bevorzugten
Ausführungsbeispiels gemäß der Erfindung ist in Fig. 33 ein
MRAM 300 gezeigt. Der MRAM 300 hat fast die gleiche Struktur wie
der in Fig. 31 gezeigte MRAM 200, mit der Ausnahme, daß NMOS-
Transistoren MN15, MN16, MN25 und MN26 zwischen den
Drainelektroden des PMOS-Transistors PM11 und des NMOS-
Transistors MN12 eingefügt sind, zwischen denen des PMOS-
Transistors MP13 und des NMOS-Transistors MN14, zwischen denen
des PMOS-Transistors MP21 und des NMOS-Transistors MN22, und
zwischen denen des PMOS-Transistors MP23 und des NMOS-
Transistors MN24, und die NMOS-Transistoren QN1 und QN2 sind
zwischen den Drainelektroden des PMOS-Transistors QP11 und des
NMOS-Transistors QN12, und zwischen denen des PMOS-Transistors
QP21 und des NMOS-Transistors QN22 eingefügt.
Ferner sind die Gatespannungen der NMOS-Transistoren MN15, MN16,
MN25, MN26, QN1 und QN2 auf eine DC-Spannung VGG fixiert.
Diese NMOS-Transistoren sind bereitgestellt, um einen
Fehlerstrom zu reduzieren, speziell den Fehlerstrom eines
MOSFET, der durch BTBT (Band zu Band Tunnelung) aufgrund eines
hohen elektrischen Feldes an einem Drainende, durch TAT (Trap
Assisted Tunneling, Verunreinigungsionisierung) und SRH
(Schockley-Read-Hall-Prozeß) erzeugt wird.
Zur Reduzierung des Fehlerstroms ist es nur notwendig, daß
elektrische Feld an dem Drainende zu reduzieren. Durch Einfügen
des NMOS-Transistors MN15 zwischen den Drainelektroden des PMOS-
Transistors MP11 und des NMOS-Transistors MN12 und durch Setzen
der Gatespannung des NMOS-Transistors MN15 auf eine vorbestimmte
DC-Spannung (hier eine Spannung VGG), können die
Drainspannungen, die an den NMOS-Transistoren MN12 und MN15
anliegen, reduziert werden.
Zum Beispiel ist die Spannung VGG auf VDD/2 + Vthn (die
Schwellenspannung des NMOS-Transistors MN15) gesetzt, und
angelegt, so daß der NMOS-Transistor MN15 immer in dem EIN-
Zustand sein kann. Wenn der NMOS-Transistor MN12 dann in den
EIN-Zustand kommt, da zwei Widerstände in Reihe geschaltet sind,
zusammen mit dem NMOS-Transistor MN15, und die
Belastungsspannungen (Drainspannung VDD) auf den NMOS-
Transistoren MN12 und MN15 durch Widerstandsteilung gleich sind,
kann der Gesamtfehlerstrom der NMOS-Transistoren MN12 und MN15
stark reduziert werden, verglichen mit dem Fall, bei dem der
NMOS-Transistor MN15 nicht eingefügt ist, mit anderen Worten bei
dem nur der NMOS-Transistor MN12 vorhanden ist, und der
Leistungsverbrauch kann ebenso reduziert werden.
Das Setzen der Spannung VGG auf VDD/2 + Vthn basiert auf der
Kenntnis, daß dieses Setzen die Belastungsspannungen auf die
NMOS-Transistoren MN12 und MN15 gleich und zu einem Minimum
macht, jedoch ist die Spannung VGG nicht speziell auf diesen
Spannungswert begrenzt, nur falls der Leistungsverbrauch
reduziert werden kann.
Die gleiche Wirkung, wie oben genannt, kann durch die NMOS-
Transistoren MN16, MN25 und MN26 erhalten werden.
Die NMOS-Transistoren QN1 und QN2, die zwischen den
Drainelektroden des PMOS-Transistors QP11 und des NMOS-
Transistors MN12 und zwischen denen des PMOS-Transistors QP21
und des NMOS-Transistors QN22 angeordnet sind, können den
Fehlerstrom stark reduzieren und den Leistungsverbrauch
minimieren.
Obwohl in dem vorangegangenen davon ausgegangen wurde, daß
bidirektionale Ströme in den Bitleitungen und ein
unidirektionaler Strom in den Wortleitungen des MRAM-
Zellenarrays beim Schreiben von Daten fließt, ist ein Fall
möglich, bei dem der unidirektionale Strom in den Bitleitungen,
und die bidirektionalen Ströme in den Wortleitungen fließen.
Außerdem können anstelle der pn-Übergangsdiode in der MRAM-Zelle
Elemente mit EIN/AUS-Eigenschaften, wie etwa ein MOSFET, TFT
(Dünnfilmtransistor) und ein Bipolartransistor verwendet werden.
Das charakteristische Merkmal eines MRAMs gemäß dem dritten
bevorzugten Ausführungsbeispiel der Erfindung liegt darin, daß
die Wortleitung oder die Bitleitung in eine Mehrzahl von
Nebenwortleitungen oder Nebenbitleitungen unterteilt ist.
Davon ausgehend, daß der spezifische Widerstand der Leitung ρ
ist, die Länge der Leitung l und der Querschnitt der Leitung S,
kann der Leitungswiderstand durch folgende Gleichung (9)
ausgedrückt werden:
Ferner davon ausgehend, daß der Strom, der in der Leitung
fließt, I ist, kann der Leistungsverbrauch P durch folgende
Gleichung (10) ausgedrückt werden:
Entsprechend kann festgestellt werden, daß der
Leistungsverbrauch reduziert werden kann, wenn die Länge l der
Leitung verkürzt wird. Wenn eine Leitung in zwei Leitungen
geteilt wird, wird zum Beispiel der Leistungsverbrauch halbiert,
und wenn eine Leitung in n-Leitungen (n ist ganzzahlig nicht
kleiner als 2) geteilt wird, wird der Leistungsverbrauch 1/n,
und folglich kann der Leistungsverbrauch während des Schreibens
in einen MRAM reduziert werden.
Wenn die Anzahl von Speicherzellen, die mit einer Wortleitung
verbunden sind, erhöht wird, erhöht sich die Kapazität der Last.
Als Ergebnis erhöht sich die Verzögerungszeit von Signalen, die
durch die Wortleitung übertragen werden, was sich nachteilig auf
die Zugriffsgeschwindigkeit auswirkt.
Durch Teilen der Wortleitungen in eine Mehrzahl von
Nebenwortleitungen, um die Leitungslänge zu verkürzen, wird
jedoch die Anzahl von Speicherzellen, die mit einer Leitung
verbunden sind, reduziert, und folglich wird die Kapazität der
Last reduziert. Als Ergebnis kann die Verzögerungszeit
verglichen mit einer Speichervorrichtung reduziert werden, bei
der die Wortleitung nicht unterteilt ist. Folglich kann ein
Hochgeschwindigkeitszugriff erhalten werden. Das gleiche gilt
für die Bitleitungen. Eine spezifische Struktur des MRAMs gemäß
dem dritten bevorzugten Ausführungsbeispiel der Erfindung wird
im folgenden beschrieben.
Fig. 34 zeigt ein Blockdiagramm eines Aufbaus eines MRAMs 400,
bei dem die Wortleitungen geteilt sind. Der MRAM 400 hat eine
Mehrzahl von MRAM-Zellenarrays 66, wie in Fig. 34 gezeigt.
Jedes MRAM-Zellenarray 66 hat die erste
Reihenlese/Reihenschreib-Steuerschaltung RRW1 mit den ersten
Enden einer Mehrzahl von Wortleitungen 64 verbunden, die zweite
Reihenlese/Reihenschreib-Steuerschaltung RRW2 mit den zweiten
Enden der Wortleitungen 64 verbunden, die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 mit den ersten
Enden einer Mehrzahl von Bitleitungen 69 verbunden und die
zweite Spaltenlese/Spaltenschreib-Steuerschaltung CRW2 mit den
zweiten Enden der Bitleitungen 69 verbunden.
Diese Steuerschaltungen sind ferner die gleichen wie in den
MRAMs 100 bis 300 gemäß dem zweiten bevorzugten
Ausführungsbeispiel der Erfindung, und folglich sind die
gleichen Bezugsziffern verwendet, was jedoch keine Einschränkung
sein soll.
Eine Mehrzahl von Speicherzellenarray-Auswahlleitungen 70, die
mit einem nicht gezeigten Spaltendekoder verbunden sind, sind
korrespondierend zu den MRAM-Zellenarrays 66 bereitgestellt.
Ausgänge einer Mehrzahl von UND-Gates 62, die einen
Reihendekoder bilden, sind jeweils mit Hauptwortleitungen 67
verbunden. Ferner ist die Anzahl von Hauptwortleitungen 67
gleich der Anzahl von Wortleitungen in jedem MRAM-Zellenarray
66.
Zwei UND-Gates 61, deren Eingänge die Speicherzellenarray-
Auswahlleitung 70 und die Hauptwortleitung 67 sind, sind mit
Kreuzungen einer Mehrzahl von Speicherzellenarray-
Auswahlleitungen 70 und einer Mehrzahl von Hauptwortleitungen 67
verbunden, und deren Ausgänge sind mit Nebenwortleitungen 64
durch die erste Reihenlese/Reihenschreib-Steuerschaltung RRW1
verbunden. Die Nebenwortleitungen 64 korrespondieren zu den
Wortleitungen jedes MRAM-Zellenarrays 66.
Im folgenden wird ein Betrieb des MRAM 400 beschrieben.
Wenn eine der Speicherzellenarray-Auswahlleitungen 70 und eine
der Hauptwortleitungen 67 aktiv werden, aktiviert zum Beispiel
das UND-Gate 61, das mit der aktiven Speicherzellenarray-
Auswahlleitung 70 und der aktiven Hauptwortleitung 67 verbunden
ist, die Nebenwortleitung 64, die mit seinem Ausgang verbunden
ist.
In diesem Fall, da die aktive Hauptwortleitung 67 nicht direkt
mit der MRAM-Zelle verbunden ist, enthält ihre Kapazität nicht
die Kapazität der MRAM-Zellen, die das MRAM-Zellenarray 66
bilden. Entsprechend wird die Kapazität, die in der Wortleitung
enthalten ist, stark reduziert, verglichen mit einem Aufbau, bei
dem eine MRAM-Zelle durch eine Wortleitung über einer Mehrzahl
von MRAM-Zellenarrays ausgewählt wird.
Durch Verkürzen der Nebenwortleitung 64 nur über ein MRAM-
Zellenarray 66 derart, daß die Verzögerung (CR-Verzögerung), die
durch die Kapazität und den Widerstand erzeugt wird,
vernachlässigbar wird, ermöglicht der MRAM 400 im wesentlichen
eine rechtzeitige Reduzierung, um eine spezifizierte MRAM-Zelle
auszuwählen, wodurch die Betriebsgeschwindigkeit verbessert
wird.
Die Kapazität der MRAM-Zelle wird im folgenden diskutiert. Als
Beispiel wird ein Fall betrachtet, bei dem die MRAM-Zelle aus
dem MTJ (Magnettunnelüergang) und der pn-Übergangsdiode, die in
Reihe geschaltet sind, gebildet ist.
In diesem Fall ist die Kapazität CM der MRAM-Zelle die
Kapazität, die durch serielles Verbinden der Kapazität CTMR des
MTJ und der Kapazität CD der pn-Übergangsdiode erhalten wird,
wie durch folgende Gleichung (11) ausgedrückt:
Da nur auf die MRAM-Zellen, die mit den Nebenwortleitungen 64 in
dem ausgewählten MRAM-Zellenarray 66 verbunden sind, zugegriffen
wird, verringert sich in dem in Fig. 34 gezeigten MRAM 400 der
Strom, der zwischen den Nebenwortleitungen 64 und den
Bitleitungen 69 fließt, umgekehrt proportional zur Anzahl der
MRAM-Zellenarrays, verglichen mit dem Aufbau, bei dem die
Wortleitungen nicht geteilt sind, und der Leistungsverbrauch
kann reduziert werden.
Obwohl das UND-Gate in dem MRAM 400 als ein Logikgate verwendet
wird, um die Nebenwortleitungen 64 zu steuern, ist ein
derartiges Logikgate nicht auf ein UND-Gate beschränkt und
andere Logikgates, wie etwa ein NAND-Gate, ein NOR-Gate und ein
XOR-Gate können verwendet werden, um die gleichen Effekte wie
der MRAM 400 zu erzeugen, indem eine Kombination einer Logik,
die durch "High" oder "Low" dargestellt ist, der
Speicherzellenarray-Auswahlleitung 70 und der Hauptwortleitung
67 und die umgekehrte Logik (dargestellt durch "Low" oder
"High") eingegeben wird. "High" und "Low" korrespondieren in
diesem Fall zu einem hohen Wert oder niedrigen Wert jeder
Signalspannung.
Fig. 35 zeigt ein Blockdiagramm eines Aufbaus eines MRAMs 500,
bei dem die Wortleitungen hierarchisch sind. Wie in Fig. 35
gezeigt, enthält der MRAM 500 n Speicherzellenarraygruppen 861
bis 86n, die jeweils m MRAM-Zellenarrays 85 aufweisen.
Nimmt man die Speicherzellenarraygruppe 861 als Beispiel, so hat
jedes MRAM-Zellenarray 85 die erste Reihenlese/Reihenschreib-
Steuerschaltung RW1 mit den ersten Enden einer Mehrzahl von
Wortleitungen 83 verbunden, die zweite Reihenlese/Reihenschreib-
Steuerschaltung RW2 mit den zweiten Enden der Wortleitungen 83
verbunden, die erste Spaltenlese/Spalteschreib-Steuerschaltung
CRW1 mit ersten Enden einer Mehrzahl von Bitleitungen 89
verbunden, und die zweite Spaltenlese/Spaltenschreib-
Steuerschaltung CRW2 mit den zweiten Enden der Bitleitungen 89
verbunden.
Ferner sind m Speicherzellenarray-Auswahlleitungen 911 bis 91m,
die mit einem nicht gezeigten Spaltendekoder verbunden sind,
korrespondierend zu den MRAM-Zellenarrays 85 bereitgestellt.
Ausgänge einer Mehrzahl von UND-Gates (Globale Nebendekoder) 81
sind jeweils mit Hauptwortleitungen 84 verbunden. Die Anzahl der
Hauptwortleitungen 84 ist ferner gleich der Anzahl von
Wortleitungen in jedem MRAM-Zellenarray 85.
Zwei UND-Gates (Lokale Reihendekoder) 82, deren Eingänge
irgendeine der Speicherzellenarray-Auswahlleitungen 911 bis 91m
und eine der Hauptwortleitungen 84 sind, sind mit den Kreuzungen
der Speicherzellenarray-Auswahlleitungen 911 bis 91m und einer
Mehrzahl von Hauptwortleitungen 84 verbunden, und deren Ausgänge
sind mit Nebenwortleitungen 83 über die erste
Reihenlese/Reihenschreib-Schaltung RRW1 verbunden. Die
Nebenwortleitungen 83 korrespondieren zu den Wortleitungen jedes
MRAM-Zellenarrays 85.
Ferner sind alle ersten Eingänge der globalen Nebendekoder 81
gemeinsam mit einer Speicherzellenarraygruppe-Auswahlleitung 901
verbunden, die korrespondierend zu der Speicherzellenarraygruppe
861 bereitgestellt ist.
Zweite Eingänge der globalen Nebendekoder 81 sind mit Ausgängen
einer Mehrzahl von UND-Gates (Globale Hauptdekoder) 80 über
globale Wortleitungen 87, die mit diesem verbunden sind, jeweils
verbunden.
Die Speicherzellenarraygruppe-Auswahlleitungen 901 bis 90n sind
von den globalen Wortleitungen 87 verschieden, und diese
Leitungen sind derart bereitgestellt, daß sie einander kreuzen.
Ferner sind andere Speicherzellenarraygruppen, die jeweils den
gleichen Aufbau wie die Speicherzellenarraygruppe 861 haben, mit
einer Mehrzahl von globalen Nebendekodern 81 verbunden, und die
globalen Nebendekoder 81 sind mit der Speicherzellenarraygruppe-
Auswahlleitung verbunden.
Speziell sind die Speicherzellenarraygruppe-Auswahlleitungen 901
bis 90n korrespondierend zu den Speicherzellenarraygruppen 861
bis 81n bereitgestellt, wobei zweite Eingänge der globalen
Nebendekoder 81, die mit den Speicherzellenarraygruppen 861 bis
86n verbunden sind, mit Ausgängen einer Mehrzahl von globalen
Hauptdekodern 80 über die globalen Wortleitungen 87 verbunden
sind.
Ferner sind eine Mehrzahl von globalen Hauptdekodern 80 mit
einer Adressensignalleitungsgruppe 88 verbunden.
Im folgenden wird ein Betrieb des MRAMs 500 beschrieben.
Eine der Speicherzellenarraygruppen 861 bis 86n wird durch die
Speicherzellenarraygruppe-Auswahlleitungen 901 bis 90n
ausgewählt, und eine der Mehrzahl von MRAM-Zellenarrays 85 in
jeder Speicherzellenarraygruppe 861 bis 86n wird durch die
Speicherzellenarray-Auswahlleitungen 911 bis 91m ausgewählt.
Ein Betrieb der Speicherzellenarraygruppen 861 bis 86n ist der
gleiche wie der des MRAMs 400, wie unter Bezugnahme auf Fig. 34
diskutiert, und wenn zum Beispiel die Speicherzellenarray-
Auswahlleitung 911 und eine der Hauptwortleitungen 84 aktiv
werden, aktiviert das UND-Gate 82, das mit der aktiven
Speicherzellenarray-Auswahlleitung 901 und der aktiven
Hauptwortleitung 84 verbunden ist, die Nebenwortleitung 83, die
mit dessen Ausgang verbunden ist.
In diesem Fall, da die Kapazität der aktiven Hauptwortleitung 84
nicht die Kapazität der MRAM-Zellen enthält, die das MRAM-
Zellenarray 85 bilden, wird die Kapazität, die in der
Wortleitung enthalten ist, stark reduziert, verglichen mit einem
herkömmlichen MRAM, bei dem eine MRAM-Zelle durch die
Wortleitung über einer Mehrzahl von MRAM-Zellenarrays ausgewählt
ist.
Wenn die Speicherzellenarraygruppe-Auswahlleitung 901 und eine
der globalen Wortleitungen 87 zum Beispiel aktiv werden,
aktiviert das UND-Gate 81, daß mit der aktiven
Speicherzellenarraygruppe-Auswahlleitung 901 und der aktiven
globalen Wortleitung 87 verbunden ist, die Hauptwortleitung 84,
die mit seinem Ausgang verbunden ist.
In diesem Fall, da die Kapazität der aktiven globalen
Wortleitung 87 nicht die Kapazität der MRAM-Speicherarrays 85
enthält, die eine der MRAM-Zellenarraygruppen 861 bis 86n
bilden, wird die Kapazität in der Wortleitung stark reduziert,
verglichen mit einem Aufbau, bei dem eine MRAM-Zelle durch eine
Wortleitung über eine Mehrzahl von MRAM-Zellenarraygruppen
ausgewählt ist.
Entsprechend wird der Strom zwischen den Wortleitungen 83 und
den Bitleitungen 89 nicht nur umgekehrt proportional zur Anzahl
von MRAM-Zellenarrays reduziert, wie bei den herkömmlichen MRAM,
bei den die Wortleitungen nicht hierarchisch sind, sondern
ebenso umgekehrt proportional zur Anzahl von MRAM-
Zellenarraygruppen, und der Leistungsverbrauch kann dadurch
reduziert werden.
Fig. 36 zeigt einen Gesamtaufbau eines MRAMs mit hierarchischen
Wortleitungen. Ein MRAM enthält vier Speicherzellenarraygruppen
861 bis 864, die jeweils vier MRAM-Zellenarrays 851 bis 854
aufweisen, und vier Speicherzellenarraygruppe-Auswahlleitungen
901 bis 904, die korrespondierend zu den vier
Speicherzellenarraygruppen 861 bis 864 bereitgestellt sind.
Ferner sind in jeder Speicherzellenarraygruppe vier
Speicherzellenarray-Auswahlleitungen 911 bis 914
korrespondierend zu den vier MRAM-Zellenarrays 851 bis 854
bereitgestellt.
In Fig. 36 sind ferner Strukturen des MRAM-Zellenarrays 85 und
dergleichen durch einfache Blöcke gezeigt, und Leitungswege der
globalen Wortleitungen 87 und dergleichen sind schematisch durch
Pfeile dargestellt. Wie in Fig. 36 gezeigt, sind die
Wortleitungen hierarchisch.
Fig. 37 zeigt ein Blockdiagramm eines Aufbaus eines MRAMs 600,
bei dem die Bitleitungen geteilt sind. Der MRAM 600 hat eine
Mehrzahl von MRAM-Zellenarrays 166, wie in Fig. 37 gezeigt.
Jedes MRAM-Zellenarray 166 hat die erste
Reihenlese/Reihenschreib-Steuerschaltung RRW1 mit ersten Enden
einer Mehrzahl von Wortleitungen 160 verbunden, die zweite
Reihenlese/Reihenschreib-Steuerschaltung RRW2 mit zweiten Enden
der Wortleitungen 160 verbunden, die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 mit ersten Enden
einer Mehrzahl von Bitleitungen 164 verbunden, und die zweite
Spaltenlese/Spaltenschreib-Steuerschaltung CRW2 mit den zweiten
Enden der Bitleitungen 164 verbunden.
Diese Steuerschaltungen sind ferner gleich denen der MRAMs 100
bis 300 gemäß dem zweiten bevorzugten Ausführungsbeispiel der
Erfindung und mit gleichen Bezugsziffern versehen, was jedoch
keine Beschränkung ist.
Eine Mehrzahl von Speicherzellenarray-Auswahlleitungen 170, die
mit einem nicht gezeigten Reihendekoder verbunden sind, sind
korrespondierend zu den MRAM-Zellenarrays 166 bereitgestellt.
Ausgänge einer Mehrzahl von UND-Gates 162, die einen
Spaltendekoder bilden, sind jeweils mit Hauptbitleitungen 167
verbunden. Die Anzahl der Hauptbitleitungen 167 ist ferner
gleich der Anzahl von Bitleitungen in jedem MRAM-Zellenarray
166.
Zwei NAND-Gates 161, deren Eingänge die Speicherzellenarray-
Auswahlleitung 170 und die Hauptbitleitung 167 sind, sind an
Kreuzungen einer Mehrzahl von Speicherzellenarray-
Auswahlleitungen 170 und einer Mehrzahl von Hauptbitleitungen
167 verbunden, und deren Ausgänge sind mit Nebenbitleitungen 164
durch die erste Spaltenlese/Spaltenschreib-Steuerschaltung CRW1
verbunden. Die Nebenbitleitungen 164 korrespondieren zu den
Bitleitungen jedes MRAM-Zellenarrays 166.
Im folgenden wird ein Betrieb des MRAM 600 beschrieben.
Wenn zum Beispiel eine der Speicherzellenarray-Auswahlleitungen
170 und eine der Hauptbitleitungen 167 aktiv werden, aktiviert
das NAND-Gate 161, das mit der aktiven Speicherzellenarray-
Auswahlleitung 170 und der aktiven Hauptbitleitung 167 verbunden
ist, die Nebenbitleitung 164, die mit seinem Ausgang verbunden
ist.
In diesem Fall, da die aktive Hauptbitleitung 167 nicht direkt
mit der MRAM-Zelle verbunden ist, enthält ihre Kapazität nicht
die Kapazität der MRAM-Zellen, die das MRAM-Zellenarray 166
bilden. Entsprechend wird die Kapazität in der Bitleitung stark
reduziert, verglichen mit einem Aufbau, bei dem eine MRAM-Zelle
durch eine Bitleitung über einer Mehrzahl von MRAM-Zellenarrays
ausgewählt wird.
Durch Verkürzen der Nebenbitleitung 164 nur über einem MRAM-
Zellenarray 166 derart, daß die Verzögerung (CR-Verzögerung),
die durch die Kapazität und den Widerstand erzeugt wird,
vernachlässigbar wird, ermöglicht der MRAM 600 eine im
wesentlichen rechtzeitige zeitliche Verkürzung, um eine
spezifizierte MRAM-Zelle auszuwählen, wodurch dessen
Betriebsgeschwindigkeit verbessert wird.
Da die Kapazität der MRAM-Zelle unter Verwendung der Gleichung
(11) bereits diskutiert wurde, erfolgt keine erneute
Beschreibung. In dem in Fig. 37 gezeigten MRAM 600 verringert
sich der Strom, der zwischen den Nebenbitleitungen 164 und den
Wortleitungen 169 fließt, umgekehrt proportional zur Anzahl der
MRAM-Zellenarrays, verglichen mit dem Aufbau, bei dem die
Bitleitungen nicht geteilt sind, da nur auf die MRAM-Zellen, die
mit den Nebenbitleitungen 164 in dem ausgewählten MRAM-
Zellenarray 166 verbunden sind zugegriffen wird, und der
Leistungsverbrauch kann reduziert werden.
Obwohl das NAND-Gate in dem MRAM 600 als ein Logikgate verwendet
wird, um die Nebenbitleitungen 164 zu steuern, ist ein
derartiges Logikgate nicht auf ein NAND-Gate beschränkt, sondern
andere Logikgates, wie etwa ein UND-Gate, ein NOR-Gate und ein
XOR-Gate können verwendet werden, um die gleiche Wirkung zu
erzielen wie der MRAM 600, indem eine Kombination einer Logik,
"High" oder "Low" der Speicherzellenarray-Auswahlleitung 170 und
der Hauptbitleitung 167 und einer umgekehrten Logik ("Low" oder
"High") eingegeben wird. "High" und "Low" der Logik
korrespondieren jeweils zu einem hohen Wert oder einem niedrigen
Wert jeder Signalspannung.
Fig. 38 zeigt ein Blockdiagramm eines Aufbaus eines MRAMs 700,
bei dem die Bitleitungen hierarchisch sind. Wie in Fig. 38
gezeigt, enthält der MRAM 700 n-Speicherzellenarraygruppen 1861
bis 186n, die jeweils m MRAM-Zellenarrays 185 aufweisen.
Nimmt man die Speicherzellenarraygruppe 1861 als Beispiel, so
hat jedes MRAM-Zellenarray 185 die erste
Reihenlese/Reihenschreib-Steuerschaltung RRW1 mit ersten Enden
einer Mehrzahl von Wortleitungen 189 verbunden, die zweite
Reihenlese/Reihenschreib-Steuerschaltung RRW2 mit den zweiten
Enden der Wortleitung 189 verbunden, die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 mit ersten Enden
einer Mehrzahl von Bitleitungen 183 verbunden, und die zweite
Spaltenlese/Spaltenschreib-Steuerschaltung CRW2 mit zweiten
Enden der Bitleitungen 183 verbunden.
Ferner sind m Speicherzellenarray-Auswahlleitungen 1911 bis
191m, die mit einem nicht gezeigten Reihendekoder verbunden
sind, korrespondierend zu den MRAM-Zellenarrays 185
bereitgestellt.
Ausgänge einer Mehrzahl von UND-Gates (Globale Nebendekoder) 181
sind jeweils mit Hauptbitleitungen 184 verbunden. Ferner ist die
Anzahl von Hauptbitleitungen 184 gleich der Anzahl von
Bitleitungen in jedem MRAM-Zellenarray 185.
Zwei UND-Gates (Lokale Reihendekoder) 182, deren Eingänge
irgendeine der Speicherzellenarray-Auswahlleitungen 1911 bis
191m und eine der Hauptbitleitungen 184 sind, sind an Kreuzungen
der Speicherzellenarray-Auswahlleitungen 1911 bis 191m und einer
Mehrzahl von Hauptbitleitungen 184 verbunden, und deren Ausgänge
sind mit Nebenbitleitungen 183 durch die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 verbunden. Die
Nebenbitleitungen 183 korrespondieren zu den Bitleitungen jedes
MRAM-Zellenarrays 185.
Ferner sind alle ersten Eingänge der globalen Nebendekoder 181
gemeinsam mit der Speicherzellenarraygruppe-Auswahlleitung 1901
verbunden, die korrespondierend zu der Speicherzellenarraygruppe
1861 bereitgestellt ist.
Zweite Eingänge der globalen Nebendekoder 181 sind mit Ausgängen
einer Mehrzahl von UND-Gates (Globale Hauptdekoder) 180 jeweils
durch damit verbundene globale Bitleitungen 187 verbunden.
Die Speicherzellenarraygruppe-Auswahlleitungen 1901 bis 190n
unterscheiden sich von den globalen Bitleitungen 187, und diese
Leitungen sind derart bereitgestellt, daß sie sich kreuzen.
Ferner haben andere Speicherzellenarraygruppen jeweils den
gleichen Aufbau wie die Speicherzellenarraygruppe 1861, sind mit
einer Mehrzahl von globalen Nebendekodern 181 verbunden und die
globalen Nebendekoder 181 sind mit der
Speicherzellenarraygruppe-Auswahlleitung verbunden.
Speziell sind die Speicherzellenarray-Auswahlleitungen 1901 bis
190n korrespondierend zu den Speicherzellenarraygruppen 1861 bis
186n bereitgestellt, wobei zweite Eingängen der globalen
Nebendekoder 181, die mit den Speicherzellenarraygruppen 1861
bis 186n verbunden sind, durch die globalen Bitleitungen 187 mit
Ausgängen einer Mehrzahl von globalen Hauptdekodern 180
verbunden sind.
Ferner sind eine Mehrzahl von globalen Hauptdekodern 180 mit
einer Adressensignalleitungsgruppe 188 verbunden.
Im folgenden wird der Betrieb des MRAMs 700 beschrieben.
Eine der Speicherzellenarraygruppen 1861 bis 186n wird durch die
Speicherzellenarray-Auswahlleitungen 1901 bis 190n ausgewählt
und eine von der Mehrzahl von MRAM-Zellenarrays 185 in jeder der
Speicherzellenarraygruppen 1861 bis 186n wird durch die
Speicherzellenarray-Auswahlleitungen 1911 bis 191m ausgewählt.
Ein Betrieb der Speicherzellenarraygruppen 1861 bis 186n ist der
gleiche wie in dem MRAM 600, wie unter Bezugnahme auf Fig. 37
diskutiert, und wenn zum Beispiel die Speicherzellenarray-
Auswahlleitung 1911 und eine der Hauptbitleitungen 184 aktiv
werden, aktiviert das UND-Gate 182, das mit der aktiven
Speicherzellenarray-Auswahlleitung 1911 und der aktiven
Hauptbitleitung 184 verbunden ist, die Nebenbitleitung 183, die
mit dessen Ausgang verbunden ist.
In diesem Fall, da die Kapazität der aktiven Hauptbitleitung 184
nicht die Kapazität der MRAM-Zellen enthält, die das MRAM-
Zellenarray 185 bilden, wird die Kapazität in der Bitleitung
stark reduziert, verglichen mit dem herkömmlichen MRAM, bei dem
eine MRAM-Zelle durch eine Bitleitung über eine Mehrzahl von
MRAM-Zellenarrays ausgewählt wird.
Wenn ferner zum Beispiel die Speicherzellenarray-Auswahlleitung
1901 und eine der globalen Bitleitungen 187 aktiv werden,
aktiviert das UND-Gate 181, das mit der aktiven
Speicherzellenarraygruppe-Auswahlleitung 1901 und der aktiven
globalen Bitleitung 187 verbunden ist, die Hauptbitleitung 184,
die mit dessen Ausgang verbunden ist.
In diesem Fall, da die Kapazität der aktiven globalen Bitleitung
187 nicht die Kapazität der MRAM-Zellenarrays 185 enthält, die
die MRAM-Zellenarraygruppen 1861 bis 186n bilden, ist die
Kapazität in der Bitleitung stark reduziert, verglichen mit
einem Aufbau, bei dem eine MRAM-Zelle durch eine Bitleitung über
einer Mehrzahl von MRAM-Zellenarraygruppen ausgewählt wird.
Entsprechend wird nicht nur der Strom zwischen den Bitleitungen
183 und den Wortleitungen 189 umgekehrt proportional zur Anzahl
von MRAM-Zellenarrays reduziert, wie bei dem herkömmlichen MRAM,
bei dem die Bitleitungen nicht hierarchisch angeordnet sind,
sondern ebenso umgekehrt proportional zur Anzahl der MRAM-
Zellenarraygruppen, so daß der Leistungsverbrauch reduziert
werden kann.
Obwohl das Teilen und das hierarchische Anordnen der
Wortleitungen oder der Bitleitungen gemäß dem dritten
bevorzugten Ausführungsbeispiel diskutiert wurde, ist eine
Kombination dieser Fälle, mit einem Aufbau, bei dem die
Wortleitungen und die Bitleitungen geteilt sind und die
Wortleitungen und die Bitleitungen hierarchisch angeordnet sind,
möglich. Diese Konfigurationen erlauben ferner die Reduktion des
Leistungsverbrauchs und eine Verbesserung der
Betriebsgeschwindigkeit des MRAMs.
Ein MRAM gemäß dem vierten bevorzugten Ausführungsbeispiel der
Erfindung führt ein gruppenweises Löschen oder ein gruppenweises
Schreiben von Daten durch, die in einer Mehrzahl von MRAM-Zellen
gespeichert sind, indem ein durch einen Induktor erzeugtes
Magnetfeld verwendet wird.
Fig. 39 zeigt eine perspektivische Ansicht einer Struktur eines
MRAMs 800 gemäß dem vierten bevorzugten Ausführungsbeispiel der
Erfindung. In Fig. 39 sind die Wortleitungen 1, 2 und 3 parallel
zueinander bereitgestellt, und die Bitleitungen 4, 5 und 6 sind
parallel zueinander, die Wortleitungen kreuzend, bereitgestellt.
Die MRAM-Zellen MC sind an Kreuzungen der Wortleitungen mit den
Bitleitungen gebildet und bilden ein MRAM-Zellenarray MCA1.
Obwohl die Struktur der MRAM-Zelle MC unter Bezugnahme auf Fig. 1
diskutiert wurde und keine erneute Beschreibung erfolgt, soll
erwähnt werden, daß die Richtung der einfachen Achse der
softferromagnetischen Schicht, die einen Bestandteil der MRAM-
Zelle MC bildet, eine Richtung der Ausdehnung der Wortleitungen
ist, wie durch den Pfeil gekennzeichnet ist.
Ein spulenähnlicher Induktor ID ist derart bereitgestellt, daß
das MRAM-Zellenarray MCA1 umgeben ist.
Der Induktor ID besteht aus Metalldrähten, die spulenförmig
verbunden sind, und sich entlang der Richtung der Ausdehnung der
Wortleitungen 1 bis 3 winden.
Eine Induktoransteuerschaltung (nicht gezeigt), die
bidirektionale Ströme liefern kann, ist mit beiden Enden des
Induktors ID verbunden, und erlaubt eine Richtungsänderung des
Magnetfeldes, das in einer Region erzeugt wird, die durch den
Induktor ID umgeben ist, indem die Richtung des Stroms geändert
wird, der in dem Induktor ID fließt. Die Richtung des
Magnetfelds, das durch den Induktor IC erzeugt wird, fällt fast
mit mit der Richtung der Ausdehnung der Wortleitungen 1 bis 3
zusammen, also mit der Richtung der einfachen Achse der
softferromagnetischen Schicht, die in der MRAM-Zelle MC
enthalten ist.
Wenn das gruppenweise Löschen oder das gruppenweise Schreiben
von Daten für eine Mehrzahl von MRAM-Zellen MC in dem MRAM-
Zellenarray MCA1 durchgeführt wird, fließt entsprechend ein
Strom von der Induktoransteuerschaltung mit einer vorbestimmten
Richtung durch den Induktor ID, und das Magnetfeld, das dadurch
erzeugt wird, ändert gleichzeitig die Richtungen des Spins der
softferromagnetischen Schicht.
Obwohl Fig. 39 drei Reihen und drei Spalten des
Speicherzellenarrays zeigt, ist die Anzahl von Reihen und
Spalten nicht auf dieses Beispiel beschränkt.
Obwohl ferner ein Isolator aus Gas oder Festkörper zwischen den
leitfähigen Leitungen bereitgestellt ist, wie etwa ein Induktor
ID, die Wortleitungen 1 bis 3 und die Bitleitungen 4 bis 6, ist
in Fig. 39 für eine einfachere Darstellung der Isolator
weggelassen.
Obwohl darüber hinaus die Spulenbreite des Induktors ID größer
ist als der Abstand des MRAM-Zellenarrays MCA1 in Fig. 39, ist
dies nicht darauf beschränkt.
Für die Struktur der MRAM-Zelle MC gilt keine besondere
Einschränkung, und eine Struktur mit einem in Fig. 30 gezeigten
doppelten Magnettunnelübergang ist zum Beispiel möglich, sofern
sie mindestens einen Magnettunnelübergang aufweist. Eine
Speicherzelle mit einer Struktur magnetisches
Material/nichtmagnetisches Material/magnetisches Material, bei
der ein magnetischer Fluß durch mindestens einen
Magnettunnelübergang und eine magnetostatische Kopplung
eingeschleift ist, kann verwendet werden.
Ferner ist der Induktor nicht auf eine spulenähnliche Form
beschränkt, sofern er ein Magnetfeld erzeugen kann, dessen
Richtung mit der Richtung der leichten Achse der
softferromagnetischen Schicht zusammenfällt.
Es erfolgt jetzt eine Beschreibung eines Betriebs des MRAMs 800
unter Bezugnahme auf die Querschnittsansichten der Fig. 40 bis
42, entlang der Linien A-A nach Fig. 39. Die Spulenweite
(Wicklungsschritt) des Induktors ID unterscheidet sich von dem
in Fig. 39 gezeigten lediglich wegen einer einfacheren
Darstellung.
Fig. 40 zeigt einen beispielhaften Zustand vor dem gruppenweisen
Löschen. Wie in Fig. 40 gezeigt, hat die MRAM-Zelle MC eine
Struktur, in der der Magnettunnelübergang (MTJ) über der pn-
Übergangsdiode bereitgestellt ist. Die Spinrichtung der
softferromagnetischen Schicht 22, die in der MRAM-Zelle MC unter
der Bitleitung 5 enthalten ist, ist in dieser Figur nach links
gerichtet, und die Spinrichtungen in der anderen MRAM-Zellen MC
sind nach rechts gerichtet. In dem Zustand, bei dem weder ein
gruppenweises Löschen noch ein gruppenweises Schreiben erfolgt,
also in einem Stand-by Zustand des Induktors ID, ist der
Induktor ID geerdet. Dies blockt externes Rauschen ab, wodurch
das MRAM-Zellenarray MCA1 geschützt wird.
Fig. 41 zeigt einen beispielhaften Zustand für das gruppenweise
Löschen. Wenn ein Signal, das für das gruppenweise Löschen
kennzeichnend ist, in die Induktoransteuerschaltung eingegeben
wird, fließt ein Strom mit einer ersten Richtung in dem Induktor
ID, und ein nach rechts gerichtetes Magnetfeld wird erzeugt, wie
durch den Pfeil angezeigt. Da der Abstand (Schritthöhe) des
Induktors ID zu diesem Zeitpunkt enger ist, wird ein
Magnetfeldverlust innerhalb des Induktors nach außen mehr
reduziert, und das Magnetfeld wird wirkungsvoll erzeugt.
Davon ausgehend, daß die Spinrichtung für das Löschen in dieser
Figur nach rechts ist, werden die Spins der
softferromagnetischen Schichten 22 in allen MRAM-Zellen MC
gleichzeitig durch das rechtsgerichtete Magnetfeld nach rechts
gerichtet, das innerhalb des Induktors erzeugt wird, und die
Daten werden dadurch gleichzeitig gelöscht.
Fig. 42 zeigt einen beispielhaften Zustand eines gruppenweisen
Schreibens. Wenn ein Signal, das das gruppenweise Schreiben
anzeigt, in die Induktoransteuerschaltung eingegeben wird,
fließt ein Strom mit einer zweiten Richtung, die zur ersten
Richtung entgegengerichtet ist, in dem Induktor ID, und ein nach
links gerichtetes Magnetfeld wird erzeugt, wie durch den Pfeil
angezeigt.
Davon ausgehend, daß die Spinrichtung für das Schreiben in
dieser Figur nach links ist, werden die Spins der
softferromagnetischen Schichten 22 in allen MRAM-Zellen MC
gleichzeitig durch das nach links gerichtete Magnetfeld, das
innerhalb des Induktors erzeugt wird, nach links gerichtet und
Daten werden dadurch gleichzeitig geschrieben.
Wenn das gruppenweise Löschen oder das gruppenweise Schreiben
von Daten, die in einer Mehrzahl von MRAM-Zellen gespeichert
sind, durchgeführt wird, dauert das Löschen oder Schreiben von
gespeicherten Daten durch Auswählen von Adressen der Reihe nach
durch die Wortleitungen und die Bitleitungen lange und erfordert
einen hohen Leistungsverbrauch.
In dem MRAM gemäß dem vierten bevorzugten Ausführungsbeispiel
wird andererseits eine schnelle Verarbeitung realisiert, da das
gruppenweise Löschen oder das gruppenweise Schreiben von Daten
für eine Mehrzahl von MRAM-Zellen durchgeführt werden kann,
wobei der Leistungsverbrauch reduziert werden kann, da das
magnetische Feld wirkungsvoll durch den Induktor ID erzeugt
wird.
Für das gruppenweise Löschen oder das gruppenweise Schreiben von
Daten, die in einer Mehrzahl von MRAM-Zellen gespeichert sind,
können andere Strukturen als der Induktor gewählt werden.
Fig. 43 zeigt eine Draufsicht auf eine Struktur eines MRAMs 900
als Abwandlung des vierten bevorzugten Ausführungsbeispiels.
Obwohl Fig. 43 vier Reihen und vier Spalten des MRAM-
Zellenarrays MCA2 für das bessere Verständnis zeigt, ist die
Anzahl der Reihen und Spalten nicht auf dieses Beispiel
beschränkt.
Wie in Fig. 43 gezeigt, sind eine Flashbitleitung FBL und
Flashwortleitung FWL, die für das gruppenweise Verarbeiten von
Daten verwendet werden, über und unter dem MRAM-Zellenarray MCA2
bereitgestellt.
Die Flashbitleitung FBL und die Flashwortleitung FWL sind
korrespondierend zu einer Gesamtregion bereitgestellt, in der
eine Mehrzahl von Bitleitungen BL1 und eine Mehrzahl von
Wortleitungen WL1 angeordnet sind, die jeweils in der in Fig. 43
gezeigten Draufsicht eine Rechteckform aufweisen.
In Fig. 43 kreuzen die Bitleitungen BL1 die Wortleitungen WL1
darüber, und die MRAM-Zellen MC sind an Kreuzungen der
Wortleitungen WL1 mit den Bitleitungen BL1 dazwischenliegend
bereitgestellt.
Die Flashwortleitung FWL ist unter den Wortleitungen WL1, und
die Flashbitleitung FBL ist über den Bitleitungen BL1
bereitgestellt. Wie in Fig. 43 gezeigt, ist ferner aus Gründen
der einfacheren Darstellung die Flashbitleitung FBL an einem
oberen Bereich teilweise weggelassen.
Die Fig. 44 und 45 zeigen jeweils Querschnitte entlang der
Linien A-A und B-B in Fig. 43.
Wie in Fig. 45 gezeigt, hat die MRAM-Zelle MC eine Struktur, bei
der der Magnettunnelübergang (MTJ) über der pn-Übergangsdiode PN
bereitgestellt ist.
Die Flashbitleitung FBL und die Flashwortleitung FWL sind
folglich über und unter dem MRAM-Zellenarray MCA2
bereitgestellt, und beim gruppenweisen Löschen oder
gruppenweisen Schreiben fließt ein Strom mit einer vorbestimmten
Richtung durch die Flashbitleitung FBL und die Flashwortleitung
FWL, wodurch gleichzeitig die Spins der softferromagnetischen
Schichten aller MRAM-Zellen MC gleichzeitig in die gleiche
Richtung gerichtet werden, um das gruppenweise Löschen oder das
gruppenweise Schreiben zu realisieren.
Die Richtung des Stroms, der in der Flashbitleitung FBL und der
Flashwortleitung FWL für das gruppenweise Löschen oder das
gruppenweise Schreiben fließt, kann ferner der gleiche sein wie
der, der in den Bitleitungen BL und den Wortleitungen WL beim
individuellen Löschen oder Schreiben von Daten fließt.
Darüber hinaus kann eine Struktur verwendet werden, die sowohl
die Flashbitleitung FBL als auch die Flashwortleitung FWL
aufweist, und eine Struktur, die irgendeine dieser Leitungen
verwendet. Da das erzeugte Magnetfeld proportional zur Größe des
Stroms ist, ist es speziell möglich, wenn ein großer Strom
fließt, die Spins selbst dann umzukehren, wenn keine dieser
Leitungen verwendet wird.
Wenn die Flashbitleitung FBL und die Flashwortleitung FWL beide
verwendet werden und wenn durch diese Leitungen Magnetfelder
gleicher Größe erzeugt werden, wird der Gesamtstrom, der für das
Umkehren der Spins erforderlich ist, reduziert.
Wenn weder das gruppenweise Löschen noch das gruppenweise
Schreiben durchgeführt wird, also ein Stand-by Zustand der
Flashbitleitung FBL und der Flashwortleitung FWL vorliegt,
blockiert die Erdung der Flashbitleitung FBL und der
Flashwortleitung FWL externes Rauschen, wodurch ein Schutz des
MRAM-Zellenarrays MCA2 erhalten wird.
Obwohl der oben diskutierte MRAM 900 eine Struktur mit einem
MRAM-Zellenarray MCA2 aufweist, ist auch eine Struktur mit einer
Mehrzahl von MRAM-Zellenarrays möglich. Diese Struktur ist als
MRAM 900A in Fig. 46 gezeigt.
Wie in Fig. 46 gezeigt, sind in dem MRAM 900A eine Mehrzahl von
MRAM-Zellenarrays MCA2 in einer Matrix angeordnet, und globale
Flashbitleitungen GBL und globale Flashwortleitungen GWL, die
für das gruppenweise Verarbeiten von Daten verwendet werden,
sind in einer Matrix über und unter den MRAM-Zellenarrays MCA2
korrespondierend zu deren Anordnung angeordnet.
Die globale Flashbitleitung GBL und die globale Flashwortleitung
GWL haben die gleiche Funktion wie die in Fig. 43 gezeigte
Flashbitleitung FBL und die Flashwortleitung FWL, so daß keine
erneute Beschreibung dieser Leitungen erfolgt. Die Namen sind
geändert, da diese Leitungen für eine Mehrzahl von MRAM-
Zellenarrays MCA2 gemeinsam verwendet werden.
Ferner können als Steuerschaltungen für die Flashbitleitung FBL,
die Flashwortleitung FWL, die globale Flashbitleitung GBL und
die globale Flashwortleitung GWL, wie oben diskutiert, die erste
Reihenlese/Reihenschreib-Steuerschaltung RRW1, die zweite
Reihenlese/Reihenschreib-Steuerschaltung RRW2, die erste
Spaltenlese/Spaltenschreib-Steuerschaltung CRW1 und die zweite
Spaltenlese/Spaltenschreib-Steuerschaltung CRW2, wie in den Fig.
27, 31 und 33 gezeigt, verwendet werden.
Darüber hinaus kann für die globale Flashbitleitung GBL und die
globale Flashwortleitung GWL in der Struktur mit einer Mehrzahl
von MRAM-Zellenarrays MCA2, wie etwa in dem in Fig. 46 gezeigten
MRAM 900A, ein Teilen der Wortleitungen, ein Teilen der
Bitleitungen, ein hierarchisches Anordnen der Wortleitungen und
der Bitleitung, wie in den Fig. 34 bis 38 gezeigt, erfolgen, da
es möglich ist, daß ein Strom in nicht ausgewählten MRAM-
Zellenarrays MCA2 fließen kann, die in der gleichen Spalte und
in der gleichen Reihe bereitgestellt sind wie das MRAM-
Zellenarray MCA2, das für das gruppenweise Löschen und das
gruppenweise Schreiben ausgewählt ist.
Das charakteristische Merkmal eines MRAMs gemäß dem fünften
bevorzugten Ausführungsbeispiel der Erfindung liegt darin, daß
die LC-Resonanz eines Induktors (z. B. Spule) und eines
Kondensators verwendet wird, um einen Strom zu gewinnen, der für
eine oder mehrere Zurückschreibungen von gespeicherten Daten
verwendet werden kann.
Fig. 47 zeigt eine Draufsicht auf eine Konfiguration eines MRAMs
1000 gemäß dem fünften bevorzugten Ausführungsbeispiel der
Erfindung. In Fig. 47 ist ein Multiplexer MUX1 mit ersten Enden
einer Mehrzahl von Bitleitungen BL1 in einem MRAM-Zellenarray
MCA3 verbunden, und ein Multiplexer MUX2 ist mit den zweiten
Enden verbunden. Ferner wird eine Drainspannung VDD an erste
Enden einer Mehrzahl von Wortleitungen WL1 angelegt, und der
NMOS-Transistor QN1 ist mit deren zweiten Enden verbunden.
Ferner sind eine Mehrzahl von NMOS-Transistoren QM1, die
korrespondierend zu der Anzahl von Bitleitungen BL1
bereitgestellt sind, mit dem Multiplexer MUX1 verbunden, und die
Sourceelektroden der NMOS-Transistoren QM1 sind mit den
Kondensatoren CP1 verbunden.
Der Multiplexer MUX2 hat eine Struktur, um einen Induktor ID1
mit zwei Bitleitungen BL1 zu verbinden, und folglich ist der
Multiplexer MUX2 mit den Induktoren ID1 verbunden, deren Anzahl
halb so groß ist wie die Anzahl von Bitleitungen BL1.
Obwohl der Spaltendekoder, der Reihendekoder und die
Steuerschaltungen, wie in Fig. 26 gezeigt, mit den Bitleitungen
BL1 und den Wortleitungen WL1 verbunden sind, sind diese
Elemente, die nur wenig Bezug zu diesem bevorzugten
Ausführungsbeispiel haben, nicht in dieser Figur gezeigt und
werden auch nicht beschrieben.
Als nächstes wird ein Betrieb des MRAM 1000 beschrieben. Im
folgenden werden die Bitleitungen BL1 voneinander unterschieden,
und in einigen Fällen mit Bezugszeichen BL1a und BL1b
gekennzeichnet.
Zuerst wird die Wortleitung WL1 an der ausgewählten Adresse
ausgewählt, und ein DC-Strom IDC fließt in der ausgewählten
Wortleitung WL1.
Als nächstes wird die Bitleitung BL1 durch den Multiplexer MUX1
an der ausgewählten Adresse ausgewählt, und ein Schreibstrom I1
fließt in dem Multiplexer MUX2 durch die ausgewählte Bitleitung
BL1a. In diesem Fall ist der Induktor ID1, der mit der
ausgewählten Bitleitung BLla verbunden ist, durch den
Multiplexer MUX2 ausgewählt und die Energie des Schreibstroms I1
wird als Magnetfeld in dem Induktor ID1 konserviert.
Das Auswählen der anderen der Bitleitungen BL1, die mit dem
Induktor ID1 durch den Multiplexer MUX2 verbunden sind,
ermöglicht, daß der Schreibstrom I1, der in dem Induktor ID1
fließt, in die ausgewählte Bitleitung BL1b fließt, um als ein
Strom I2 wiedergewonnen zu werden.
Der Strom I2 fließt durch den Multiplexer MUX1, um in einem
freien Kondensator CP1 als elektrische Ladung angesammelt zu
werden, und durch entsprechendes Verbinden des Kondensators CP1
erneut mit den Multiplexern MUX1 und MUX2 kann im Prinzip
beliebig oft jederzeit ein Schreiben durchgeführt werden.
Ferner wird das EIN/AUS einer Mehrzahl von NMOS-Transistoren QM1
gemäß den zeitlichen Abläufen des Ladens und Entladens des
Kondensators CP1 gesteuert, und das EIN/AUS einer Mehrzahl von
NMOS-Transistoren QM1 wird gemäß den zeitlichen Abläufen des
Fließens des DC-Stroms IDC in den Wortleitungen WL1 gesteuert.
Wie oben diskutiert, ermöglicht das Wiedergewinnen des
Schreibstroms in den Bitleitungen BL1 durch Verwendung der LC-
Resonanz des Induktors ID1 und des Kondensators CP1 eine
Reduzierung des Leistungsverbrauchs beim Schreiben.
Fig. 48 zeigt eine Draufsicht auf einen Aufbau eines MRAMs 1100
als Abwandlung des fünften bevorzugten Ausführungsbeispiels. In
dem MRAM 1100 ist zusätzlich zu der in Fig. 47 gezeigten
Anordnung des MRAMs 1000 ein Multiplexer MUX3 mit ersten Enden
einer Mehrzahl von Wortleitungen WL1 in dem MRAM-Zellenarray
MCA3 verbunden, und ein Multiplexer MUX4 ist mit deren zweiten
Enden verbunden.
Ferner ist eine Mehrzahl von NMOS-Transistoren QN1, die
korrespondierend zu der Anzahl von Wortleitungen WL1
bereitgestellt sind, mit dem Multiplexer MUX3 verbunden, und
Sourceelektroden der NMOS-Transistoren QN1 sind mit den
Kondensatoren CP2 verbunden.
Außerdem hat der Multiplexer MUX4 eine Struktur, um einen
Induktor ID2 mit zwei Wortleitungen WL1 zu verbinden, und
folglich ist der Multiplexer MUX4 mit den Induktoren ID2
verbunden, deren Anzahl halb so groß ist wie die Anzahl von
Wortleitungen WL1.
In dem MRAM 1100 mit einer derartigen Struktur kann nicht nur
der Schreibstrom in den Bitleitungen BL1, sondern auch der
Schreibstrom in den Wortleitungen WL1 zurückgeführt werden,
indem die LC-Resonanz des Induktors ID2 und des Kondensators CP2
verwendet wird, und folglich kann der Leistungsverbrauch, der
durch den Verbrauch des Schreibstroms verursacht wird, weiter
reduziert werden.
Da die Zurückführungsoperation, die die LC-Resonanz des
Induktors ID2 und des Kondensators CP2 verwendet, die gleiche
ist wie die, die die LC-Resonanz des Induktors ID1 und des
Kondensators CP1 verwendet, folgt keine erneute Beschreibung
davon.
Darüber hinaus werden die Ströme, die in dem Induktor ID1 und
dem Kondensator CP1, und dem Induktor ID2 und dem Kondensator
CP2 verbraucht werden, durch herkömmliche Stromerfassungs-
Kompensationsschaltungen, die in den Multiplexern MUX1 bis MUX4
bereitgestellt sind, kompensiert.
Als Induktoren ID1 und ID2 können zum Beispiel Spiralinduktoren
aus einem Draht verwendet werden, der spiralförmig gewickelt
ist.
Die in den Fig. 47 und 48 als Beispiel gezeigten Strukturen und
eine Struktur gemäß diesem bevorzugten Ausführungsbeispiel ist
nicht auf die oben genannten beschränkt, sofern sichergestellt
werden kann, dass eine Zurückführung des Schreibstroms durch
Verwendung der LC-Resonanz erfolgt.
Ein charakteristisches Merkmal eines Magnetsubstrats gemäß einem
sechsten Ausführungsbeispiel der Erfindung liegt darin, daß ein
Mehrschichtfilm, der zu einem Magnettunnelübergang (MTJ) wird,
im voraus auf der Hauptoberfläche des Substrats gebildet wird.
Fig. 49 zeigt einen Querschnitt eines Magnetsubstrats gemäß dem
sechsten bevorzugten Ausführungsbeispiel der Erfindung. Wie in
Fig. 49 gezeigt, ist über der gesamten Hauptoberfläche eines
Siliziumsubstrats SB eine Isolationsschicht IL1, wie etwa ein
Siliziumoxidfilm oder ein Siliziumnitridfilm, gebildet, und eine
leitfähige Schicht ML1, die später zu Wortleitlungen oder zu
Bitleitungen wird, ist darauf gebildet.
Auf der leitfähigen Schicht ML1 sind eine n-Typ Siliziumschicht
SF1 mit einer n-Typ Verunreinigung relativ hoher Konzentration,
und eine p-Typ Siliziumschicht SF2 mit einer p-Typ
Verunreinigung relativ hoher Konzentration geschichtet. Diese
zwei Schichten werden später zu einer pn-Übergangsdiode.
Auf der p-Typ Siliziumschicht SF2 ist eine Wolframschicht STD,
die später zu einem Wolfram-"Stud" wird, gebildet, und der
Mehrschichtfilm, der später zu dem MTJ wird, wird auf der
Wolframschicht STD gebildet.
Speziell enthält der Mehrschichtfilm eine Schablonenschicht TPL
aus Platin (Pt), eine anfängliche ferromagnetische Schicht IFL
(mit einer Filmdicke von 4 nm) aus Permalloy von Ni81Fe19, eine
diamagnetische Schicht AFL (mit einer Filmdicke von 10 nm) aus
Mn54Fe46, eine ferromagnetische Schicht FFL (mit einer Filmdicke
von 8 nm) aus Permalloy von CoFe oder Ni81Fe19, eine
Tunnelbarriereschicht TBL aus Al2O3, eine softferromagnetische
Schicht FML aus einem Mehrschichtfilm, bestehend aus CoFe mit
einer Filmdicke von 2 nm und Ni81Fe19 mit einer Filmdicke von 20 nm,
und eine Kontaktschicht CL aus Pt (von unten nach oben
gebildet).
Ferner wird eine leitfähige Schicht ML2, die später zu den
Wortleitungen oder den Bitleitungen wird, auf der Kontaktschicht
CL gebildet, und auf dem oberen Bereich wird ein Isolationsfilm
IL2 als Antioxidationsfilm für Metallschichten gebildet.
Falls ein derartiges Magnetsubstrat verkauft wird, kann ein
Anwender zum Beispiel das in Fig. 39 gezeigte MRAM-Zellenarray
MCA1 bilden, indem mit einer Photoresistmaske gemustert wird,
wie etwa durch Argonionenfräsen.
Falls das Magnetsubstrat, in dem der Mehrschichtfilm, der zu der
pn-Übergangsdiode und dem MTJ wird, auf der Hauptoberfläche im
voraus gebildet ist, durch einen Substrathersteller verkauft
wird, kann der Anwender, der dieses Magnetsubstrat verwendet,
einige Herstellungsschritte weglassen und die Herstellungskosten
reduzieren, verglichen mit einem Fall, bei dem der
Mehrschichtfilm auf einer Hauptoberfläche eines einfachen
Siliziumsubstrats gebildet wird.
Fig. 50 zeigt ein Magnetsubstrat, in dem ein Mehrschichtfilm,
der zu der pn-Übergangsdiode und dem MTJ wird, auf einer
Hauptoberfläche eines SOI(Silicon On Insulator)-Substrat im
voraus gebildet wird.
Wie in Fig. 50 gezeigt, ist ein vergrabener Oxidfilm BX auf dem
Siliziumsubstrat SB gebildet und eine SOI-Schicht SI ist auf dem
vergrabenen Oxidfilm BX gebildet. Auf der SOI-Schicht SI wird
dann der in Fig. 49 gezeigte Mehrschichtfilm gebildet.
Wie unter Bezugnahme auf die Fig. 31 und 33 beschrieben, wird in
einem MRAM ein MOSFET benötigt. Da die parasitäre Kapazität
reduziert werden kann, wenn der MOSFET auf der SOI-Schicht
gebildet wird, wird die Betriebsgeschwindigkeit des MOSFET
schneller und folglich die des MRAMs.
Obwohl die Struktur, in der der Mehrschichtfilm, der zu dem
Magnettunnelübergang wird, auf dem Bulksiliziumsubstrat oder dem
SOI-Substrat aufgebracht ist, als Magnetsubstrat gemäß dem
sechsten bevorzugten Ausführungsbeispiel gezeigt und bezeichnet
wird, kann ein Mehrschichtfilm, der zu dem Magnettunnelübergang
wird (Mehrschichtfilm aus Dünnfilmmagnetmaterial) auf einem
Glassubstrat oder einem Harzsubstrat aufgebracht werden. Die Art
des Substrats, das als Basis dient, ist nicht auf ein
Halbleitersubstrat beschränkt.
Gemäß der Erfindung wird eine Struktur, in der der
Mehrschichtfilm aus Dünnfilmmagnetmaterial auf einem Substrat
aufgebracht wird, das als Basis dient, als
Dünnfilmmagnetsubstrat bezeichnet.
Ein MRAM gemäß dem siebten bevorzugten Ausführungsbeispiel der
Erfindung wird kennzeichnenderweise auf verschiedenen
Funktionsblöcken gebildet, die auf einer Hauptoberfläche eines
Substrats gebildet werden.
Zur Diskussion des Unterschieds des siebten bevorzugten
Ausführungsbeispiel ist in Fig. 51 ein Blockdiagramm eines
allgemein bekannten herkömmlich bekannten MRAMs gezeigt.
In Fig. 51 sind als periphere Schaltungen eines
Speicherzellenarrays 31 ein Spaltenadressenpuffer 31, ein
Spaltendekoder 32, eine Spaltenlese/Spaltenschreib-
Steuerschaltung 33, ein Reihenadressenpuffer 34, ein
Reihendekoder 35 und eine Reihenlese/Reihenschreib-
Steuerschaltung 36 um das Speicherzellenarray 31 bereitgestellt.
Als andere Funktionsblöcke sind ein I/O-Puffer für das
Senden/Empfangen eines Signals an/von außen der Vorrichtung,
eine ESD(Electric Stating Discharge)-Schaltung 44 für das
Zurücksetzen des übertragenen Signals auf einen Nennwert, wenn
das Signal einen Nennwert über oder unterschreitet, ein
Modulator/Demodulator 43 zur Modulation eines Signals oder
Demodulation eines modulierten Signals, ein DSP (Digitaler
Signalprozessor) 42 zur Verarbeitung eins digitalen Signals, ein
erster Cache 51 und ein zweiter Cache 52 für periodische
Datenübertragung (temporäres Halten von Daten) zwischen dem
Speicherzellenarray 31 und peripheren Schaltungen oder
synchronisierte Datenübertragung zwischen den peripheren
Schaltungen und dem Speicherzellenarray 31, eine I/O-
Steuervorrichtung 53 zur Steuerung der Eingabe/Ausgabe von Daten
in/aus dem Speicherzellenarray 31 und eine CPU (Mikroprozessor)
41 zur Verarbeitung der Daten bereitgestellt.
Herkömmliche Halbleiterspeichervorrichtungen, wie etwa ein DRAM,
SRAM und EEPROM, müssen auf einer Hauptoberfläche eines
Halbleitersubstrats gebildet werden, da ein Speicherzellenarray
einen MOSFET enthält, und folglich werden das
Speicherzellenarray und verschiedene Funktionsblöcke auf einer
Hauptoberfläche eines Halbleitersubstrats gebildet.
Eine Struktur eines MRAMs 1200 gemäß dem siebten
Ausführungsbeispiel der Erfindung ist als Blockdiagramm in Fig.
52 gezeigt.
Das MRAM-Zellenarray MCA ist über einer Region gebildet, um
periphere Schaltungen des MRAM-Zellenarrays MCA bereitzustellen,
also das Spaltenadressenpuffer CAB, den Spaltendekoder CD, die
Spaltenlese/Spaltenschreib-Steuerschaltung CRW, das
Reihenadressenpuffer RAB, den Reihendekoder RD und die
Reihenlese/Reihenschreib-Steuerschaltung RRW, die die Region
überlappen.
Ferner ist der Aufbau der peripheren Schaltungen der gleiche wie
in Fig. 26 gezeigt, und andere Funktionsblöcke, die die gleichen
sind wie bei einer herkömmlichen Halbleiterspeichervorrichtung,
werden nicht beschrieben.
Da das MRAM-Zellenarray MCA keinen MOSFET enthält, sondern nur
die pn-Übergangsdiode als Halbleiterelement, wie in den Fig. 28,
31 und 33 gezeigt, ist dessen Bildungsregion nicht auf eine
Hauptoberfläche eines Substrats beschränkt.
Folglich werden andere Strukturen als das MRAM-Zellenarray MCA,
also verschiedene Funktionsblöcke, umfassend die peripheren
Schaltungen des MRAM-Zellenarrays MCA auf einer Hauptoberfläche
eines Substrats gebildet, und das MRAM-Zellenarray MCA wird
darauf gebildet, um dadurch den Bereich der Vorrichtung zu
reduzieren.
In dem Blockdiagramm nach Fig. 53 ist eine Struktur eines MRAMs
1300 als Abwandlung des siebten Ausführungsbeispiels gezeigt.
Wie in Fig. 53 gezeigt, ist in dem MRAM 1300 das MRAM-
Zellenarray MCA auf einer Region gebildet zur Bereitstellung der
peripheren Schaltungen und verschiedener Funktionsblöcke, die
die Region überlappen.
Das Bereitstellen des MRAM-Zellenarrays MCA und der peripheren
Schaltungen und verschiedener Funktionsblöcke in
unterschiedlichen Schichten erhöht den Freiheitsgrad bei der
Wahl des Orts und der Größe des MRAM-Zellenarrays MCA, reduziert
den Bereich der Vorrichtung und stellt eine hohe Selektivität
des Vorrichtungslayouts sicher.
Ein MRAM gemäß dem achten bevorzugten Ausführungsbeispiel der
Erfindung ist in einer MCP(Multi Chip Package)-Form
bereitgestellt, in der das MRAM-Zellenarray und seine peripheren
Schaltungen und verschiedene Funktionsblöcke als verschiedene
Halbleiterchips bereitgestellt sind, und beide Chips sind in
einem Gehäuse als ein Modul enthalten.
Die maximale Bildungstemperatur bei der Herstellung der
peripheren Schaltungen des MRAM-Zellenarrays und verschiedener
Funktionsblöcke liegt ungefähr bei 1000°C bis 1200°C.
Andererseits ist die maximale Bildungstemperatur bei der
Herstellung des MRAM-Zellenarrays ungefähr 400°C bis 700°C, in
Abhängigkeit von der Curie-Temperatur.
Wenn das MRAM-Zellenarray und die peripheren Schaltungen und
verschiedene Funktionsblöcke auf einem Halbleitersubstrat
gebildet werden, um die Probleme zu vermeiden, die durch
unterschiedliche Bildungstemperaturen hervorgerufen werden, wird
das MRAM-Zellenarray in einem Verdrahtungsprozeß gebildet, wo
die maximale Bildungstemperatur ungefähr 400°C bis 700°C ist.
Aus diesem Grund erfolgen die Prozeßschritte bei der Herstellung
des MRAMs sequentiell, was sehr teuer ist.
Andererseits wird in letzter Zeit eine MCP-Struktur verwendet,
in der eine Mehrzahl von Halbleiterchips in einem Gehäuse
enthalten sind. Die Erfinder sind zu der Schlußfolgerung
gekommen, daß ein MRAM, in dem das MRAM-Zellenarray und seine
peripheren Schaltungen und verschiedene Funktionsblöcke als
unterschiedliche Halbleiterchips bereitgestellt sind, und beide
Chips in einem Gehäuse als ein Modul enthalten sind, das oben
genannte Problem lösen kann, jedoch hat man herausgefunden, daß
in der praktischen Bereitstellung des MRAMs mit der MCP-Struktur
die herkömmliche Gehäusestruktur nicht für den MRAM verwendet
werden kann.
Im folgenden werden Probleme diskutiert, die die Realisierung
des MRAMs als MCP-Struktur mit sich bringt, und es erfolgt dann
die Beschreibung einer Struktur eines MRAM 2000 gemäß dem achten
bevorzugten Ausführungsbeispiel der Erfindung.
Als ein Packaging-Verfahren eines Halbleiterchips mit
Halbleitervorrichtungen wurde bisher das QFP(Quad Flat
Package)-Verfahren verwendet, das jedoch ein Problem dahingehend
aufweist, daß es einen großen Packbereich erfordert. In letzter
Zeit wurde dann das CSP(Chip Size Package)-Verfahren verwendet,
bei dem ein Packbereich fast gleich dem Bereich des Chips
entspricht. Dieses Packverfahren, das nur einen Packbereich
benötigt, der sehr viel kleiner ist als der bei dem QFP-
Verfahren, wird für DRAMs und dergleichen für LSI für ein
zellulares Telefon und einen PC verwendet.
Fig. 54 zeigt einen Querschnitt einer beispielhaften Struktur
des bekannten CSP. In Fig. 54 ist ein Halbleiterchip 122 in
einem boxähnlichen Gehäuse 129 enthalten, und eine
Bodenhauptfläche des Halbleiterchips 122 wird mit einem
Passivierungsfilm 123 bedeckt, der vor der Außenwelt schützt.
Der Passivierungsfilm 123 ist aus einem Isolationsfilm, wie etwa
einem Siliziumnitridfilm oder einem Siliziumoxidnitridfilm, und
weist eine Mehrzahl von Öffnungen auf, durch die Chipelektroden
132, die als I/O-Anschlüsse des Halbleiterchips 122 dienen,
durch den Passivierungsfilm 123 hindurchragen.
Das Gehäuse 129 hat eine Schachtelform mit einem Boden und
keiner Abdeckung, und von seinem offenen Bereich aus wird der
Halbleiterchip 122 eingesetzt. Die Öffnung des Gehäuses 129 kann
durch ein Bodenoberflächensubstrat 134 geschlossen werden. Ein
Körper des Bodenoberflächensubstrats 134 ist aus einem
isolierenden Material, wie etwa Polymidharz, und auf seiner
Hauptoberfläche, die nach außen zeigt, sind eine Mehrzahl von
abschirmenden Lötanschlüssen 125 und eine Mehrzahl von
Signalübertragungslötanschlüssen 127 bereitgestellt.
Das Bodenoberflächensubstrat 134 hat eine Mehrzahl von internen
Verdrahtungen 130 und 131, um die Abschirmungslötanschlüsse 125
und die Signalübertragungslötanschlüsse 127 mit den internen
Bauelementen elektrisch zu verbinden.
Beide internen Verdrahtungen 130 und 131 sind mit einem
Trägerfilm 124 verbunden, der auf einer Hauptoberfläche
bereitgestellt ist, die zum Inneren des
Bodenoberflächensubstrats 134 weist. Wie später diskutiert, hat
der Trägerfilm 124 einen elektrischen Draht (einschließlich
einen Anschluß) und eine Bondschicht 133, die auf dem
Isolationsfilm bereitgestellt ist. Ein elektrisches Signal von
dem Signalübertragungslötanschluß 127 wird an den Halbleiterchip
122 durch die Chipelektrode 132 übertragen, die mit dem internen
Draht 130 und dem Anschluß des Trägerfilms 124 verbunden ist.
Die Bondschicht 133 bondet den Trägerfilm 124 und den
Halbleiterchip 122. Der Trägerfilm 124 ist ferner mit einer
anderen Bondschicht mit dem Bodenoberflächensubstrat 134
verbunden, nicht in Fig. 54 gezeigt.
Eine Abschirmungselektrode 126 aus einem leitfähigen Material
ist in dem Bodenoberflächensubstrat 134 vergraben. Die
Abschirmungselektrode 126 hat in einer Draufsicht eine
rechteckige Form und eine Öffnung, durch die der interne Draht
130 verläuft, ohne mit der Abschirmungselektrode 126 in Kontakt
zu kommen. Fig. 54 zeigt einen Querschnitt an einer Stelle, wo
die Öffnung der Abschirmungselektrode 126 bereitgestellt ist,
und die Öffnung ist durch gestrichelte Linien dargestellt.
Die Abschirmungselektrode 126 ist mit einem
Leistungsversorgungspotential oder einem Massepotential über den
Abschirmungslötanschluß 125 und den internen Draht 131
verbunden, wodurch verhindert wird, daß der interne Draht 130
externes elektrisches Rauschen aufnimmt.
Ferner ist eine Abschirmungselektrode 126b auf einer oberen
Hauptfläche des Trägerfilms 124 bereitgestellt, um den
Halbleiterchip 122 zu umgeben. Die Abschirmungselektrode 126b
ist eine flache Platte mit einer rechteckigen Ringform in einer
Draufsicht und elektrisch mit dem internen Draht 131 durch den
elektrischen Draht auf dem Trägerfilm 124 verbunden, der mit dem
Leistungsversorgungspotential oder dem Massepotential verbunden
ist.
Ein Spannungsentlastungsfilm 135 ist bereitgestellt, um die
Abschirmungselektrode 126b zu bedecken. Der
Spannungsentlastungsfilm 135 baut eine Spannung zwischen dem
Halbleiterchip 122 und dem Bodenflächensubstrat 134 ab.
Der Querschnitt des Spannungsentlastungsfilms 135 hat
ursprünglich eine rechteckige Form, ist jedoch verformt mit
seiner Dicke, die teilweise dünner wird, wenn er sandwichartig
zwischen einem Endbereich des Halbleiterchips 122 und dem
Trägerfilm 124 gebildet wird. Obwohl sich die Spannung auf einen
Bereich konzentriert, der sandwichartig zwischen dem Randbereich
des Halbleiterchips 122 und dem Trägerfilm 124 gebildet ist,
bewirkt eine Verdünnung der Dicke des Films eine
Spannungsentlastung.
Als Spannungsentlastungsfilm 135 wird zum Beispiel
thermoplastisches Elastomer verwendet. Das thermoplastische
Elastomer ist ein Polymermaterial, das auf verschiedene Weise
gebildet wird, mit einer Gummielastizität bei Raumtemperatur und
das bei hoher Temperatur plastifiziert wird.
Als ein Bondmaterial für das Bonden des Halbleiterchips 122 und
des spannungsabbauenden Films 135 wird ein Epoxidharz oder
dergleichen verwendet. Während die Volumendehnung des
thermoplastischen Elastomers ungefähr 2,7 × 10-6 ist, liegt die
von Silizium ungefähr bei 3,1 × 10-6. Da die Differenz der
Volumenausdehnung zwischen diesen Materialien gering ist, kann
thermische Spannung abgebaut werden.
Zur Sicherstellung einer größeren Anzahl von Anschlüssen und
einer Größenreduktion des Gehäuses in der Halbleiterpackung,
werden zur Lösung der Probleme, daß die interne Verdrahtung dazu
neigt, länger und dicker zu werden und Rauschen aufzunehmen, die
Abschirmungselektrode 126 und die Abschirmungslötanschlüsse 125
bereitgestellt. Zur Vermeidung von thermischer Spannung zwischen
dem Halbleiterchip 122 und dem Bodenoberflächensubstrat 134,
wodurch die Zuverlässigkeit der elektrischen Verbindung
verringert wird, ist der spannungsabbauende Film 135
bereitgestellt.
Die Abschirmungselektrode 126 hat die oben diskutierte Funktion
und ist über den internen Draht 131 mit den
Abschirmungslötanschlüssen 125 verbunden. Die
Abschirmungslötanschlüsse 125 sind bereitgestellt, um die
Signalübertragungslötanschlüsse 127 zu umgeben, und verhindern,
dass die interne Verdrahtung 130 externes elektrisches Rauschen
über die Signalübertragungslötanschlüsse 127 aufnimmt. Ferner
sind die Abschirmungslötanschlüsse 125 und die
Signalübertragungslötanschlüsse 127 (nicht in dieser Figur
gezeigt) mit einer Hauptplatine mit darauf gedruckten
Zwischenverbindungen verbunden.
Darüber hinaus wurde die MCP-Struktur bisher nur durch das QFT-
Verfahren realisiert. Fig. 55 zeigt einen Querschnitt der MCP-
Struktur unter Verwendung des QFP-Verfahrens. Wie in Fig. 55
gezeigt, sind drei Halbleiterchips 102a, 102b und 102c in einem
Gehäuse 107 geschichtet angeordnet, und das Gehäuse 107 ist
durch ein Harz 106 abgedichtet.
Die Halbleiterchips 102a und 102c sind zum Beispiel SRAMs und
der Halbleiterchip 102 ist zum Beispiel ein Flash EEPROM.
Die Halbleiterchips sind mit einem internen Draht 109 verbunden,
und durch eine elektrische Zuleitung 113 über einen Bonddraht
112 elektrisch nach außen verbunden.
Eine derartige Struktur kann eine größere Speicherkapazität
sicherstellen als eine Struktur, bei der ein Gehäuse nur einen
Halbleiterchip pro besetzten Bereich aufweist. Folglich besteht
auf dem Gebiet von mobilen Informationsgeräten ein großer Bedarf
für diese Struktur.
Das QFP-Verfahren weist jedoch Probleme dahingehend auf, daß der
Packungsbereich größer ist als der Bereich des Chips, und daß
die externe Zuführungsleitung dazu neigt, Rauschen aufzunehmen.
Folglich haben CFP und QFP V 17244 00070 552 001000280000000200012000285911713300040 0002010164283 00004 17125or- und Nachteile. Da es in der MRAM
erforderlich ist, zu verhindern, daß sich die Spins der
softferromagnetischen Schicht durch ein externes Magnetfeld
umkehren, kann die herkömmliche Gehäusestruktur nicht gewählt
werden.
Unter Bezugnahme auf die Fig. 56 bis 65 wird eine Struktur des
MRAMs 2000 gemäß dem achten bevorzugten Ausführungsbeispiel
beschrieben.
Fig. 56 zeigt eine Querschnittsstruktur des MRAMs 2000, und Fig.
57 zeigt eine Planarstruktur des MRAMs 2000 von einer unteren
Seite betrachtet. Fig. 56 zeigt ferner einen Querschnitt entlang
der Linie A-A nach Fig. 57.
Wie in Fig. 56 gezeigt, ist der Halbleiterchip 122, der die
peripheren Schaltungen des MRAM-Zellenarrays und verschiedene
Funktionsblöcke enthält, in einem schachtelähnlichen
Abschirmungskörper SHB aus einem leitfähigen Material mit hoher
Magnetpermeabilität, wie etwa Permalloy (Ni80Fe20) enthalten.
Als ein Material des Abschirmungskörpers SHB kann ein
Supermalloy (Mo5Ni79Fe16) ebenso wie Permalloy verwendet werden,
als ein ferromagnetische Material mit einer Magnetpermeabilität
größer oder gleich der des softferromagnetischen Materials, das
zum Beispiel für die MRAM-Zelle verwendet wird. Da ein
ferromagnetische Material mit großer Koerzitivkraft als ein
Permanentmagnet dient, der elektrische Einrichtungen, die in
seiner Umgebung sind, beeinflussen kann, ist es wünschenswert,
ein ferromagnetisches Material mit kleiner Koerzitivkraft zu
verwenden. Permalloy, Supermalloy und Ferrit, wie etwa Mn50Zn50,
sind Materialien, die diese Bedingung erfüllen.
Auf einer inneren Wand des Abschirmungskörpers SHB ist ein
spannungsabbauender Film 235 aus thermoplastischem Elastomer
bereitgestellt. Der spannungsabbauende Film 235 baut eine
Spannung zwischen dem Halbleiterchip 122 und dem
Abschirmungskörper SHB ab.
Der Abschirmungskörper SHB hat einen röhrenförmigen äußeren
Rahmen 237 als Körper, eine obere Platte 238, die ein Ende des
äußeren Rahmens 237 bedeckt, und eine untere Platte 236, die das
andere Ende des äußeren Rahmens 237 abdeckt, und der
spannungsabbauende Film 235 ist auf den inneren Oberflächen der
oberen Platte 238 und des äußeren Rahmens 237 bereitgestellt.
Die untere Platte 236 hat ferner eine Öffnung, und der interne
Draht 130, der mit dem Halbleiterchip 122 verbunden ist, tritt
durch die Öffnung hindurch.
Das Gehäuse 129 hat eine Schachtelform mit einem Boden und
keiner Abdeckung und von seiner Öffnung aus wird der
Abschirmungskörper SHB mit dem Halbleiterchip 122 eingesetzt.
Das Gehäuse 129 hat eine Größe, um den Abschirmungskörper SHB
aufzunehmen, und hat weiteren Raum, und ein Harzmaterial 128 aus
Harz, wie etwa Epoxidharz, ist zwischen dem Abschirmungskörper
SHB und der Innenwand des Gehäuses 129 bereitgestellt.
Die Öffnung des Gehäuses 129 kann mit dem
Bodenoberflächensubstrat 134 bedeckt werden. Der Körper des
Bodenoberflächensubstrats 134 ist aus einem isolierenden
Material, wie etwa Polymidharz, und auf seiner Hauptoberfläche,
die nach außen weist, sind eine Mehrzahl von
Abschirmungslötanschlüssen 125 und
Signalübertragungslötanschlüssen 127 bereitgestellt. Das
Bodenoberflächensubstrat 134 ist mit einem Bondmittel fixiert,
das für den Trägerfilm 124, die untere Platte 236 und
dergleichen verwendet wird.
Das Bodenoberflächensubstrat 134 hat eine Mehrzahl von internen
Drähten 130 und 131, die die Abschirmungslötanschlüsse 125 und
die Signalübertragungslötanschlüsse 127 mit den inneren
Bauelementen elektrisch verbunden.
Die internen Drähte 130 und 131 sind bereitgestellt, um den
Trägerfilm 124, der auf der Hauptoberfläche, die nach innen zu
dem Bodenoberflächensubstrat 134 weist, zu verbinden, und der
interne Draht 131 ist elektrisch mit der unteren Platte 136 des
Abschirmungskörpers SHB über den Anschluß und den elektrischen
Draht, der auf dem Trägerfilm 124 bereitgestellt ist, verbunden.
Der interne Draht 131 ist ferner mit der Abschirmungselektrode
126 aus einem leitfähigen Material, die in dem
Bodenoberflächensubstrat 134 vergraben ist, verbunden. Außerdem
muß ein Teil der Abschirmungselektrode 126 nicht
notwendigerweise in dem gleichen Querschnitt bereitgestellt
sein, wie die internen Drähte 130 und 131, die durch
gestrichelte Linien dargestellt sind.
Die Abschirmungselektrode 126 ist mit dem
Leistungsversorgungspotential oder dem Massepotential fixiert,
wodurch verhindert wird, daß die interne Verdrahtung 130
externes elektrisches Rauschen aufnimmt.
Die Chipelektrode 132, die als ein I/O-Anschluß für den
Halbleiterchip 122 dient, ist direkt mit dem Anschluß
(Filmelektrode) verbunden, der auf dem Trägerfilm 124
bereitgestellt ist, und elektrisch mit dem internen Draht 130
durch die Filmelektrode und den elektrischen Draht, der auf dem
Trägerfilm 124 gemustert ist. Der interne Draht 130 ist mit den
Signalübertragungslötanschlüssen 127 verbunden.
Der Signalübertragungslötanschluß 127 ist ein Anschluß zur
Übertragung elektrischer Signale zwischen der Außenwelt und dem
Halbleiterchip in dem Gehäuse, und der Abschirmungslötanschluß
125 ist ein Anschluß zum Fixieren des Potentials des
Abschirmungskörpers SHB mit dem Massepotential.
Wie in Fig. 57 gezeigt, sind ferner die
Abschirmungslötanschlüsse 125 bereitgestellt, um die
Signalübertragungslötanschlüsse 127 zu umschließen.
Darüber hinaus haben der Signalübertragungslötanschluß 127 und
der Abschirmungslötanschluß 125 eine Funktion zum Streuen von
Spannung auf dem Bodenoberflächensubstrat 134 in die Platine
(Hauptplatine). Durch Bereitstellung der
Abschirmungslötanschlüsse 125 kann die Spannung, die an einem
Lötanschluß anliegt, reduziert werden.
Unter Bezugnahme auf die Fig. 58 bis 62 wird ein Verfahren zum
Packen des MRAMs 2000 beschrieben. Die Fig. 58 bis 62 zeigen
schematisch das Verfahren für das Packen des MRAMs 2000 und
nicht exakt die in Fig. 56 gezeigte Struktur.
In Fig. 58 wir der Trägerfilm 124 auf das
Bodenoberflächensubstrat 134 gebondet, und ein
spannungsabbauender Film 223 wird auf dem Trägerfilm 124
gebildet.
Der spannungsabbauende Film 223 hat eine rechteckige Ringform
und ist bereitgestellt, um einen Bereich für eine Filmelektrode
219, die auf dem Trägerfilm 124 bereitgestellt ist, zu umgeben.
Ferner ist ein Graben 224 aus einem Rechteckring in dem
spannungsabbauenden Film 223 gebildet und die untere Platte 236
des Abschirmungskörpers SHB (Fig. 56) ist in dem Graben 224
bereitgestellt. Ferner ist die Struktur, bei der die untere
Platte 236 in dem Graben 224 bereitgestellt ist, in den Fig. 64A
und 64B gezeigt.
Ferner wird der äußere Rahmen 237 des Abschirmungskörpers SHB
(Fig. 46) zusammen mit dem Graben 224 in einem späteren
Prozeßschritt gebildet und mit der unteren Platte 236 verbunden.
Außerdem kann der spannungsabbauende Film 223, der eine
Rechteckringform aufweist, die Spannung in X- und Y-Richtungen
(Fig. 58) gleichmäßig abbauen.
Die Filmelektrode 219, die auf dem Trägerfilm 124 bereitgestellt
ist, der isolierend ist, ist mit dem
Signalübertragungslötanschluß 127 durch den internen Draht 130
verbunden.
Durch Mustern der Filmelektrode 219 und des internen Drahts 230
auf dem Trägerfilm 124 kann die Verbindung jedes Anschlusses und
jeder Chipelektrode willkürlich gesetzt werden.
Die Bondschicht 133 neben der Filmelektrode 219 ist selektiv auf
dem Trägerfilm 124 bereitgestellt. Die Bondschicht 133 dient zum
Bonden des Halbleiterchips 122 und des Trägerfilms 124.
In dem in Fig. 59 gezeigten Prozeßschritt ist der Halbleiterchip
122 derart gebildet, daß Chipelektroden des Halbleiterchips 122
mit den Filmelektroden des Trägerfilms 124 jeweils in Kontakt
kommen und durch die Bondschicht 133 fixiert sind.
Fig. 60 zeigt einen Zustand des Bodenoberflächensubstrats 134,
der umgekehrt zu dem in Fig. 59 gezeigten ist, und ein
domförmiges den Lötanschluß bildendes Loch 211 ist auf dem
Bodenoberflächensubstrat 134 bereitgestellt. Die internen Drähte
130 und 131 (siehe Fig. 56) erreichen eine Innenwand des
lötanschlußbildenden Lochs 211, und wenn ein Lötanschluß das
Innere des lötanschlußbildenden Lochs 211 in einem späteren
Prozeßschritt füllt, sind der Lötanschluß und die internen
Drähte 130 und 131 elektrisch miteinander verbunden. Anstelle
des Lötanschlusses kann ein leitfähiges Polymer verwendet
werden.
Fig. 61 zeigt einen Zustand, bei dem die
Signalübertragungslötanschlüsse 127 und die
Abschirmungslötanschlüsse 125 in lötanschlußbildenden Löchern
211 bereitgestellt sind.
Nach dem Abdecken des Halbleiterchips 122 mit dem
Abschirmungskörper SHB, der den spannungsabbauenden Film 235
(Fig. 56) enthält, wird der Halbleiterchip 122 in das Gehäuse
129 mit einem Boden und ohne Abdeckung eingeführt, und ein
Dichtelement wie etwa Harz wird in den Zwischenraum
eingespritzt, um eine Struktur zu erhalten, die
Signalübertragungslötanschlüsse 127 und
Abschirmungslötanschlüsse 125 auf seiner Rückseite, wie in Fig.
62 gezeigt, aufweist.
Im folgenden wird eine Draufsicht auf die untere Platte 236, die
ein Element des Abschirmungskörpers SHB ist, und auf den
spannungsabbauenden Film 223 unter Bezugnahme auf die Fig. 63,
64A und 64B beschrieben. Fig. 63 zeigt einen schematischen
Querschnitt entlang der Linie B-B nach Fig. 56, und die Fig. 64A
und 64B zeigen Querschnitte jeweils entlang der Linien C-C und
D-D nach Fig. 63.
Wie in Fig. 63 gezeigt, ist die untere Platte 236 aus einer
rechteckigen Platte mit einer rechteckigen Öffnung OP in einem
Zentralbereich, und mit der Abschirmungselektrode 126 (Fig. 56)
mit Rechteckringform bereitgestellt, um eine elektrische
Verbindung mit den Abschirmungslötanschlüssen 125 auf einer
Seite des Bodenoberflächensubstrat 134 zu bilden. Ferner sind
die äußeren Abmessungen der Abschirmungselektrode 126 fast
gleich zu denen der unteren Platte 236.
Da die spannungsabbauenden Filme 223 innerhalb und außerhalb
eines Öffnungsrandes des Abschirmungskörpers SHB bereitgestellt
sind, und der spannungsabbauende Film 235 (siehe Fig. 56)
überall in dem Abschirmungskörper SHB bereitgestellt ist, kann
die extern an den Halbleiterchip 231 und den Halbleiterchip 231
angelegte Spannung reduziert werden.
In dem MRAM 2000 gemäß dem achten bevorzugten
Ausführungsbeispiel der Erfindung, wie oben diskutiert, ist es
möglich, die Richtung der Magnetisierung zu bewahren, also zu
verhindern, daß Daten durch die Umkehrung der Spins der MRAM-
Zellen aufgrund eines externen Magnetfeldes zurückgeschrieben
werden, da der Halbleiterchip 122, der das MRAM-Zellenarray
enthält, durch den Abschirmungskörper SHB umgeben (umschlossen)
ist, um das externe Magnetfeld abzublocken.
Da die spannungsabbauenden Filme 223 ferner innerhalb und
außerhalb des Öffnungsrandes des Abschirmungskörpers SHB
bereitgestellt sind, und der spannungsabbauende Film 225 überall
innerhalb des Abschirmungskörpers SHB bereitgestellt ist, ist es
möglich, die externe Spannung aufgrund der Verbiegung der
Hauptplatine und der Temperaturdiffusion auf dem Halbleiterchip
122 zu reduzieren.
Obwohl ein Halbleiterchip in dem oben genannten MRAM 2000
gepackt ist, ähnlich wie ein in Fig. 65 gezeigter MRAM 2001,
kann eine Struktur ausgewählt werden, in der ein Halbleiterchip
122a (Schaltungschip), der periphere Schaltungen des MRAM-
Zellenarrays und verschiedene Funktionsblöcke enthält, und ein
Halbleiterchip 122b (Magnetspeicherchip), der das MRAM-
Zellenarray, das darauf bereitgestellt ist, gepackt sind.
Der Halbleiterchip 122a enthält Chipelektroden auf seinen beiden
Hauptoberflächen, und der Halbleiterchip 122a und der
Halbleiterchip 122b sind durch die Filmelektrode und den
elektrischen Draht auf einem Trägerfilm 124b, der
dazwischenliegend bereitgestellt ist, verbunden. Ferner sind der
Halbleiterchip 122a und der Halbleiterchip 122b durch die
Bondschicht 133 fest gebondet.
Die elektrische Verbindung zwischen dem Halbleiterchip 122a und
den Signalübertragungslötanschlüssen 127 ist die gleiche wie
zwischen dem Halbleiterchip 122 und den
Signalübertragungslötanschlüssen 127, wie in Fig. 56 gezeigt,
und da die Struktur im Grunde die gleiche ist wie die des MRAMs
2000 mit der Ausnahme, daß der Trägerfilm durch den Trägerfilm
124a ersetzt ist, erfolgt keine erneute Beschreibung davon.
Darüber hinaus kann die vertikale Anordnung des Halbleiterchips
122a und des Halbleiterchips 122b umgekehrt werden. In diesem
Fall ist es nur notwendig, die Chipelektroden auf beiden
Hauptoberflächen des Halbleiterchips 122b bereitzustellen.
Als Kombination des Halbleiterchips 122a und des Halbleiterchips
122b ist jede Kombination von allgemein bekannten
Halbleiterchips möglich, sofern mindestens einer der
Halbleiterchips mit dem MRAM-Zellenarray bereitgestellt ist.
Da der Halbleiterchip 122a, der die peripheren Schaltungen des
MRAM-Zellenarrays und verschiedene Funktionsblöcke enthält, und
den Halbleiterchip 122b, der das MRAM-Zellenarray enthält,
separat in dem in Fig. 65 gezeigten MRAM 2001 hergestellt und
dann kombiniert werden, ist eine Berücksichtigung des
Unterschiedes in der Bildungstemperatur nicht notwendig, und die
jeweilige Bildungstemperatur kann optimiert werden. Da der
Halbleiterchip 122a und der Halbleiterchip 122b ferner separat
hergestellt werden, können die Herstellungsprozeßschritte
parallel ablaufen, wodurch die Herstellungszeit reduziert wird.
Obwohl der Abschirmungskörper SHB aus einem ferromagnetischen
Material in dem in Fig. 56 gezeigten MRAM 2000 ist, kann statt
dessen ein antiferromagnetisches Material, wie etwa IrMn mit Ir
(Iridium) mit 20 bis 30 Atom-% zur Erzeugung des gleichen Effekts
verwendet werden.
Wie bei dem in Fig. 66 gezeigten MRAM 2200 kann der
Abschirmungskörper SHB aus einem Mehrschichtfilm bestehend aus
einem ferromagnetischen Material 136a und einem
antiferromagnetischen Material 136b gebildet sein. In diesem
Fall muß die Abschirmungselektrode 126 in dem
Bodenoberflächensubstrat 134 ebenfalls ein Mehrschichtfilm sein,
bestehend aus einem ferromagnetischen Material 126a und einem
antiferromagnetischen Material 126b. Die vertikale Anordnung des
Mehrschichtfilms ist nicht auf den oben genannten Fall
beschränkt.
Obwohl die Erfindung im vorangegangenen im einzelnen beschrieben
wurde, ist es selbstverständlich, daß ein Fachmann auf diesem
Gebiet verschiedene Modifikationen und Abwandlungen vornehmen
kann, ohne den Schutzbereich der Erfindung zu verlassen.
Claims (18)
1. Magnetspeichervorrichtung mit
einer Mehrzahl von Bitleitungen (BL1, BL2) und einer Mehrzahl von Wortleitungen (WL1, WL2), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden;
einer Mehrzahl von Speicherzellen (MC11, MC12, MC21, MC22), die an Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang (MTJ);
einer Mehrzahl von ersten Schaltmitteln, die mit ersten Enden der Mehrzahl von Bitleitungen verbunden sind, um die elektrische Verbindung zwischen den ersten Enden und einer ersten Leistungsversorgung oder einer zweiten Leistungsversorgung zu schalten; und
einer Mehrzahl von zweiten Schaltmitteln, die mit zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, um die elektrische Verbindung zwischen den zweiten Enden und der ersten Leistungsversorgung oder der zweiten Leistungsversorgung zu schalten.
einer Mehrzahl von Bitleitungen (BL1, BL2) und einer Mehrzahl von Wortleitungen (WL1, WL2), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden;
einer Mehrzahl von Speicherzellen (MC11, MC12, MC21, MC22), die an Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang (MTJ);
einer Mehrzahl von ersten Schaltmitteln, die mit ersten Enden der Mehrzahl von Bitleitungen verbunden sind, um die elektrische Verbindung zwischen den ersten Enden und einer ersten Leistungsversorgung oder einer zweiten Leistungsversorgung zu schalten; und
einer Mehrzahl von zweiten Schaltmitteln, die mit zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, um die elektrische Verbindung zwischen den zweiten Enden und der ersten Leistungsversorgung oder der zweiten Leistungsversorgung zu schalten.
2. Magnetspeichervorrichtung nach Anspruch 1, wobei
das erste Schaltmittel erste MOS-Transistoren und zweite MOS- Transistoren (MN11, MN12; MN21, MN22) vom gleichen Leitfähigkeitstyp aufweist, deren erste Hauptelektroden mit den ersten Enden der Mehrzahl von Bitleitungen jeweils verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind; und
die zweiten Schaltmittel dritte MOS-Transistoren und vierte MOS-Transistoren (MN13, MN14; MN23, MN24) vom gleichen Leitfähigkeitstyp aufweisen, deren erste Hauptelektroden jeweils mit den zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, und deren zweite Hauptelektroden mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung jeweils verbunden sind.
das erste Schaltmittel erste MOS-Transistoren und zweite MOS- Transistoren (MN11, MN12; MN21, MN22) vom gleichen Leitfähigkeitstyp aufweist, deren erste Hauptelektroden mit den ersten Enden der Mehrzahl von Bitleitungen jeweils verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind; und
die zweiten Schaltmittel dritte MOS-Transistoren und vierte MOS-Transistoren (MN13, MN14; MN23, MN24) vom gleichen Leitfähigkeitstyp aufweisen, deren erste Hauptelektroden jeweils mit den zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, und deren zweite Hauptelektroden mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung jeweils verbunden sind.
3. Magnetspeichervorrichtung nach Anspruch 1, wobei
das erste Schaltmittel erste MOS-Transistoren und zweite MOS-Transistoren (MP11, MN12; MP21, MN22) von einem unterschiedlichen Leitfähigkeitstyp aufweist, deren erste Hauptelektroden mit den ersten Enden der Mehrzahl von Bitleitungen jeweils verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind; und
die zweiten Schaltmittel dritte MOS-Transistoren und vierte MOS-Transistoren (MP13, MN14; MP23, MN24) von unterschiedlichen Leitfähigkeitstypen aufweist, deren erste Hauptelektroden jeweils mit den zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind.
das erste Schaltmittel erste MOS-Transistoren und zweite MOS-Transistoren (MP11, MN12; MP21, MN22) von einem unterschiedlichen Leitfähigkeitstyp aufweist, deren erste Hauptelektroden mit den ersten Enden der Mehrzahl von Bitleitungen jeweils verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind; und
die zweiten Schaltmittel dritte MOS-Transistoren und vierte MOS-Transistoren (MP13, MN14; MP23, MN24) von unterschiedlichen Leitfähigkeitstypen aufweist, deren erste Hauptelektroden jeweils mit den zweiten Enden der Mehrzahl von Bitleitungen verbunden sind, und deren zweite Hauptelektroden jeweils mit der ersten Leistungsversorgung und der zweiten Leistungsversorgung verbunden sind.
4. Magnetspeichervorrichtung nach Anspruch 3, ferner mit
fünften MOS-Transistoren (MN15; MN25), die zwischen den ersten Hauptelektroden der ersten und zweiten MOS-Transistoren verbunden sind, und den gleichen Leitfähigkeitstyp wie die zweiten MOS-Transistoren aufweisen; und
sechsten MOS-Transistoren (MN16; MN26), die zwischen den ersten Hauptelektroden der dritten und vierten MOS-Transistoren verbunden sind, und den gleichen Leitfähigkeitstyp aufweisen wie die vierten MOS-Transistoren; wobei
Steuerelektroden der fünften und sechsten MOS-Transistoren mit einer dritten Leistungsversorgung verbunden sind, die eine vorbestimmte Spannung liefert, die immer einen EIN-Zustand bewirkt.
fünften MOS-Transistoren (MN15; MN25), die zwischen den ersten Hauptelektroden der ersten und zweiten MOS-Transistoren verbunden sind, und den gleichen Leitfähigkeitstyp wie die zweiten MOS-Transistoren aufweisen; und
sechsten MOS-Transistoren (MN16; MN26), die zwischen den ersten Hauptelektroden der dritten und vierten MOS-Transistoren verbunden sind, und den gleichen Leitfähigkeitstyp aufweisen wie die vierten MOS-Transistoren; wobei
Steuerelektroden der fünften und sechsten MOS-Transistoren mit einer dritten Leistungsversorgung verbunden sind, die eine vorbestimmte Spannung liefert, die immer einen EIN-Zustand bewirkt.
5. Magnetspeichervorrichtung mit
einer Mehrzahl von Speicherzellenarrays (66; 85), bestehend aus
einer Mehrzahl von Bitleitungen (69, 89) und einer Mehrzahl von Wortleitungen (64, 83), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
einer Mehrzahl von Speicherzellen, die an Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Speicherzellenarraygruppe (861 bis 86n), enthaltend
eine Mehrzahl von Hauptwortleitungen (67, 84), die über der Mehrzahl von Speicherzellenarrays bereitgestellt sind, und
eine Mehrzahl von Speicherzellenarray-Auswahlleitungen (70; 911 bis 91m), die korrespondierend zu der Mehrzahl von Speicherzellenarrays bereitgestellt sind, wobei
die Mehrzahl von Wortleitungen mit Ausgängen von ersten kombinierten Logikgates (61; 82) verbunden sind, die an den Kreuzungen der Mehrzahl von Hauptwortleitungen und der Mehrzahl von Speicherzellenarray-Auswahlleitungen jeweils bereitgestellt sind, und
die Eingänge der ersten kombinierten Logikgates mit einer der Mehrzahl von Hauptwortleitungen und einer der Mehrzahl von Speicherzellenarray-Auswahlleitungen, die sich kreuzen, verbunden sind.
einer Mehrzahl von Speicherzellenarrays (66; 85), bestehend aus
einer Mehrzahl von Bitleitungen (69, 89) und einer Mehrzahl von Wortleitungen (64, 83), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
einer Mehrzahl von Speicherzellen, die an Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Speicherzellenarraygruppe (861 bis 86n), enthaltend
eine Mehrzahl von Hauptwortleitungen (67, 84), die über der Mehrzahl von Speicherzellenarrays bereitgestellt sind, und
eine Mehrzahl von Speicherzellenarray-Auswahlleitungen (70; 911 bis 91m), die korrespondierend zu der Mehrzahl von Speicherzellenarrays bereitgestellt sind, wobei
die Mehrzahl von Wortleitungen mit Ausgängen von ersten kombinierten Logikgates (61; 82) verbunden sind, die an den Kreuzungen der Mehrzahl von Hauptwortleitungen und der Mehrzahl von Speicherzellenarray-Auswahlleitungen jeweils bereitgestellt sind, und
die Eingänge der ersten kombinierten Logikgates mit einer der Mehrzahl von Hauptwortleitungen und einer der Mehrzahl von Speicherzellenarray-Auswahlleitungen, die sich kreuzen, verbunden sind.
6. Magnetspeichervorrichtung nach Anspruch 5, wobei
die mindestens eine Speicherzellenarraygruppe (861 bis 86n) eine Mehrzahl von Speicherzellenarraygruppen enthält, und die Magnetspeichervorrichtung ferner enthält:
eine Mehrzahl von globalen Wortleitungen (87), die über der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind; und
eine Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen (901 bis 90n), die korrespondierend zu der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind,
wobei die Mehrzahl von Hauptwortleitungen mit Ausgängen von zweiten kombinierten Logikgates (81) verbunden sind, die an Kreuzungen der Mehrzahl von globalen Wortleitungen und der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen bereitgestellt sind, und
Eingänge der zweiten kombinierten Logikgates mit einer der Mehrzahl von globalen Wortleitungen und einer der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen verbunden sind, die sich kreuzen.
die mindestens eine Speicherzellenarraygruppe (861 bis 86n) eine Mehrzahl von Speicherzellenarraygruppen enthält, und die Magnetspeichervorrichtung ferner enthält:
eine Mehrzahl von globalen Wortleitungen (87), die über der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind; und
eine Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen (901 bis 90n), die korrespondierend zu der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind,
wobei die Mehrzahl von Hauptwortleitungen mit Ausgängen von zweiten kombinierten Logikgates (81) verbunden sind, die an Kreuzungen der Mehrzahl von globalen Wortleitungen und der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen bereitgestellt sind, und
Eingänge der zweiten kombinierten Logikgates mit einer der Mehrzahl von globalen Wortleitungen und einer der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen verbunden sind, die sich kreuzen.
7. Magnetspeichervorrichtung mit
einer Mehrzahl von Speicherzellenarrays (166; 185), bestehend aus
einer Mehrzahl von Bitleitungen (164, 183) und einer Mehrzahl von Wortleitungen (160, 189), die sich kreuzen ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
einer Mehrzahl von Speicherzellen, die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Speicherzellenarraygruppe (1861 bis 186n), enthaltend
eine Mehrzahl von Hauptbitleitungen (167, 184), die über der Mehrzahl von Speicherzellenarrays bereitgestellt sind, und
eine Mehrzahl von Speicherzellenarray-Auswahlleitungen (170; 1911 bis 191m), die korrespondierend zu der Mehrzahl der Speicherzellenarrays bereitgestellt sind, wobei
die Mehrzahl der Bitleitungen mit Ausgängen von ersten kombinierten Logikgates (161; 182) verbunden sind, die an Kreuzungen der Mehrzahl von Hauptbitleitungen und der Mehrzahl von Speicherzellenarray-Auswahlleitungen jeweils bereitgestellt sind, und
Eingänge der ersten kombinierten Logikgates mit einer der Mehrzahl von Hauptbitleitungen und einer der Mehrzahl von Speicherzellenarray-Auswahlleitungen, die sich kreuzen, verbunden sind.
einer Mehrzahl von Speicherzellenarrays (166; 185), bestehend aus
einer Mehrzahl von Bitleitungen (164, 183) und einer Mehrzahl von Wortleitungen (160, 189), die sich kreuzen ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
einer Mehrzahl von Speicherzellen, die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Speicherzellenarraygruppe (1861 bis 186n), enthaltend
eine Mehrzahl von Hauptbitleitungen (167, 184), die über der Mehrzahl von Speicherzellenarrays bereitgestellt sind, und
eine Mehrzahl von Speicherzellenarray-Auswahlleitungen (170; 1911 bis 191m), die korrespondierend zu der Mehrzahl der Speicherzellenarrays bereitgestellt sind, wobei
die Mehrzahl der Bitleitungen mit Ausgängen von ersten kombinierten Logikgates (161; 182) verbunden sind, die an Kreuzungen der Mehrzahl von Hauptbitleitungen und der Mehrzahl von Speicherzellenarray-Auswahlleitungen jeweils bereitgestellt sind, und
Eingänge der ersten kombinierten Logikgates mit einer der Mehrzahl von Hauptbitleitungen und einer der Mehrzahl von Speicherzellenarray-Auswahlleitungen, die sich kreuzen, verbunden sind.
8. Magnetspeichervorrichtung nach Anspruch 7, wobei
die mindestens eine Speicherzellenarraygruppe (1861 bis 186n) eine Mehrzahl von Speicherzellenarraygruppen enthält, und die Magnetspeichervorrichtung ferner enthält:
eine Mehrzahl von globalen Bitleitungen (187), die über der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind; und
eine Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen (1901 bis 190n), die korrespondierend zu der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind, wobei
die Mehrzahl von Hauptbitleitungen mit Ausgängen der zweiten kombinierten Logikgates (181) verbunden sind, die an den Kreuzungen der Mehrzahl von globalen Bitleitungen und der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen jeweils bereitgestellt sind, und
Eingänge der zweiten kombinieren Logikgates mit einer der Mehrzahl von globalen Bitleitungen und einer der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen, die sich kreuzen, verbunden sind.
die mindestens eine Speicherzellenarraygruppe (1861 bis 186n) eine Mehrzahl von Speicherzellenarraygruppen enthält, und die Magnetspeichervorrichtung ferner enthält:
eine Mehrzahl von globalen Bitleitungen (187), die über der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind; und
eine Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen (1901 bis 190n), die korrespondierend zu der Mehrzahl von Speicherzellenarraygruppen bereitgestellt sind, wobei
die Mehrzahl von Hauptbitleitungen mit Ausgängen der zweiten kombinierten Logikgates (181) verbunden sind, die an den Kreuzungen der Mehrzahl von globalen Bitleitungen und der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen jeweils bereitgestellt sind, und
Eingänge der zweiten kombinieren Logikgates mit einer der Mehrzahl von globalen Bitleitungen und einer der Mehrzahl von Speicherzellenarraygruppe-Auswahlleitungen, die sich kreuzen, verbunden sind.
9. Magnetspeichervorrichtung mit
einem Speicherzellenarray (MCA1), enthaltend
eine Mehrzahl von Bitleitungen (4 bis 6) und eine Mehrzahl von Wortleitungen (1 bis 3), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
eine Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang (MTJ); und
einem Induktor (ID), wobei der mindestens eine Magnettunnelübergang eine softferromagnetische Schicht (22) aufweist, deren Magnetisierungsrichtung änderbar ist, und
der Induktor ein Magnetfeld entlang einer einfachen Achse erzeugt, die eine Richtung für eine einfache Magnetisierung der softferromagnetischen Schicht ist.
einem Speicherzellenarray (MCA1), enthaltend
eine Mehrzahl von Bitleitungen (4 bis 6) und eine Mehrzahl von Wortleitungen (1 bis 3), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
eine Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang (MTJ); und
einem Induktor (ID), wobei der mindestens eine Magnettunnelübergang eine softferromagnetische Schicht (22) aufweist, deren Magnetisierungsrichtung änderbar ist, und
der Induktor ein Magnetfeld entlang einer einfachen Achse erzeugt, die eine Richtung für eine einfache Magnetisierung der softferromagnetischen Schicht ist.
10. Magnetspeichervorrichtung nach Anspruch 9, wobei
der mindestens eine Magnettunnelübergang derart bereitgestellt ist, daß die einfache Achse mit einer Richtung der Ausdehnung der Mehrzahl von Bitleitungen oder der Mehrzahl von Wortleitungen zusammenfällt, und
der Induktor eine spulenähnliche Form aufweist, die derart entlang der Richtung der Ausdehnung der Mehrzahl von Bitleitungen oder der Mehrzahl von Wortleitungen, die mit der einfachen Achse zusammenfällt, bereitgestellt sind, daß das Speicherzellenarray umgeben ist.
der mindestens eine Magnettunnelübergang derart bereitgestellt ist, daß die einfache Achse mit einer Richtung der Ausdehnung der Mehrzahl von Bitleitungen oder der Mehrzahl von Wortleitungen zusammenfällt, und
der Induktor eine spulenähnliche Form aufweist, die derart entlang der Richtung der Ausdehnung der Mehrzahl von Bitleitungen oder der Mehrzahl von Wortleitungen, die mit der einfachen Achse zusammenfällt, bereitgestellt sind, daß das Speicherzellenarray umgeben ist.
11. Magnetspeichervorrichtung mit
mindestens einem Speicherzellenarray (MC), enthaltend
eine Mehrzahl von Bitleitungen (BL1) und eine Mehrzahl von Wortleitungen (WL1), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
eine Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Flashbitleitung und mindestens einer Flashwortleitung, die beide eine flache Plattenform aufweisen, und derart außerhalb der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen in dem mindestens einen Speicherzellenarray bereitgestellt sind, um eine Bildungsregion der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen abzudecken.
mindestens einem Speicherzellenarray (MC), enthaltend
eine Mehrzahl von Bitleitungen (BL1) und eine Mehrzahl von Wortleitungen (WL1), die sich kreuzen, ohne miteinander in Kontakt zu kommen, um eine Matrix zu bilden, und
eine Mehrzahl von Speicherzellen (MC), die an den Kreuzungen der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen bereitgestellt sind, enthaltend mindestens einen Magnettunnelübergang; und
mindestens einer Flashbitleitung und mindestens einer Flashwortleitung, die beide eine flache Plattenform aufweisen, und derart außerhalb der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen in dem mindestens einen Speicherzellenarray bereitgestellt sind, um eine Bildungsregion der Mehrzahl von Bitleitungen und der Mehrzahl von Wortleitungen abzudecken.
12. Magnetspeichervorrichtung nach Anspruch 11, wobei
das mindestens eine Speicherzellenarray eine Mehrzahl von Speicherzellenarrays enthält,
die Mehrzahl der Speicherzellenarrays in einer Matrix bereitgestellt sind,
die mindestens eine Flashbitleitung und die mindestens eine Flashwortleitung jeweils eine Mehrzahl von Flashbitleitungen und eine Mehrzahl von Flashwortleitungen enthalten, die in einer Matrix entlang der Anordnung der Mehrzahl von Speicherzellenarrays bereitgestellt sind.
das mindestens eine Speicherzellenarray eine Mehrzahl von Speicherzellenarrays enthält,
die Mehrzahl der Speicherzellenarrays in einer Matrix bereitgestellt sind,
die mindestens eine Flashbitleitung und die mindestens eine Flashwortleitung jeweils eine Mehrzahl von Flashbitleitungen und eine Mehrzahl von Flashwortleitungen enthalten, die in einer Matrix entlang der Anordnung der Mehrzahl von Speicherzellenarrays bereitgestellt sind.
13. Magnetspeichervorrichtung mit
mindestens einem Halbleiterchip (122; 122a, 122b);
einem Abschirmungskörper (SHB) aus einem leitfähigen Material, um den mindestens einen Halbleiterchip aufzunehmen;
einem Gehäuse (129) aus Harz, zur Aufnahme des Abschirmungskörpers;
einem Bodenoberflächensubstrat (134), um eine Öffnung des Gehäuses zu verschließen, zur Abdichtung des Gehäuses;
einem Signalübertragungsanschluß (127), der in einer äußeren Hauptoberfläche des Bodenoberflächensubstrats bereitgestellt ist, um ein Signal zwischen dem mindestens einen Halbleiterchip und der Außenwelt zu übertragen; und
einem Abschirmungsanschluß (125), der derart bereitgestellt ist, daß er den Signalübertragungsanschluß umschließt, und elektrisch mit dem Abschirmungskörper verbunden ist, wobei
der mindestens eine Halbleiterchip einen Magnetspeicherchip (122; 122b) mit einem Speicherzellenarray enthält, das eine Mehrzahl von Speicherzellen mit mindestens einem Magnettunnelübergang aufweist.
mindestens einem Halbleiterchip (122; 122a, 122b);
einem Abschirmungskörper (SHB) aus einem leitfähigen Material, um den mindestens einen Halbleiterchip aufzunehmen;
einem Gehäuse (129) aus Harz, zur Aufnahme des Abschirmungskörpers;
einem Bodenoberflächensubstrat (134), um eine Öffnung des Gehäuses zu verschließen, zur Abdichtung des Gehäuses;
einem Signalübertragungsanschluß (127), der in einer äußeren Hauptoberfläche des Bodenoberflächensubstrats bereitgestellt ist, um ein Signal zwischen dem mindestens einen Halbleiterchip und der Außenwelt zu übertragen; und
einem Abschirmungsanschluß (125), der derart bereitgestellt ist, daß er den Signalübertragungsanschluß umschließt, und elektrisch mit dem Abschirmungskörper verbunden ist, wobei
der mindestens eine Halbleiterchip einen Magnetspeicherchip (122; 122b) mit einem Speicherzellenarray enthält, das eine Mehrzahl von Speicherzellen mit mindestens einem Magnettunnelübergang aufweist.
14. Magnetspeichervorrichtung nach Anspruch 13, ferner mit
einem ersten Spannungsentlastungsfilm (223), der innerhalb und außerhalb eines Öffnungsrandes des Abschirmungskörpers bereitgestellt ist; und
einem zweiten Spannungsentlastungsfilm (235), der auf einer inneren Wand des Abschirmungskörpers bereitgestellt ist.
einem ersten Spannungsentlastungsfilm (223), der innerhalb und außerhalb eines Öffnungsrandes des Abschirmungskörpers bereitgestellt ist; und
einem zweiten Spannungsentlastungsfilm (235), der auf einer inneren Wand des Abschirmungskörpers bereitgestellt ist.
15. Magnetspeichervorrichtung nach Anspruch 14, wobei
der mindestens eine Halbleiterchip ferner einen Schaltungschip (122a) enthält, der periphere Schaltungen des Speicherzellenarrays aufweist, und
der Magnetspeicherchip und der Schaltungschip in dem Abschirmungskörper enthalten und vertikal geschichtet sind.
der mindestens eine Halbleiterchip ferner einen Schaltungschip (122a) enthält, der periphere Schaltungen des Speicherzellenarrays aufweist, und
der Magnetspeicherchip und der Schaltungschip in dem Abschirmungskörper enthalten und vertikal geschichtet sind.
16. Magnetspeichervorrichtung nach Anspruch 13, wobei
der mindestens eine Magnettunnelübergang eine softferromagnetische Schicht aufweist, deren Magnetisierungsrichtung änderbar ist, und
der Abschirmungskörper aus einem ferromagnetischen Material mit einer Magnetpermeabilität größer oder gleich der der softferromagnetischen Schicht besteht.
der mindestens eine Magnettunnelübergang eine softferromagnetische Schicht aufweist, deren Magnetisierungsrichtung änderbar ist, und
der Abschirmungskörper aus einem ferromagnetischen Material mit einer Magnetpermeabilität größer oder gleich der der softferromagnetischen Schicht besteht.
17. Magnetspeichervorrichtung nach Anspruch 13, wobei
der Abschirmungskörper aus einem antiferromagnetischen
Material gebildet ist.
18. Magnetspeichervorrichtung nach Anspruch 13, wobei
der Abschirmungskörper aus einem Mehrschichtfilm gebildet
ist, bestehend aus einem ferromagnetischen Material (136a) und
einem antiferromagnetischen Material (136b).
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