JP4553620B2 - 薄膜磁性体記憶装置 - Google Patents

Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、バッテリ駆動に適した薄膜磁性体記憶装置に関する。

近年、高速かつ高集積度の不揮発性メモリとして、磁気ランダムアクセスメモリデバイス（ＭＲＡＭデバイス）が注目されている。ＭＲＡＭデバイスは、半導体集積回路上に形成された複数の薄膜磁性体を、ランダムアクセス可能なメモリセルとして用いた記憶装置である。

特に、磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体で構成されたメモリセル（以下、「ＭＴＪメモリセル」とも称する）を用いることにより、ＭＲＡＭデバイスの性能が向上することが発表されている。ＭＴＪメモリセルは、データ書込電流によって生じた磁界によって、書込データに応じた方向に磁化されてデータ記憶を実行する。ＭＴＪメモリセルからのデータ読出は、当該磁化方向に応じてＭＴＪメモリセルの電気抵抗が変化する特性を利用して行なわれる。また、一旦データが書込まれたＭＴＪメモリセルの磁化方向は、新たな磁界印加によってデータが書き換えられるまで保持されるので、ＭＲＡＭデバイスは、不揮発的なデータ記憶が可能である（たとえば非特許文献１〜３を参照）。

また、ＭＲＡＭデバイスにおいて、データ書込電流を流す金属配線の周囲を薄い強磁性体で覆った構造とすることにより、集積度を高める技術についても報告されている（たとえば非特許文献４参照）。
米国特許第６０３４８８７号公報 ロイ・ショイアーライン（Roy Scheuerlein）他６名、"各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９ ダーラム（M.Durlam）他５名、"磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）"，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１ ナジ（Peter K. Naji）他４名、"２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM）"，（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（2001 IEEE ISSCC Digest of Technical Papers, TA7.6），ｐ．１２２−１２３ ダーラム他（Mark Durlam）、"１トランジスタ１ＭＴＪビットセルに基づいた銅配線を用いて集積化された１ＭビットＭＲＡＭ（A 1-Mbit MRAM Based on 1T1MTJ Bit Cell Integrated With Copper Interconnects）"，（米国）２００３年５月米国電気電子学会誌・固体回路会議（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.5, MAY 2003），ｐ．７６９−７７３

ＭＲＡＭデバイスは、集積度および書換可能回数に優れるため、携帯電話機等の携帯電子機器やＩＣカード等の携帯用途への適用が期待されている。これらの携帯用途では、外部から電力を常時供給することが困難であるため、バッテリ等により限られた電力供給が行なわれることになる。

しかしながら、非特許文献１〜３にも開示されるように、ＭＲＡＭデバイスでは、データ書込用の磁界を発生させるためにパルス状の電流（データ書込電流）が消費される。したがって、電源から見たＭＲＡＭデバイスの負荷電流は、高周波のパルス状電流となる。一般的にこのような負荷電流パターンはバッテリの消耗を大きくするので、ＭＲＡＭデバイスを携帯用途に適用すれば、バッテリによる電力供給可能期間が短くなってしまう可能性がある。

また、ＩＣカード等への適用時には、電源の電力容量の確保が困難である。したがって、電源から供給可能な負荷電流のピーク値が制約された下で、負荷となるＭＲＡＭデバイス内部で十分なデータ書込電流レベルを確保する必要がある。さらに、携帯用途への適用のためには、ＭＲＡＭデバイスの回路面積はより小さいことが望ましい。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電源（バッテリ）から見た負荷電流ピークが抑制された、携帯用途への適用に好適な薄膜磁性体記憶装置を提供することである。

この発明に従う薄膜磁性体記憶装置は、第１のデータ書込電流を選択的に流すための複数の第１の書込電流線と、第１のデータ書込電流によって生じる磁界の印加によりデータが書き込まれる複数の磁気メモリセルと、各第１の書込電流線の一端に対応して設けられた第１のスイッチ素子とを備える。第１のスイッチ素子は、第１の電圧に充電された状態である対応の第１の電流書込線を、第１の電圧とは異なる第２の電圧と接続することによって第１のデータ書込電流を生じさせる。

好ましくは、薄膜磁性体記憶装置は、各第１の書込電流線の他端に対応して設けられた第２のスイッチ素子をさらに備え、第２のスイッチ素子は、第１のスイッチ素子の非導通期間の少なくとも一部において導通して対応の第１の書込電流線および第１の電圧を電気的に接続し、かつ、第１のスイッチ素子のオン期間において非導通とされて対応の第１の書込電流線を第１の電圧から電気的に切り離す。

この発明の他の構成に従う薄膜磁性体記憶装置は、書込データに応じた方向に流れるデータ書込電流を流すための複数の書込電流線と、データ書込電流によって生じるデータ書込磁界の印加によりデータが書き込まれる複数の磁気メモリセルと、書込データのレベルに応じて、複数のデータ電圧のうちの１つに設定されるデータバスと、各書込電流線の一端に対応して設けられ、一端およびデータバスの間を電気的に接続するための第１の書込スイッチ素子と、各書込電流線の他端を複数のデータ電圧とそれぞれ電気的に接続するための複数の第２の書込スイッチ素子とをさらに備える。複数の第２の書込スイッチ素子のうちの、データバスの電圧とは異なるデータ電圧に対応する１つは、第２のデータ書込電流を発生させるために導通される。
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、書込データに応じた方向に流れるデータ書込電流を流すための複数の書込電流線と、データ書込電流によって生じるデータ書込磁界の印加によりデータが書き込まれる複数の磁気メモリセルと、複数の書込電流線のうちの複数本によって共有される第１のライトドライバと、複数の書込電流線の各々に対応して配置される第２のライトドライバとを備える。第１のライトドライバ回路は、当該第１のライトドライバを共有する複数本の書込電流線がデータ書込対象を含む場合に、当該複数本の書込電流線の一端側を書込データのレベルに応じて複数のデータ電圧のうちの１つと接続する。第２のライトドライバは、対応の書込電流線がデータ書込対象である場合には当該対応の書込電流線の他端側を複数のデータ電圧のうちの他の１つと接続する一方で、対応の書込電流線がデータ書込対象でない場合には当該対応の書込電流線の他端側を複数のデータ電圧のいずれとも切り離す。

したがって、この発明に従う薄膜磁性体記憶装置では、第１のデータ書込電流の供給期間前に第１の書込電流線を充電電荷を用いて、当該第１のデータ書込電流を流すことができる。したがって、バッテリ等の電源から薄膜磁性体記憶装置へ供給される負荷電流がデータ書込電流期間に集中して、バッテリ消耗の激しい短時間・大電流の波形となるのを回避して、電源から見た負荷電流を緩やかな波形に改善できる。この結果、電源（バッテリ）からの電力供給可能期間を拡大して、薄膜磁性体記憶装置（ＭＲＡＭデバイス）の搭載機器の駆動可能時間を長期化できる。

特に、第２のスイッチ素子を設けることにより、第１の書込電流線を充電期間と、第１のデータ書込電流供給期間とを異なる期間に実行することができる。したがって、電源から見た負荷電流をさらに緩やかな波形に改善できる。

また、書込電流線の充放電電流と、電流源からの定電流との和でデータ書込電流を供給する構成とすることによって、書込電流線の充電容量確保のための付加容量配置の回避、ならびに電流源サイズの大型化を回避できるので、薄膜磁性体記憶装置の回路面積削減を図ることができる。

さらに、書込電流線の片側を、書込データに応じた電圧に設定される書込ノードと接続するとともに、もう片側を選択的にオンされる複数の書込スイッチ素子によって、書込ノードの設定電圧とは異なる電圧と接続することで、書込電流線上に書込データに応じた方向のデータ書込電流を流すことができる。したがって、書込電流線の両側に複数の書込スイッチを設けた構成と比較してスイッチ素子の配置個数を減少可能であるとともに、書込電流線の両側に相補のデータバスをそれぞれ配置する構成と比較してデータ書込電流経路を短縮して当該経路の寄生抵抗を抑制できる。これにより、薄膜磁性体記憶装置において、回路面積削減とデータ書込電流レベル確保の容易化とを均衡させて実現できる。

また、書込電流線の一端側のライトドライバを複数本の書込電流線で共有し、かつ他端側のライトドライバを各電流書込線ごとに配置する構成としても、書込電流線上に書込データに応じた方向のデータ書込電流を流すことができる。したがって、データ書込電流経路の長大化を招くことなく、ライトドライバの配置個数を減少することができる。これにより、薄膜磁性体記憶装置において、回路面積削減とデータ書込電流レベル確保の容易化とを両立できる。

以下においては、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下の説明において、同一または相当部分には同一符号を付して、その説明は原則として繰返さないものとする。

［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１ａの全体構成を示す概略ブロック図である。

図１を参照して、ＭＲＡＭデバイスは、外部からの制御信号（図示せず）およびアドレス信号Ａｄｄに応じてランダムアクセスを実行し、書込データＤｉｎの入力および読出データＤｏｕｔの出力を実行する。データ読出動作およびデータ書込動作に代表されるＭＲＡＭデバイス１の内部動作は、上記制御信号に応答して，図示しない制御回路によって発行される。当該内部動作は、たとえば外部からのクロック信号（図示せず）に同期したタイミングで実行される。あるいは、外部からクロック信号を受けることなく、ＭＲＡＭ内部で動作タイミングを定めてもよい。

ＭＲＡＭデバイス１ａは、メモリセルアレイ１０と、行デコーダ２０と、列デコーダ３０と、書込バッファ７０と、データ読出アンプ８０と、データバスＤＢおよび参照データバスＤＢｒとを備える。

メモリセルアレイ１０には、行列状に配列された複数のＭＴＪメモリセルＭＣ（以下、単に「メモリセル」とも称する）と、ダミー行を形成するように配置されたデータ読出参照用の複数のダミーメモリセルＤＭＣとが配置されている。

メモリセルの行（メモリセル行）に対応して、データ読出用のリードワード線ＲＷＬおよびデータ書込用のディジット線ＤＬが配置される。一方、ダミーメモリセルの行（ダミーセル行）に対応して、データ読出用のダミーリードワード線ＤＲＷＬが配置される。メモリセルＭＣおよびダミーメモリセルＤＭＣはメモリセル列を共有するように配置され、メモリセル列にそれぞれ対応してビット線ＢＬが配置される。

各メモリセルＭＣおよび各ダミーメモリセルＤＭＣは、ソース線ＳＬによって所定電圧Ｖｓｓと接続される。所定電圧Ｖｓｓとしては接地電圧が一般的に用いられるので、以下においては所定電圧Ｖｓｓを接地電圧Ｖｓｓとも称する。

各メモリセルＭＣは、対応のビット線ＢＬおよびソース線ＳＬの間に直列に接続されたアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを有する。

ここで、ＭＴＪメモリセルの構成およびデータ記憶原理を説明する。

図２は、ＭＴＪメモリセルの構成およびデータ記憶原理を説明する概念図である。

図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込データに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合（ＭＴＪ）が形成される。

トンネル磁気抵抗素子ＴＭＲの抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。

データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込磁界Ｈ（ＢＬ）およびＨ（ＤＬ）が、ビット線ＢＬおよびディジット線ＤＬを流れるデータ書込電流によってそれぞれ発生される。特に、ビット線ＢＬ上のデータ書込電流は、書込データのレベルに応じて、互いに反対方向のＩｗ（０）およびＩｗ（１）の一方に設定されるので、自由磁化層ＶＬに印加されるデータ書込磁界Ｈ（ＢＬ）の方向は、書込データのレベルに応じて異なる。

図３は、ＭＴＪメモリセルのデータ書込電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。

図３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、図２に示したデータ書込磁界Ｈ（ＢＬ）およびＨ（ＤＬ）にそれぞれ対応する。

ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、書込データに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。

自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、アステロイド特性線の外側の領域に達する場合にのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。

アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図３に示すように、データ書込時の動作点は、ディジット線ＤＬおよびビット線ＢＬの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。

図３に例示された動作点５ａ〜５ｄでは、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界Ｈ（ＥＡ）の強度がＨ_WRとなるように設計される。すなわち、このデータ書込磁界Ｈ_WRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流れるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_WRは、磁化方向の切換えに必要なスイッチング磁界Ｈ_SWと、マージン分ΔＨとの和で示される。すなわち、Ｈ_WR＝Ｈ_SW＋ΔＨで示される。

また、磁化困難軸方向のデータ書込磁界Ｈ（ＨＡ）の方向は、ＭＴＪメモリセルの書込データへ影響を与えない。すなわち、動作点５ａ，５ｃのいずれによっても、同じ値のデータをＭＴＪメモリセルに書込み可能であり、同様に、動作点５ｂ，５ｄのいずれを用いても、同じ値のデータをＭＴＪメモリセルに書込むことができる。

トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、ＭＴＪメモリセルの記憶データに応じた２種類の抵抗についてもＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。

データ読出時には、アクセストランジスタＡＴＲをターンオンさせることによって生じるトンネル磁気抵抗素子ＴＭＲの通過電流を、ビット線ＢＬを介して検知することにより、選択メモリセルの抵抗レベル、すなわち記憶データを読出可能である。

再び図１を参照して、ダミーメモリセルＤＭＣは、上述したメモリセルＭＣの２種類の抵抗ＲｍａｘおよびＲｍｉｎの中間抵抗Ｒｒｅｆ（たとえば、Ｒｒｅｆ＝Ｒｍｉｎ＋ΔＲ／２）を有するように構成される。各ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬの活性化に応答して、参照データバスＤＢｒおよびソース線ＳＬ（接地電圧Ｖｓｓ）の間に、中間抵抗Ｒｒｅｆを電気的に接続可能なように構成される。

なお、ダミーメモリセルＤＭＣの構成は特に限定されないため、抵抗Ｒｒｅｆを製造時に固定することで、製造後におけるダミーメモリセルＤＭＣへの磁気的なデータ書込を不要とする構成を採用することもできる。このような構成では、データ書込用のダミーディジット線ＤＤＬの配置は必要ない。しかしながら、製造時にメモリセルアレイ１０の端部で形状が不連続となることによって寸法精度に支障をきたすことを防止するために、不使用の場合でもあえてダミーディジット線ＤＤＬを設ける構成としてもよい。

各ディジット線ＤＬの一端は、たとえばｎＭＯＳトランジスタが適用されたトランジスタスイッチ２５を介して接地電圧Ｖｓｓと接続される。一方、各ディジット線ＤＬの他端側は、たとえばｐＭＯＳトランジスタが適用されたトランジスタスイッチ１５を介して電源電圧Ｖｃｃと接続される。各トランジスタスイッチ１５は、ディジット線プリチャージ信号／ＤＬＰＲの活性化に応答してターンオンする。一方、各トランジスタスイッチ２５は、行デコーダ２０による行アドレス信号Ａｄｄ（ＲＡ）のデコード結果に基づいて、データ書込時に選択行でターンオンされる。

ダミーディジット線ＤＤＬは、トランジスタスイッチ１５および２５と同様に設けられたトランジスタスイッチ１５♯および２５♯によって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓと接続可能である。上述のように、ダミーメモリセルＤＭＣへの磁気的なデータ書込が不要な構成においても、形状連続性確保のためにトランジスタスイッチ１５♯および２５♯をダミーとして設けてもよい。

各ビット線ＢＬの一端側は、コラム選択スイッチ５５を介してデータバスＤＢと接続される。一方、各ビット線ＢＬの他端側には、ライトドライバ５０が配置される。各ダミーメモリセルＤＭＣは、コラム選択スイッチ５５ｒを介して参照データバスＤＢｒと接続される。

コラム選択スイッチ５５，５５ｒは、各メモリセル列に対応して設けられ、対応のコラム選択線ＣＳＬに応答してオン・オフされる。列デコーダ３０は、コラムアドレス信号Ａｄｄ（ＣＡ）のデコード結果に基づいて、コラム選択スイッチ５５，５５ｒが選択列でオンし、非選択列でオフするように、各コラム選択線ＣＳＬの活性化を制御する。コラム選択スイッチ５５，５５ｒの各々には、たとえばｎＭＯＳトランジスタが適用される。

図１においては、第１行および第２行ならびに第ｊ列および第（ｊ−１）列（ｊ：自然数）に対応する、リードワード線ＲＷＬ１，ＲＷＬ２、ディジット線ＤＬ１，ＤＬ２、ビット線ＢＬｊ−１，ＢＬｊ、コラム選択線ＣＳＬｊ−１、ＣＳＬｊおよびソース線ＳＬｊ−１，ＳＬｊが代表的に図示されている。

なお、本実施の形態においては、リードワード線、ディジット線、ビット線、コラム選択線およびソース線を総括的に表現する場合には符号ＲＷＬ、ＤＬ、ＢＬ、ＣＳＬおよびＳＬをそれぞれ用いて表記することとする。また、データ、信号および信号線の高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。

書込バッファ７０は、データ端子７１に入力された書込データＤｉｎに応答したデータ電圧をデータバスＤＢに駆動する。本実施の形態においては、書込データＤｉｎ＝ＨレベルのときにはデータバスＤＢが電源電圧（Ｖｃｃ）に設定され、Ｄｉｎ＝Ｌレベルのときには、データバスＤＢは接地電圧（Ｖｓｓ）に設定されるものとする。すなわちデータ書込時において、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのそれぞれが「データ電圧」に相当する。

ライトドライバ５０は、上記データ電圧に相当する電源電圧Ｖｃｃおよび接地電圧Ｖｓｓと、対応のビット線ＢＬとの間にそれぞれ電気的に接続されたトランジスタスイッチ５１および５２を有する。たとえば、トランジスタスイッチ５１はｐＭＯＳトランジスタで構成され、トランジスタスイッチ５２は、ｎＭＯＳトランジスタで構成される。

トランジスタスイッチ５１のゲートには制御信号ＷＤＰが入力され、トランジスタスイッチ５２のゲートには制御信号ＷＤＮが入力される。制御信号ＷＤＰ，ＷＤＮは、各メモリセル列ごとに独立に生成される。図１には、第ｊ列および第（ｊ−１）列に対応する制御信号ＷＤＰｊ−１，ＷＤＰｊ，ＷＤＮｊ−１，ＷＤＮｊが例示される。

データ読出アンプ８０は、カレントミラーアンプを構成するｎＭＯＳトランジスタ８１，８２およびｐＭＯＳトランジスタ８３，８４と、当該カレントミラーアンプへ動作電流を供給するためのｐＭＯＳトランジスタ８５とを有する。

ｎＭＯＳトランジスタ８１は、データバスＤＢおよびノードＮＤ１の間に電気的に接続され、ｎＭＯＳトランジスタ８２は参照データバスＤＢｒおよびノードＮＤ２の間に電気的に接続される。ｐＭＯＳトランジスタ８３，８４は、ノードＮＤ１およびＮＤ２とノードＮＤ３との間にそれぞれ電気的に接続される。ｐＭＯＳトランジスタ８５は、ノードＮＤ３および電源電圧Ｖｃｃの間に電気的に接続され、ゲートにはセンスイネーブル信号／ＳＥを受ける。

ｎＭＯＳトランジスタ８１および８２のゲートには共通に所定電圧Ｖｒｅｆが与えられ、ｐＭＯＳトランジスタ８３および８４のゲートは共通にノードＮＤ１と接続される。ノードＮＤ１には読出データＤｏｕｔが生成され、ノードＮＤ２には読出データＤｏｕｔの反転データ／Ｄｏｕｔが出力される。

次に、図１に示したＭＲＡＭデバイス１ａのデータ書込動作およびデータ読出動作の概略について説明する。

データ書込動作時に、行デコーダ２０によるトランジスタスイッチ２５のオン・オフ制御により、選択行のディジット線ＤＬには、書込データＤｉｎによらない所定方向のデータ書込電流Ｉｐが流される一方で、非選択行のディジット線ＤＬにはデータ書込電流Ｉｐは流れない。データ書込電流Ｉｐによって、図３に示した磁化困難軸方向に沿ったデータ書込磁界Ｈ（ＨＡ）が発生される。すなわち、データ書込電流Ｉｐは本発明における「第１のデータ書込電流」に相当し、各ディジット線ＤＬは本発明における「第１の書込電流線」に相当する。

さらに、ライトドライバ５０を構成するトランジスタスイッチ５１，５２およびコラム選択スイッチ５５のオン・オフ制御によって、選択列のビット線ＢＬには、書込データＤｉｎに応じてデータ書込電流Ｉｗ（０）またはＩｗ（１）のいずれかが流される。データ書込電流Ｉｗ（０）およびＩｗ（１）は、図３で説明した磁化容易軸に沿ったデータ書込磁界Ｈ（ＥＡ）に相当する。一方、非選択列のビット線ＢＬは、基本的にフローティング状態とされる。すなわち、トランジスタスイッチ５１，５２およびコラム選択スイッチ５５はターンオフされる。

これにより、選択メモリセルに対しては、データ書込電流Ｉｐと、データ書込電流Ｉｗ（０）またはＩｗ（１）との両方によるデータ書込磁界が印加されて、図３に示した動作点５ａ〜５ｄのいずれかの状態が実現される。これにより、選択メモリセルのトンネル磁気抵抗素子ＴＭＲは、書込データＤｉｎに沿った方向に磁化される。すなわち、データ書込電流Ｉｗ（０），Ｉｗ（１）は本発明における「第２のデータ書込電流」に相当し、各ビット線ＢＬは本発明における「第２の書込電流線」に相当する。

なお、後ほど詳細に説明するように、本発明に従うＭＲＡＭデバイスにおいては、電源電圧Ｖｃｃ（代表的にはバッテリを想定）から見た、データ書込時におけるＭＲＡＭデバイスの消費電流、すなわち負荷電流波形が急峻とならないように制御される。

データ読出時には、各ディジット線ＤＬ上に電流が流れないようにトランジスタスイッチ１５，２５を制御した上で、選択行のリードワード線ＲＷＬならびにダミーリードワード線ＤＲＷＬが活性化される。これにより、選択メモリセルにおいてアクセストランジスタＡＴＲがオンし、選択列のビット線ＢＬおよび接地電圧Ｖｓｓ（ソース線ＳＬ）の間にトンネル磁気抵抗素子ＴＭＲが接続される。さらに、選択列におけるコラム選択スイッチ５５，５５ｒのオンにより、データバスＤＢおよび接地電圧Ｖｓｓ（ソース線ＳＬ）の間には、選択メモリセルの記憶データに応じて抵抗ＲｍａｘおよびＲｍｉｎのいずれかが接続され、かつ、参照データバスＤＢｒおよび接地電圧Ｖｓｓ（ソース線ＳＬ）の間には、ダミーメモリセルＤＭＣの中間抵抗Ｒｒｅｆが接続される。

この状態で、Ｌレベルに活性化されたセンスイネーブル信号／ＳＥに応答してｐＭＯＳトランジスタ８５がターンオンすると、ｎＭＯＳトランジスタ８１，８２およびｐＭＯＳトランジスタ８３，８４によって構成されるカレントミラーアンプに動作電流が供給される。これにより、ｎＭＯＳトランジスタ８１を介してノードＮＤ１と接続されるデータバスＤＢと、ｎＭＯＳトランジスタ８２を介してノードＮＤ２と接続される参照データバスＤＢｒとの間には、選択メモリセルの記憶データに応じた極性の電流差が生じる。当該電流差は、上記カレントミラーアンプによってノードＮＤ１およびＮＤ２の間の電圧差に増幅される。これにより、選択メモリセルの記憶データに応じた読出データＤｏｕｔがノードＮＤ１に生成される。

次に、実施の形態に従うＭＲＡＭデバイス１ａにおけるデータ書込電流の供給について詳細に説明する。

図４は、この発明の実施の形態１に従うデータ書込電流供給構成を説明する概念図である。

図４においては、選択行に対応するディジット線ＤＬｉ（以下、「選択ディジット線」とも称する）および選択列に対応するビット線ＢＬｊ（以下、「選択ビット線」とも称する）が代表的に示されている。

既に説明したように、選択ディジット線ＤＬｉの一端側は、「第１のスイッチ素子」に相当するスイッチ素子Ｓ１を介して接地電圧Ｖｓｓと接続可能であり、かつ、その他端側は「第２のスイッチ素子」であるスイッチ素子Ｓ２を介して電源電圧Ｖｃｃと接続されている。なお、スイッチ素子Ｓ１は図１に示したトランジスタスイッチ２５に相当し、スイッチ素子Ｓ２は図１に示されたトランジスタスイッチ１５に相当する。

符号６０は、ディジット線ＤＬの充電容量を示す。ディジット線容量６０は、ディジット線ＤＬの寄生容量６２ａのみで構成されてもよいし、ディジット線ＤＬと接続された容量素子（付加容量）６２ｂと寄生容量６２ａとの和で構成されてもよい。

選択ビット線ＢＬｊの一端側は、「第３のスイッチ素子」であるスイッチ素子Ｓ３を介して、書込データＤｉｎに応じたデータ電圧に設定される書込ノード７５と接続される。スイッチ素子Ｓ３は、図１に示したコラム選択スイッチ５５に相当し、書込ノード７５は、図１におけるデータ端子７１またはデータバスＤＢに相当する。すなわち、書込ノード７５に設定されるデータ電圧は、電源電圧Ｖｃｃ（Ｄｉｎ＝Ｈレベル）および接地電圧Ｖｓｓ（Ｄｉｎ＝Ｌレベル）のいずれかである。

ビット線ＢＬｊの他端は、「第４のスイッチ素子」に相当するスイッチ素子Ｓ４ａ，Ｓ４ｂを介して、「データ電圧」に相当する電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ電気的に接続可能である。スイッチ素子Ｓ４ａは図１に示したトランジスタスイッチ５１に相当し、スイッチ素子Ｓ４ｂは、図１に示したトランジスタスイッチ５２に相当する。

符号６５は、ビット線ＢＬの充電容量を示す。ビット線容量６５は、ビット線ＢＬの寄生容量６７ａのみで構成されてもよいし、ビット線ＢＬと接続された容量素子（付加容量）６７ｂと寄生容量６７ａとの和で構成されてもよい。

図５には、付加容量６２ｂ，６７ｂの好ましい配置が示される。

図５を参照して、メモリセルアレイ１０には、ｍ行×ｎ列（ｍ，ｎ：自然数）にメモリセルＭＣが配置され、メモリセル行に対応してディジット線ＤＬ１〜ＤＬｍが配置され、メモリセル列に対応してビット線ＢＬ１〜ＢＬｎが配置される。

充電経路の上流側のメモリセルＭＣでは、当該充電経路の下流側のメモリセルＭＣと比較してデータ書込電流供給のための電荷蓄積に利用できる寄生容量６２ａ，６２ｂが小さい。なお、各ディジット線ＤＬ上においては、スイッチ素子Ｓ２側が充電経路の上流側に相当し、スイッチ素子Ｓ１側が充電経路の下流側に相当する。同様に、各ビット線ＢＬ上においては、スイッチ素子Ｓ３側が充電経路の上流側に相当し、ライトドライバ５０側が充電経路の下流側に相当する。

したがって、寄生容量６２ａ，６７ａによる充電容量の不足を補助するための付加容量６２ｂ，６７ｂは、各ディジット線ＤＬおよび各ビット線ＢＬの充電経路において、メモリセルＭＣよりも上流側に設ける必要がある。すなわち、付加容量６２ｂは、メモリセルアレイ１０外部のスイッチ素子Ｓ２側の領域で各ディジット線ＤＬと接続されるように設けられる。同様に、付加容量６７ｂは、メモリセルアレイ１０外部のスイッチ素子Ｓ３側の領域で各ビット線ＢＬと接続されるように設けられる。

図６は、実施の形態１に従うＭＲＡＭデバイスの動作を説明する図である。

図６を参照して、実施の形態１に従うＭＲＡＭデバイス１ａの動作は、クロック信号に応答してクロックサイクルごとに実行されるものとする。

クロックサイクル１ではスタンバイ動作（Ｓｔｂｙ）が実行され、データ読出およびデータ書込のいずれも実行されない。スタンバイ動作では、スイッチ素子Ｓ２およびＳ４ｂがオンされ、スイッチ素子Ｓ１，Ｓ３，Ｓ４ａはオフされる。これにより各ディジット線ＤＬが電源電圧Ｖｃｃによって充電されるが、スイッチ素子Ｓ１がオフされているためデータ書込電流は生じない。同様に、各ビット線ＢＬは接地電圧Ｖｓｓにプリチャージされる。

クロックサイクル２ではデータ読出動作（Ｒｅａｄ）が実行される。各ディジット線ＤＬはデータ読出動作には無関係であるため、スイッチＳ１およびＳ２がスタンバイ動作時と同様に制御され、各ディジット線ＤＬの充電状態が保持される。

図１で説明したように、データ読出は、選択ビット線に選択メモリセルが接続されて実行される。スイッチ素子Ｓ３は、データ書込動作に関連してはオフされるべきであるが、図１に示した構成例ではビット線ＢＬをデータ読出およびデータ書込で共用しているため、選択列においてオンする必要がある。したがって、図６では、スイッチ素子Ｓ３の状態を括弧付きの“オン”で示している。一方、ライトドライバ内のスイッチ素子Ｓ４ａ，Ｓ４ｂはデータ読出動作に支障を来たさないようにオフされる。

クロックサイクル３においては、次のサイクルからデータ書込を実行するために、再びスタンバイ動作が実行される。

クロックサイクル４〜８は単一のデータ書込動作を構成する。単一のデータ書込動作では、データ“０”（Ｄｉｎ＝Ｌレベル）を書込む“Ｗｒｉｔｅ０”およびデータ“１”（Ｄｉｎ＝Ｈレベル）を書込む“Ｗｒｉｔｅ１”のいずれかが実行される。図６に示す例では、クロックサイクル４〜８により“Ｗｒｉｔｅ０”が実行されるものとする。

先頭のクロックサイクル４において、書込ノード７５は、書込データに応じたデータ電圧（“Ｗｒｉｔｅ０”では接地電圧Ｖｓｓ）に設定される。

クロックサイクル４では、スイッチ素子Ｓ３がターンオンされる一方で、スイッチ素子Ｓ１，Ｓ２，Ｓ４ａ，Ｓ４ｂはオフされる。

スイッチ素子Ｓ３がターンオンし、かつ、スイッチ素子Ｓ４ａ，Ｓ４ｂがオフされるので、選択ビット線ＢＬｊはデータ“０”（Ｄｉｎ＝Ｌレベル）に対応したデータ電圧レベル（接地電圧Ｖｓｓ）に充電される。

また、選択ディジット線ＤＬｉは、電源電圧Ｖｃｃへの充電状態が維持され、データ書込電流Ｉｐはこの段階では流されない。このように、クロックサイクル４において、ディジット線容量６０は電源電圧Ｖｃｃで充電され、ビット線容量６５は、書込データＤｉｎに応じて接地電圧Ｖｓｓに充電される。

次のクロックサイクル５では、スイッチ素子Ｓ３がターンオフされる一方で、スイッチ素子Ｓ１およびＳ４ａはターンオンする。一方、スイッチ素子Ｓ２およびＳ４ｂはオフ状
態を維持する。

これにより、電源電圧Ｖｃｃに充電された状態の選択ディジット線ＤＬｉが接地電圧Ｖｓｓに接続されることによって、選択ディジット線ＤＬｉ上を所定方向（ここでは、スイッチ素子Ｓ２からＳ１への方向）にデータ書込電流Ｉｐが流れる。データ書込電流Ｉｐは、クロックサイクル４迄に充電されたディジット線容量６０の放電電流に相当し、放電が完了すると消滅する。

さらに、スイッチ素子Ｓ４ａのターンオンによって、書込データＤｉｎに対応するデータ電圧（ここでは接地電圧Ｖｓｓ）に充電された状態の選択ビット線ＢＬｊは、異なるデータ電圧である電源電圧Ｖｃｃと接続される。これにより、書込データＤｉｎに応じた方向のデータ書込電流Ｉｗ（０）が選択ビット線ＢＬｊ上を流れる。データ書込電流Ｉｗ（０）は、ビット線容量６５の電源電圧Ｖｃｃへの充電電流に相当し、充電が完了すると消滅する。この結果、選択メモリセルへデータ“０”が書込まれる。

続くクロックサイクル６では、書込ノード７５は、再び、書込データに応じたデータ電圧（“Ｗｒｉｔｅ０”では接地電圧Ｖｓｓ）に設定される。

さらに、クロックサイクル４と同様に、スイッチ素子Ｓ３がターンオンされて、スイッチ素子Ｓ１，Ｓ２，Ｓ４ａ，Ｓ４ｂがターンオフされる。これにより、選択ビット線ＢＬｊは、クロックサイクル４と同様に、書込データに応じたデータ電圧（接地電圧Ｖｓｓ）に再び充電される。一方、スイッチ素子Ｓ１，Ｓ２がオフされるため、選択ディジット線ＤＬｉの状態は、クロックサイクル５の終了時と同様に維持される。

続くクロックサイクル７では、スイッチ素子Ｓ２がターンオンされる。これにより、クロックサイクル４と同様に、ディジット線容量６０が電源電圧Ｖｃｃに充電されるが、スイッチ素子Ｓ１がオフされているので、データ書込電流Ｉｐは流れない。また、スイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂがオフされるため、選択ビット線ＢＬｊの状態は、クロックサイクル６の終了時と同様に維持される。

クロックサイクル８においては、スイッチ素子Ｓ１およびＳ４ｂがターンオンされる一方で、スイッチ素子Ｓ２，Ｓ３，Ｓ４ａがオフされる。しかし、選択ビット線ＢＬｊはクロックサイクル７において接地電圧Ｖｓｓに充電されているので、データ書込電流が流れることはない。したがって、このクロックサイクルにおいては、選択ディジット線ＤＬｊ上をデータ書込電流Ｉｐが流れるものの、選択ビット線ＢＬｊ上をデータ書込電流が流れないため、データ書込は実行されない。

このようにして、クロックサイクル４〜８で構成される単一のデータ書込動作によって、クロックサイクル５でのデータ書込電流供給により、データ“０”（Ｄｉｎ＝Ｌレベル）のデータ書込が実行される。

クロックサイクル９においては、クロックサイクル１および３と同様のスタンバイ動作が実行される。すなわち、各ディジット線ＤＬは電源電圧Ｖｃｃに充電され、各ビット線ＢＬは接地電圧Ｖｓｓに充電される。

なお、“Ｗｒｉｔｅ１”のデータ書込動作は、クロックサイクル４および６での書込ノード７５の電圧設定を、Ｄｉｎ＝Ｈレベルに対応したデータ電圧（電源電圧Ｖｃｃ）に変更した上で、スイッチ素子Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂを“Ｗｒｉｔｅ０”と同様にスイッチングさせることにより実行される。これにより、“Ｗｒｉｔｅ１”では、クロックサイクル５では選択ビット線ＢＬｊにデータ書込電流が発生しない一方で、クロックサイクル８で選択ビット線ＢＬｊにデータ書込電流Ｉｗ（１）が流れることにより、選択メモリセルへデータ“１”が書込まれる。

すなわち、図６に示す書込動作シーケンスでは、５つのクロックサイクルで構成される単一の書込動作において、書込データによらずスイッチ素子Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂのスイッチングパターンを同一とできる。このため、書込データに応じてスイッチ素子Ｓ４ａおよびＳ４ｂの動作を制御する必要がないので、そのオン・オフを制御する回路、すなわち図１に示した制御信号ＷＤＰ，ＷＤＮを生成する制御回路の構成を簡素化できる。

このように本発明に従うＭＲＡＭデバイスにおけるデータ書込電流は、「書込電流線」として設けられたディジット線およびビット線の容量の充放電動作によって供給される。以下では、これらの充放電電流の特性について、ディジット線ＤＬｉを例にとって説明する。

図７は、データ書込電流供給に関連するディジット線の充放電動作をモデル化した第１の電気回路図である。

図７を参照して、ディジット線ＤＬｉは、スタンバイ動作時等（図６のクロックサイクル１，３，７，９）において、スイッチ素子Ｓ２のターンオンに応答して、電源電圧Ｖｃｃと接続される。すなわち、ディジット線容量６０が電源電圧Ｖｃｃによって充電される。この充電動作は一般的なＲＣ負荷の充電動作に相当するため、充電経路の充電抵抗をＲ０とすると、充電電流ｉｃ（ｔ）およびディジット線電圧ｖｃ（ｔ）は、下記（１）式および（２）式で示される。なお、充電抵抗Ｒ０には、充電経路の寄生抵抗およびトランジスタスイッチ１５のオン抵抗等が含まれる。

次に、スイッチ素子Ｓ２がターンオフされた状態でスイッチ素子Ｓ１をターンオンすることにより（たとえば図６でのクロックサイクル５，８）、ディジット線容量６０の充電電荷が接地電圧Ｖｓｓへ放電されることで、データ書込電流Ｉｐが流される。放電経路の放電抵抗をＲｐとすると、放電電流ｉｄ（ｔ）およびディジット線電圧ｖｃ（ｔ）は下記（３），（４）式のように示される。なお、放電抵抗Ｒｐには、放電経路の寄生抵抗およびトランジスタスイッチ２５のオン抵抗等が含まれる。

なお、（１）〜（４）式では、接地電圧Ｖｓｓ＝０Ｖとし、Ｖｃｃ−Ｖｓｓ＝Ｖｃｃとしている。（１）〜（４）式を概略的に図示すると、図８（ａ），（ｂ）のようになる。

図８（ａ）を参照して、充電時には、ディジット線容量６０の充電電流ｉｃ（ｔ）は、充電抵抗Ｒ０に依存したＶｃｃ／Ｒ０をピーク値とする減衰電流となる。充電電流ｉｃ（ｔ）の減衰レートはディジット線容量６０および充電抵抗Ｒ０の積の逆数である、“１／（Ｃ・Ｒ０）”に依存する。

一方放電時には、図８（ｂ）に示されるように、データ書込電流Ｉｐに相当する放電電流ｉｄ（ｔ）は、放電抵抗Ｒｐに依存するＶｃｃ／Ｒｐをピーク値とする減衰電流となる。放電電流ｉｄ（ｔ）の減衰レートは、ディジット線容量６０および放電抵抗ＲｐのＲＣ積の逆数である、１／（Ｃ・Ｒｐ）に依存する。

したがって、データ書込に必要なデータ書込電流レベルをＩｗｍとし、必要な電流印加時間をＴｗｍとすると、放電電流ｉｄ（ｔ）＞Ｉｗｍである期間Ｔｗが、Ｔｗ＞Ｔｗｍとなるように、放電抵抗ＲｐおよびＲＣ積Ｃ・Ｒｐを設計する必要がある。

特に、ディジット線容量６０の容量値Ｃについては、少なくとも、Ｃ・（Ｖｃｃ−Ｖｓｓ）がＩｗｍおよびＴｗｍの積よりも大きくなるように、すなわち下記（５）式を満たすように設計する必要がある。

一般的な数値例では、Ｔｗｍ＝０．５〜２（ｎｓ），Ｉｗｍ＝３〜１０（ｍＡ）程度であるので、Ｖｃｃ＝１.０（Ｖ）およびＶｓｓ＝０（Ｖ）とすると、ディジット線容量６０としては、Ｃ＝１.５〜２０（ｐＦ）程度を確保する必要が生じる。ディジット線ＤＬの寄生容量はその設計に依存して変化するので、図４に示した寄生容量６２ａのみで上記（５）式を満足する容量値が得られない場合には、容量素子６２ｂを付加的に設けてディジット線ＤＬに接続する必要がある。すなわち、図４に示されたディジット線容量６０は、上記（５）式を満足するように、ディジット線ＤＬの寄生容量６２ｂのみ、もしくは寄生容量６２ａと付加容量６２ｂとの和によって実現されることになる。

実施の形態１に従うＭＲＡＭデバイスでは、ディジット線容量６０の充電動作と、データ書込電流のための放電動作とを異なる期間に実行するため、電源電圧Ｖｃｃを供給する電源（バッテリ）からＭＲＡＭデバイスへの負荷電流は、図８（ａ）での充電電流ｉｃ（ｔ）に相当する。すなわち、電源から見た負荷電流を比較的緩やかな波形とすることができる。

一方、図７に示した構成において、スイッチ素子Ｓ１の配置を省略してスイッチ素子Ｓ２のみを設け、スイッチ素子Ｓ２を行選択結果に応じてオン・オフさせても、データ書込電流Ｉｐの供給を実行できる。しかしながら、このような構成では、スイッチ素子Ｓ２のオン期間を通じて、定常的なデータ書込電流Ｉｐ＝（Ｖｃｃ−Ｖｓｓ）／（Ｒ０＋Ｒｐ）が電源から供給され、さらに、当該オン期間の初期においてはディジット線容量６０の充電電流がさらに重畳して供給される。したがって、電源から見た負荷電流は、図８（ａ）に示した充電電流ｉｃ（ｔ）よりも短時間・大電流の波形となり、そのピーク値も高くなる。このため、バッテリ等の電源の負担が大きくなり、電力供給可能期間が短くなってしまう可能性がある。

言い換えれば、この発明の実施の形態１によるＭＲＡＭデバイスでは、電源から見た負荷電流を緩やかな波形に改善することによって、電源（バッテリ）の負荷を軽減できる。

さらに、図９に示されるように、ディジット線容量６０の充電経路に充電調整抵抗Ｒｃを挿入することにより、充電経路のＲＣ積を大きく確保することも可能である。なぜなら、スイッチ素子Ｓ２の配置により、データ書込電流Ｉｐの供給期間には充電調整抵抗Ｒｃをデータ書込電流経路から切り離す構成としているからである。なお、図９に示した充電調整抵抗Ｒｃは、ディジット線ＤＬに対しては、図１に示した電源電圧Ｖｃｃ（バッテリに相当）とトランジスタスイッチ１５との間に接続されるように配置すればよい。

図９の構成における充電電流ｉｃ♯（ｔ）は、下記（６）式で示される。

（２）式の充電電流ｉｃ（ｔ）および（６）式の充電電流ｉｃ♯（ｔ）の比較から理解されるように、充電調整抵抗Ｒｃを追加することにより、電源から見た負荷電流のピーク値を抑制して、さらに緩やかな波形に改善することができる。したがって、充電時間は長期化するものの、高速動作が必要とされない用途に適用すれば電源の（バッテリ）負荷をさらに軽減できる。

あるいは、図１０に示すように、ディジット線容量６０の容量値Ｃが十分に確保され、充電抵抗Ｒ０とのＲＣ積Ｒ０・Ｃが十分大きい場合には、スイッチ素子Ｓ２の配置を省略する構成とすることもできる。この構成においては、充電電流ｉｃ（ｔ）は図７の構成と同様に流れるが、スイッチ素子Ｓ１のターンオンに応答して流れる放電電流ｉｄ♯（ｔ）すなわちデータ書込電流Ｉｐは下記（７）式のように示される。

スイッチ素子Ｓ１のオン期間においては、（７）式に示されるデータ書込電流ｉｄ♯（ｔ）のうち、ディジット線容量６０の放電電荷によっては賄えない不足分の電流が電源（バッテリ）より供給されることとなる。したがって、図１０に示した構成では、データ書込電流の供給期間（スイッチ素子Ｓ１のオン期間）における上記不足分の電流分だけ、電源（バッテリ）の負荷が増加するが、データ書込電流の供給期間前での充電電荷によって、データ書込電流の一部を供給する構成である点は変わらないため、電源（バッテリ）の負荷を軽減できる。

なお、図７から図１０では、ディジット線ＤＬ上のデータ書込電流供給動作について説明したが、ビット線ＢＬ上のデータ書込電流供給動作についても、その充電電流および放電電流は同様である。

すなわち、図１１および図１２に示すように、図７および図９の構成において、スイッチ素子Ｓ２をスイッチ素子Ｓ３（コラム選択スイッチ５５）に置換し、スイッチ素子Ｓ１をスイッチ素子Ｓ４ａ，Ｓ４ｂに置換し、ディジット線容量６０をビット線容量６５に置換すれば、データ書込電流供給に関連するビット線の充放電動作をモデル化した電気回路図が実現される。

なお、ビット線ＢＬ上におけるデータ書込電流の供給動作時には、電源電圧Ｖｃｃに充電されたビット線容量６５を接地電圧Ｖｓｓへ放電する動作（データ書込電流Ｉｗ（１）の供給に相当）のみでなく、ビット線容量６５を接地電圧Ｖｓｓに設定した後電源電圧Ｖｃｃによって充電する動作（データ書込電流Ｉｗ（０）の供給に相当）が存在する。

しかしながら、このような動作においても、図８（ａ），（ｂ）における電圧ｖｃ（ｔ）の波形は極性が反転するものの、充電電流ｉｃ（ｔ），ｉｃ♯（ｔ）および放電電流ｉｄ（ｔ），ｉｄ♯（ｔ）については、上述したディジット線電流におけるデータ電流供給動作の場合と同様の波形となる。したがって、ビット線上のデータ書込電流供給についても、ディジット線上のデータ書込電流供給と同様に、電源（バッテリ）の負荷を軽減できる。

なお、ビット線ＢＬ上のデータ電流供給動作に関する充電調整抵抗Ｒｃは、スイッチ素子Ｓ３と図１に示したデータ端子７１との間に、スイッチ素子Ｓ３のオン期間にビット線ＢＬと直列に接続される形態で配置することができる。

また、充電抵抗Ｒ０は、書込バッファ７０からビット線ＢＬを含む充電経路の寄生抵抗およびスイッチ素子Ｓ３のオン抵抗の和に対応し、放電抵抗Ｒｐは、ビット線ＢＬの寄生抵抗およびスイッチ素子Ｓ４ａまたはＳ４ｂのオン抵抗の和に相当する。

以上説明したように、この発明の実施の形態１に従うＭＲＡＭデバイスにおいては、データ書込電流Ｉｐおよび，Ｉｗ（０），Ｉｗ（１）を供給するための「書込配線」に相当するディジット線ＤＬおよびビット線ＢＬの容量充電動作と、データ書込電流の供給動作とを時分割で行ない、当該容量へ充電された電荷の放電によってデータ書込電流を供給する。これにより、電源電圧Ｖｃｃを供給する電源（バッテリ）からＭＲＡＭデバイスへ供給される負荷電流の波形をなだらかなものとできるため、バッテリの負担を軽減できる。これにより、電源（バッテリ）からの電力供給可能期間を拡大して、ＭＲＡＭデバイスの搭載機器の駆動可能時間を長期化できる。

特に、スイッチ素子Ｓ２を設けることによって、充電調整抵抗Ｒｃをデータ書込電流のレベルに悪影響を与えることなく挿入可能となるので、充電時間の長期化によって要求される動作時間に支障を来さない用途においては、電源（バッテリ）による電力供給可能期間をさらに拡大することができる。

［実施の形態１の変形例１］
実施の形態１の変形例１においては、実施の形態１によるＭＲＡＭデバイスにおける、データ書込動作シーケンスの他の構成例を説明する。

図１３は、実施の形態１の変形例１に従うＭＲＡＭデバイスの動作を説明する図である。

図１３を参照して、実施の形態１の変形例に従うデータ書込動作では、単一のデータ書込動作は、２つのクロックサイクルから構成される。単一のデータ書込動作では、データ“０”を書込む“Ｗｒｉｔｅ０”およびデータ“１”を書込む“Ｗｒｉｔｅ１”のいずれかが実行される。図１３においては、クロックサイクル１〜３では、図６に示した動作シーケンスと同様に、スタンバイ動作（Ｓｔｂｙ）、読出動作（Ｒｅａｄ）およびスタンバイ動作（Ｓｔｂｙ）がそれぞれ実行される。

クロックサイクル４および５によって、データ“０”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ０）が構成される。

先頭のクロックサイクル４においては、図６に示したクロックサイクル４と同様の動作が実行されて、選択ビット線ＢＬｊは、書込ノード７５により書込データＤｉｎに応じて接地電圧Ｖｓｓに充電される。また、クロックサイクル４では、選択ディジット線ＤＬｉは電源電圧Ｖｃｃへの充電状態を維持される。

次のクロックサイクル５において、スイッチ素子Ｓ１およびＳ２は、図６に示したクロックサイクル５と同様に制御される。

これにより、選択ディジット線ＤＬｉ上をデータ書込電流Ｉｐが流れる。また、図６に示したクロックサイクル４と同様に、スイッチ素子Ｓ３もオフされるので、選択ビット線ＢＬｊは、ハイインピーダンス状態（Ｚ）とされた書込ノード７５から切離される。

実施の形態１の変形例に従うデータ書込動作では、ライトドライバ５０（図１）を構成するスイッチ素子Ｓ４ａおよびＳ４ｂのオンおよびオフは、書込データＤｉｎに応じて制御される。クロックサイクル５では、Ｄｉｎ＝Ｌレベルに対応して、スイッチ素子Ｓ４ａがオンされる一方で、スイッチ素子Ｓ４ｂがオフされる。これにより、書込データＤｉｎに応じて接地電圧Ｖｓｓに充電された選択ビット線ＢＬｊがスイッチ素子Ｓ４ａによって電源電圧Ｖｃｃと接続されるので、選択ビット線ＢＬｊ上を、データ書込電流Ｉｗ（０）が流れる。これにより、選択メモリセルへデータ“０”が書込まれる。

クロックサイクル６におけるスタンバイ動作については、クロックサイクル１および３と同様である。

クロックサイクル７および８によって、データ“１”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ１）が構成される。

クロックサイクル７においては、クロックサイクル４と同様の動作が実行されて、選択ディジット線ＤＬｉは電源電圧Ｖｃｃに充電され、かつ、選択ビット線ＢＬｊは、書込ノード７５により書込データＤｉｎに応じて電源電圧Ｖｃｃに充電される。

次のクロックサイクル８では、図１３のクロックサイクル４と同様に、選択ディジット線ＤＬｉ上をデータ書込電流Ｉｐが流れる。また、図６に示したクロックサイクル４と同様に、スイッチ素子Ｓ３もオフされるので、選択ビット線ＢＬｊはハイインピーダンス状態（Ｚ）とされた書込ノード７５から切離される。

さらに、Ｄｉｎ＝Ｈレベルに対応して、スイッチ素子Ｓ４ｂがオンされる一方で、スイッチ素子Ｓ４ａがオフされる。すなわち、書込データが異なるデータ書込動作間では、スイッチ素子Ｓ４ａ，Ｓ４ｂのオン・オフが入れ替わる。これにより、書込データＤｉｎに応じて電源電圧Ｖｃｃに充電された選択ビット線ＢＬｊがスイッチ素子Ｓ４ｂによって接地電圧Ｖｓｓと接続される。この結果、選択ビット線ＢＬｊ上を、データ書込電流Ｉｗ（１）が流れて、クロックサイクル８で選択メモリセルへデータ“１”が書込まれる。

次のクロックサイクル９におけるスタンバイ動作についても、クロックサイクル１、３および６と同様であるので説明は繰返さない。

このように、実施の形態１の変形例に従うデータ書込動作では、実施の形態１によるＭＲＡＭデバイスと同様の構成により、データ書込電流供給に関する電源（バッテリ）負荷を軽減するとともに、さらに、データ書込動作に要するクロックサイクルを短縮することができるので、高速動作化を図ることができる。

しかしながら、このような高速化は、ライトドライバを構成するスイッチ素子Ｓ４ａ，Ｓ４ｂのオンおよびオフを書込データＤｉｎに応じて制御する構成とすることにより実現される。したがって、実施の形態１の変形例に従う構成では、図１に示した制御信号ＷＤＰおよびＷＤＮが書込データＤｉｎに応じて制御されるようにその制御回路を構成する必要がある。このため、実施の形態１の変形例に従う構成は、上記制御回路の構成が相対的に複雑化するものの、高速動作が要求される用途への適用に適している。

［実施の形態１の変形例２］
実施の形態１の変形例２においては、実施の形態１に従うＭＲＡＭデバイスの構成において、データ書込電流を制御するためのスイッチ素子をさらに１つ追加することによって、データ書込動作時における各スイッチング素子のオン・オフ制御のパターン化を維持したままで、データ書込動作に必要なクロックサイクルの低減を図ることが可能な構成について説明する。

図１４は、この発明の実施の形態１の変形例２に従うデータ書込電流供給構成を説明する概念図である。

図１４を参照して、実施の形態１の変形例２に従う構成においては、スイッチ素子Ｓ１が設けられた各ディジット線ＤＬの一端側に、「サブスイッチ素子」に対応するスイッチ素子Ｓ１♯がさらに設けられる。スイッチ素子Ｓ１♯は、各ディジット線ＤＬの一端と電源電圧Ｖｃｃとの間に電気的に接続される。これにより各ディジット線ＤＬの一端側は、スイッチ素子Ｓ１を介して接地電圧Ｖｓｓと接続可能であり、かつスイッチ素子Ｓ１♯を介して電源電圧Ｖｃｃとも接続可能な構成となる。

その他の部分の構成については、図４に示した実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。

図１５は、実施の形態１の変形例２に従うＭＲＡＭデバイスの動作を説明する図である。

図１５を参照して、実施の形態１の変形例２に従う構成におけるデータ書込動作では、３つのクロックサイクルから単一のデータ書込動作が実行される。

クロックサイクル１、３および８で実行されるスタンバイ動作（Ｓｔｂｙ）では、スイッチ素子Ｓ１♯はスイッチ素子Ｓ１と同様にオフされる。クロックサイクル２に示されるデータ読出動作（Ｒｅａｄ）においても、スイッチ素子Ｓ１♯は、スイッチ素子Ｓ１と同様にオンされる。

なお、スタンバイ動作時およびデータ読出動作時におけるスイッチ素子Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂのオン・オフ設定は、図６に示した実施の形態１に従うＭＲＡＭデバイスと同様であるので詳細な説明は繰返さない。

クロックサイクル４〜７は単一のデータ書込動作を構成する。単一のデータ書込動作では、データ“０”（Ｄｉｎ＝Ｌレベル）を書込む“Ｗｒｉｔｅ０”およびデータ“１”（Ｄｉｎ＝Ｈレベル）を書込む“Ｗｒｉｔｅ１”のいずれかが実行される。図６に示す例では、クロックサイクル４〜７により“Ｗｒｉｔｅ０”が実行されるものとする。

データ書込動作の最初のクロックサイクル４においては、スイッチ素子Ｓ１♯はオフされたままであるので、実施の形態１に従うデータ書込動作と同様に、ディジット線ＤＬが電源電圧Ｖｃｃに充電され、選択ビット線ＢＬｊは書込データＤｉｎに応じたデータ電圧である接地電圧Ｖｓｓに充電される。

次のクロックサイクルＳ５において、スイッチ素子Ｓ１のターンオンに応答して選択ディジット線ＤＬｉ上をデータ書込電流Ｉｐが流れる。さらに、データ書込電流Ｉｗ（０）を流すためにスイッチ素子Ｓ４ａがオンされ、予め接地電圧Ｖｓｓに充電された選択ビット線ＢＬｊ上をデータ書込電流Ｉｗ（０）が流れる。これにより、選択メモリセルへデータ“０”が書込まれる。

クロックサイクル６では、図６におけるクロックサイクル６と同様に、選択ビット線ＢＬｊを書込データに応じたデータ電圧（接地電圧Ｖｓｓ）に再充電するための動作が行なわれる。すなわち、書込ノード７５が再び、書込データに応じたデータ電圧（“Ｗｒｉｔｅ０”では接地電圧Ｖｓｓ）に設定されるとともに、クロックサイクル４と同様に、スイッチ素子Ｓ３がターンオンされて、スイッチ素子Ｓ１，Ｓ１♯，Ｓ２，Ｓ４ａ，Ｓ４ｂがターンオフされる。

続くクロックサイクル７では、スイッチ素子Ｓ２のオフ状態が維持されたままで、新たに設けられたスイッチ素子Ｓ１♯はターンオンされる。一方、スイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂは、図６におけるクロックサイクル８と同様に設定されて、データ書込電流Ｉｗ（１）を流すための動作を実行する。

スイッチ素子Ｓ１♯をターンオンすることにより、クロックサイクル５での放電によって接地電圧Ｖｓｓに設定されたディジット線ＤＬｉは、再び電源電圧Ｖｃｃと接続されて再充電される。この再充電電流によって、選択ディジット線ＤＬｉ上を、クロックサイクル４と逆方向にデータ書込電流−Ｉｐが流れる。

クロックサイクル７では、スイッチ素子Ｓ４ｂがターンオンされるが、書込ノード７５に設定されるデータ電圧が接地電圧Ｖｓｓであるため、当該クロックサイクルにおいてビット線ＢＬ上をデータ書込電流は流れない。したがって、このクロックサイクルにおいては、選択ディジット線ＤＬｊ上をデータ書込電流−Ｉｐが流れるものの、選択ビット線ＢＬｊ上をデータ書込電流が流れないため、データ書込は実行されない。

クロックサイクル８においては、クロックサイクル１および３と同様のスタンバイ動作（Ｓｔｂｙ）が実行される。

なお、“Ｗｒｉｔｅ１”のデータ書込動作は、クロックサイクル４および６での書込ノード７５の電圧設定を、Ｄｉｎ＝Ｈレベルに対応したデータ電圧（電源電圧Ｖｃｃ）に変更した上で、スイッチ素子Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂを“Ｗｒｉｔｅ０”と同様にスイッチングさせることにより実行される。これにより、“Ｗｒｉｔｅ１”では、クロックサイクル５では選択ビット線ＢＬｊにデータ書込電流が発生しない一方で、クロックサイクル７では選択ビット線ＢＬｊにデータ書込電流Ｉｗ（１）が流れる。

この結果、クロックサイクル７では選択メモリセルに対して、データ書込電流−Ｉｐによる書込磁界と、データ書込電流Ｉｗ（１）による書込磁界とが印加される。これにより、選択メモリセルへデータ“１”（Ｄｉｎ＝Ｈレベル）のデータ書込が実行される。なお、図３でも説明したように、ＭＴＪメモリセルへのデータ書込は、磁化容易軸に沿ったデータ書込磁界Ｈ（ＥＡ）の方向に依存して決定されるので、図５に示した動作点５ａおよび５ｃ（あるいは、動作点５ｂおよび５ｄ）のいずれによっても同じデータを書込むことができる。

以上説明したように、実施の形態１の変形例２に従う構成においては、実施の形態１と同様に、ディジット線ＤＬおよびビット線ＢＬの容量充電動作と、データ書込電流の供給動作とを時分割で行なうことにより、電源（バッテリ）からＭＲＡＭデバイスへ供給される負荷電流の波形をなだらかなものとしてバッテリの負担を軽減できる。

さらに、実施の形態１の変形例２に従う構成においては、実施の形態１と同様に、データ書込動作時の各スイッチ素子のオン・オフ設定をパターン化して、ライトドライバ５０の制御回路の構成を簡素化するとともに、データ書込動作に必要なクロックサイクル数を減じてデータ書込の高速化を図ることができる。

［実施の形態２］
実施の形態１で説明したように、この発明によるＭＲＡＭデバイスでは、データ書込電流の電流量および電流供給期間を確保するために、ディジット線ＤＬおよびビット線ＢＬの充電容量を十分に確保する必要がある。実施の形態２では、ディジット線ＤＬおよびビット線ＢＬと階層的に設けられた上位の書込配線を用いて、これらの充電容量を確保する構成について説明する。

図１６は、この発明の実施の形態２に従うＭＲＡＭデバイス１ｂの全体構成を示す概略ブロック図である。

図１６を図１と比較して、実施の形態２に従うＭＲＡＭデバイス１ｂにおいて、各ディジット線ＤＬは、トランジスタスイッチ１５を介して、メインディジット線ＭＤＬと接続される。メインディジット線ＭＤＬは、各ディジット線ＤＬに共通に、かつ階層的に設けられた「上位書込配線」である。メインディジット線ＭＤＬには、電圧信号φ（ＤＬ）が印加される。

さらに、データ読出およびデータ書込に共用されるデータバスＤＢに代えて、データ書込専用のライトデータバスＷＤＢが配置される。ライトデータバスＷＤＢは、各ビット線ＢＬに共通に、かつ階層的に設けられた「上位書込配線」である。

書込バッファ７０は、書込データＤｉｎに応じたデータ電圧をライトデータバスＷＤＢに駆動する。ライトデータバスＷＤＢは、各メモリセル列において、コラム選択スイッチ５５を介して各ビット線ＢＬと接続される。

さらに、図示を省略しているが図１と同様のデータ読出アンプ８０が設けられ、データ読出アンプと接続されるデータ読出用のリードデータバス（図示せず）がさらに設けられる。当該リードデータバスは、ライトデータバスＷＤＢと接続されるコラム選択スイッチ５５とは独立に設けられたリードコラム選択スイッチＳ３♯（図示せず）を介して、各ビット線ＢＬと接続される。各リードコラム選択スイッチＳ３♯は、データ書込動作ではオフされる一方で、データ読出動作ではコラム選択線ＣＳＬに応答して、選択列でオンされる。これにより、図１におけるデータバスＤＢに代えて分離されたリードデータバスを用いて、データ読出が実行できる。

このように、ライトデータバスＷＤＢをデータ読出経路から切り離すことにより、その容量を、データ書込動作に適合させて調整することが可能となる。逆に言えば、図１に示すように、データバスＤＢがデータ読出およびデータ書込で共用される構成においては、データバスＤＢの容量をデータ書込電流確保のために増加させると、データ読出動作速度が阻害されてしまう。

実施の形態２によるＭＲＡＭデバイス１ｂのその他の部分の構成については、実施の形態１に従うＭＲＡＭデバイス１ａ（図１）と同様であるので詳細な説明は繰返さない。

図１７は、この発明の実施の形態２に従うデータ書込電流供給構成を説明する概念図である。

図１７を参照して、実施の形態２に従うデータ書込電流供給構成では、選択ディジット線ＤＬｉを始めとする各ディジット線は、スイッチ素子Ｓ２（トランジスタスイッチ１５）を介して、メインディジット線ＭＤＬと接続される。符号６１は、メインディジット線ＭＤＬの充電容量を示す。メインディジット線容量６１は、メインディジット線ＭＤＬの寄生容量６３ａのみで構成されてもよいし、メインディジット線ＭＤＬと接続された容量素子（付加容量）６３ｂと寄生容量６３ａとの和で構成されてもよい。

さらに、選択ビット線ＢＬｊを始めとする各ビット線ＢＬは、スイッチ素子Ｓ３（コラム選択スイッチ５５）を介して、ライトデータバスＷＤＢと接続される。実施の形態２による構成では、ライトデータバスＷＤＢが書込ノード７５に相当する。

符号６６は、ライトデータバスＷＤＢの充電容量を示す。ライトデータバス容量６６は、ライトデータバスＷＤＢの寄生容量６８ａのみで構成されてもよいし、ライトデータバスＷＤＢに接続された容量素子（付加容量）６８ｂと寄生容量６８ａとの和で構成されてもよい。

実施の形態２に従うデータ書込電流供給構成のその他の部分は、図４に示した実施の形態１に従うデータ書込電流供給構成と同様であるので、詳細な説明は繰り返さない。

図１８は、実施の形態２に従うＭＲＡＭデバイスの動作を説明する図である。

図１８に示された動作シーケンスは、図６に示された実施の形態１に従う動作シーケンスに対応し、クロックサイクル１〜９における動作は図６に示した動作と同様である。

すなわち、クロックサイクル１、３および９では、図６と同様のスタンバイ動作（Ｓｔｂｙ）が実行され、クロックサイクル２では、図６と同様のデータ読出動作（Ｒｅａｄ）が実行される。リードコラム選択スイッチＳ３♯はクロックサイクル２に選択ビット線でオンされる一方で、スタンバイ動作およびデータ書込動作では各ビット線ＢＬにおいて、オフされる。

クロックサイクル４〜８によって、データ“０”またはデータ“１”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ０またはＷｒｉｔｅ１）が構成される。

実施の形態２に従うデータ書込動作では、選択行のスイッチ素子Ｓ２は、メインディジット線容量６１を選択ディジット線ＤＬｉの容量６０と一体的に用いるために、選択ビット線ＢＬｊを再充電するクロックサイクル６を除いて、オン状態を維持される。選択列のスイッチ素子Ｓ３は、ライトデータバス容量６６を選択ビット線ＢＬｊの容量６５と一体的に用いるために、オン状態を維持される。一方、その他のスイッチ素子Ｓ１，Ｓ４ａ，Ｓ４ｂの動作は、図６に示された実施の形態１に従う動作と同様であるので、詳細な説明は繰り返さない。

メインディジット線ＭＤＬに与えられる電圧信号φ（ＤＬ）は、スタンバイ動作（Ｓｔｂｙ）およびデータ読出動作（Ｒｅａｄ）が実行されるクロックサイクル１〜３，９と、データ書込動作中のディジット線ＤＬの充電サイクル（クロックサイクル４，７）において電源電圧Ｖｃｃに設定され、その他のクロックサイクルにおいてはハイインピーダンス状態（Ｚ）とされる。

このようなデータ書込シーケンスとすることにより、実施の形態２に従うＭＲＡＭデバイスにおいても、実施の形態１に従うＭＲＡＭデバイス１ａと同様のデータ書込動作を実行できる。すなわち、ＭＲＡＭデバイスの電源（バッテリ）から見た負荷電流パターンを緩やかなものに改善して、電源（バッテリ）からの電力供給可能期間を拡大することができる。

さらに実施の形態２に従う構成においては、上位書込配線として設けられたメインディジット線ＭＤＬおよびライトデータバスＷＤＢの容量を、ディジット線ＤＬおよびビット線ＢＬの充電容量として活用することができるので、当該充電容量の確保が容易となり、付加的な容量の設置による回路面積の増加を回避できる。

［実施の形態２の変形例１］
実施の形態２に従うＭＲＡＭデバイスにおいて、実施の形態１の変形例１と同様に、ライトドライバを構成するスイッチ素子Ｓ４ａ，Ｓ４ｂを書込データＤｉｎに応じて制御して、データ書込動作の高速化を図ることも可能である。

図１９は、実施の形態２の変形例１に従うＭＲＡＭデバイスの動作を説明する図である。

図１９に示された動作シーケンスは、図１３に示された実施の形態１の変形例１に従う動作シーケンスに対応し、クロックサイクル１〜９における動作は図１３に示した動作と同様である。

すなわち、クロックサイクル１、３、６および９では、図１３と同様のスタンバイ動作（Ｓｔｂｙ）が実行され、クロックサイクル２では、図１３と同様のデータ読出動作（Ｒｅａｄ）が実行される。また、クロックサイクル４および５によって、データ“０”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ０）が構成され、クロックサイクル７および８によって、データ“１”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ１）が構成される。

実施の形態２の変形例１に従うデータ書込動作においては、選択行のスイッチ素子Ｓ２は、メインディジット線容量６１を選択ディジット線ＤＬｉの容量６０と一体的に用いるために、オン状態を維持される。同様に、選択列のスイッチ素子Ｓ３は、ライトデータバス容量６６を選択ビット線ＢＬｊの容量６５と一体的に用いるために、オン状態を維持される。一方、その他のスイッチ素子Ｓ１，Ｓ４ａ，Ｓ４ｂの動作および書込ノード７５の設定は、図１３に示された実施の形態１の変形例１に従う動作シーケンスと同様であるので、詳細な説明は繰り返さない。

メインディジット線ＭＤＬに与えられる電圧信号φ（ＤＬ）は、スタンバイ動作（Ｓｔｂｙ）およびデータ読出動作（Ｒｅａｄ）が実行されるクロックサイクル１〜３，６，９と、データ書込動作中のディジット線ＤＬの充電サイクル（クロックサイクル４，７）において電源電圧Ｖｃｃに設定され、その他のクロックサイクルにおいてはハイインピーダンス状態（Ｚ）とされる。

このようなデータ書込動作シーケンスとすることにより、実施の形態２に従うＭＲＡＭデバイスにおいて、実施の形態１の変形例１に従う構成と同様に、データ書込動作を高速化することができる。

［実施の形態２の変形例２］
図２０は、この発明の実施の形態２の変形例２に従うデータ書込電流供給構成を説明する概念図である。

図２０を参照して、実施の形態２の変形例２に従うデータ書込電流供給構成では、図１４に示した実施の形態１の変形例２に従うデータ書込構成と比較して、各ディジット線ＤＬがスイッチ素子Ｓ２を介して、メインディジット線ＭＤＬと接続される点と、各ビット線ＢＬがスイッチ素子Ｓ３を介してライトデータバスＷＤＢと接続される点とが異なる。メインディジット線ＭＤＬには実施の形態２と同様の電圧信号φ（ＤＬ）が与えられ、メインディジット線ＭＤＬおよびライトデータバスＷＤＢの容量はそれぞれ符号６１および符号６６で示される。

実施の形態２の変形例２に従うデータ書込電流供給構成のその他の部分は、図１４に示した実施の形態１の変形例２に従うデータ書込電流供給構成と同様であるので、詳細な説明は繰り返さない。

図２１は、実施の形態２の変形例２に従うＭＲＡＭデバイスにおけるデータ書込動作を示すシーケンスである。

図２１に示された動作シーケンスは、図１５に示された実施の形態１の変形例２に従う動作シーケンスに対応し、クロックサイクル１〜８における動作は図１５に示した動作と同様である。

すなわち、クロックサイクル１、３および８では、図１５と同様のスタンバイ動作（Ｓｔｂｙ）が実行され、クロックサイクル２では、図１５と同様のデータ読出動作（Ｒｅａｄ）が実行される。また、クロックサイクル４〜７によって、データ“０”または“１”を書込むための単一のデータ書込動作（Ｗｒｉｔｅ０またはＷｒｉｔｅ１）が構成される。

実施の形態２の変形例２に従うデータ書込動作においても、選択行のスイッチ素子Ｓ２は、メインディジット線容量６１を選択ディジット線ＤＬｉの容量６０と一体的に用いるために、オン状態を維持される。同様に、選択列のスイッチ素子Ｓ３は、ライトデータバス容量６６を選択ビット線ＢＬｊの容量６５と一体的に用いるために、オン状態を維持される。一方、その他のスイッチ素子Ｓ１，Ｓ１♯，Ｓ４ａ，Ｓ４ｂの動作は、図１５に示された実施の形態１の変形例２に従う動作シーケンスと同様であるので、詳細な説明は繰り返さない。

メインディジット線ＭＤＬに与えられる電圧信号φ（ＤＬ）は、スタンバイ動作（Ｓｔｂｙ）およびデータ読出動作（Ｒｅａｄ）が実行されるクロックサイクル１〜３，８と、データ書込動作中のディジット線ＤＬの充電サイクル（クロックサイクル４）において電源電圧Ｖｃｃに設定され、その他のクロックサイクルにおいてはハイインピーダンス状態（Ｚ）とされる。

このようなデータ書込シーケンスとすることにより、実施の形態２の変形例２に従うＭＲＡＭデバイスにおいて、実施の形態１の変形例２に従う構成と同様に、データ書込動作時のの各スイッチ素子のオン・オフ設定をパターン化して、ライトドライバ５０の制御回路の構成を簡素化するとともに、データ書込動作に必要なクロックサイクル数を減じてデータ書込の高速化を図ることができる。

なお、実施の形態２ならびにその変形例１および２においては、各ディジット線ＤＬに共通のメインディジット線ＭＤＬが設けられるが、メインディジット線容量６１を調節するために、メインディジット線ＭＤＬを細分化して配置することも可能である。

たとえば、図２２に示すように、メモリセルアレイ１０に配置されたディジット線ＤＬを、複数（たとえば４つ）のブロックＢＬＫ１〜ＢＬＫ４に分割し、ブロックＢＬＫ１〜ＢＬＫ４のそれぞれに対応させて、メインディジット線ＭＤＬ１〜ＭＤＬ４を分割配置することも可能である。メインディジット線ＭＤＬの分割数は、分割各された各メインディジット線の容量値が求められる値となるように、適宜定めることができる。

この場合には、トランジスタスイッチ１５のオン・オフを制御する制御信号／ＤＬＰＲを、ブロックＢＬＫ１〜ＢＬＫ４にそれぞれ対応して、／ＤＬＰＲ（１）〜／ＤＬＰＲ（４）に独立に設定すれば、メインディジット線ＭＤＬ１〜ＭＤＬ４に与えられる電圧信号φ（ＤＬ）を共通のものとすることができる。

［実施の形態２の変形例３］
実施の形態２に従うＭＲＡＭデバイスにおいては、書込データＤｉｎによらず一定方向のデータ書込電流を供給するディジット線ＤＬの充電容量が確保しやすくなるので、図１０で説明したように、各ディジット線ＤＬへの充電動作を制御するためのスイッチ素子Ｓ２の省略が可能となる。

図２３は、この発明の実施の形態２の変形例３に従うデータ書込電流供給構成を説明する概念図である。

図２３を参照して、実施の形態２の変形例３に従うデータ書込電流供給構成は、スイッチ素子Ｓ２の配置が省略されている点以外については、図１７に示した実施の形態２に従うデータ書込電流供給構成と同様である。

図２４は、実施の形態２の変形例３に従うＭＲＡＭデバイスの動作を説明する図である。

図２４におけるクロックサイクル１〜９は、図１８に示した実施の形態２に従うＭＲＡＭデバイスの動作シーケンスと同様であり、クロックサイクル１〜８のそれぞれにおける、書込ノード７５の電圧設定、電圧信号φ（ＤＬ）の設定ならびにスイッチ素子Ｓ１，Ｓ３，Ｓ４ａ，Ｓ４ｂのオン・オフ設定は、図１８に示した動作シーケンスと同様であるので詳細な説明は繰返さない。

このように、スイッチ素子Ｓ２の配置を省略しても、選択ディジット線ＤＬｉを、実施の形態２に従うＭＲＡＭデバイスにおけるデータ書込動作と同様に電源電圧Ｖｃｃに充電できるので、同様の書込動作を実行することができる。

特に、実施の形態２の変形例３による構成では、スイッチ素子Ｓ２の省略によって、メインディジット線容量６１と、各ディジット線容量ＤＬの和との総和が、データ書込電流Ｉｐの供給に関する充電容量として一体的に利用できる。これにより、充電容量の確保がさらに容易となる。

なお、図１０でも説明したように、スイッチ素子Ｓ２の配置を省略した構成では、ディジット線ＤＬの充電期間と、データ書込電流Ｉｐの供給期間と完全に切離すデータ書込動作よりは、電源からの供給電力が若干増加する。しかしながら、スイッチ素子Ｓ２の配置が省略可能である点や、ディジット線ＤＬの充電容量を容易に確保可能なことから、付加的な容量素子や充電調整抵抗の配置による回路面積の増加を回避できるので、回路面積の縮小に効果が大きい。

図２５に示すように、実施の形態２の変形例３による構成においても、メインディジット線容量６１を調節するために、メインディジット線ＭＤＬを細分化して配置することも可能である。

図２５を参照して、メモリセルアレイ１０上のディジット線ＤＬは、図２２と同様に複数（４つの）ブロックＢＬＫ１〜ＢＬＫ４に分割され、ブロックＢＬＫ１〜ＢＬＫ４のそれぞれに対応させて、メインディジット線ＭＤＬ１〜ＭＤＬ４が分割配置される。図２２に示した構成と同等に、メインディジット線ＭＤＬの分割数は、分割各された各メインディジット線の容量値が求められる値となるように、適宜定めることができる。

この場合には、メインディジット線ＭＤＬ１〜ＭＤＬ４にそれぞれ与えられる電圧信号φ（ＤＬ）１〜φ（ＤＬ）４を独立に設定し、選択行が存在しないブロックにおいては、対応の電圧信号φ（ＤＬ）ｋ（ｋ：自然数）をハイインピーダンス状態にして、電源（バッテリ）からの電源供給を停止することが、電源の電力供給期間確保の観点からは好ましい。

［実施の形態３］
図２６は、この発明の実施の形態３に従うＭＲＡＭデバイス１ｃの全体構成を示す概略ブロック図である。

図２６を参照して、実施の形態３に従うＭＲＡＭデバイス１ｃは、図１６に示した実施の形態２に従うＭＲＡＭデバイス１ｂと比較して、ビット線ＢＬに対するデータ書込電流供給構成が一部異なる。具体的には、各ビット線ＢＬの片端に対応して設けられるライトドライバ５０に代えて、データバス／ＷＤＢおよびコラム選択スイッチ５６が新たに設けられる。

ライトデータバス／ＷＤＢには、書込バッファ７０♯によって、書込データＤｉｎの反転データ／Ｄｉｎに応じたデータ電圧が駆動される。すなわち、書込バッファ７０および７０♯は、書込データＤｉｎに応じて、ライトデータバスＷＤＢおよび／ＷＤＢにそれぞれ相補の電圧を駆動する。具体的には、Ｄｉｎ＝Ｈレベルのときには、ライトデータバスＷＤＢが電源電圧Ｖｃｃへ駆動される一方で、ライトデータバス／ＷＤＢは接地電圧Ｖｓｓへ駆動される。反対に、Ｄｉｎ＝Ｌレベルのときには、ライトデータバスＷＤＢが接地電圧Ｖｓｓへ駆動される一方で、ライトデータバス／ＷＤＢは電源電圧Ｖｃｃへ駆動される。

ライトデータバス／ＷＤＢは、各メモリセル列において、対応のビット線ＢＬとコラム選択スイッチ５６を介して接続される。コラム選択スイッチ５６のオン・オフは、同一メモリセル列のコラム選択スイッチ５５と共通のコラム選択線ＣＳＬに応じて制御される。したがって、選択列においては、コラム選択スイッチ５５および５６の両方がオンされて、選択ビット線ＢＬｊはライトデータバスＷＤＢおよび／ＷＤＢの間に接続される。一方非選択列においては、コラム選択スイッチ５５および５６の双方がターンオフされるので、ビット線ＢＬはライトデータバスＷＤＢおよび／ＷＤＢと非接続される。

また、実施の形態２の変形例３（図２３）と同様に、各ディジット線ＤＬにおけるスイッチ素子Ｓ２の配置が省略されて、各ディジット線ＤＬは、電圧信号φ（ＤＬ）を受けるメインディジット線ＭＤＬと直接接続される。

実施の形態３によるＭＲＡＭデバイス１ｃのその他の部分の構成は、図１６に示した実施の形態２によるＭＲＡＭデバイス１ｂと同様であるので詳細な説明は繰返さない。なお、図２６においても、図１６と同様にデータ読出系回路の記載を省略している。

図２７は、この発明の実施の形態３に従うデータ書込電流供給構成を説明する概念図である。

図２７を参照して、実施の形態３に従うデータ書込電流供給構成では、各ビット線ＢＬは、スイッチ素子Ｓ３（コラム選択スイッチ５５）を介してライトデータバスＷＤＢと接続され、かつ、スイッチ素子Ｓ４（コラム選択スイッチ５６）を介してライトデータバス／ＷＤＢと接続される。

符号６６♯は、ライトデータバスＷＤＢの充電容量を示す。ライトデータバス容量６６♯は、ライトデータバスＷＤＢの寄生容量６９ａのみで構成されてもよいし、ライトデータバスＷＤＢに接続された容量素子（付加容量）６９ｂと寄生容量６９ａとの和で構成されてもよい。

ディジット線ＤＬに対するデータ書込電流の供給構成は、図２３に示した実施の形態２の変形例３と同様であるので詳細な説明は繰返さない。

図２８は、実施の形態３に従うＭＲＡＭデバイスの動作を説明する図である。

図２８を参照して、クロックサイクル１ではスタンバイ動作（Ｓｔｂｙ）が実行される。スタンバイ動作においては、各ディジット線ＤＬを充電するために、メインディジット線ＭＤＬに与えられる電圧信号φ（ＤＬ）が電源電圧Ｖｃｃに設定される。一方、スイッチ素子Ｓ１，Ｓ３，Ｓ４の各々がオフされてディジット線ＤＬおよび各ビット線ＢＬにはデータ書込電流は流れない。

クロックサイクル２においては、データ読出動作（Ｒｅａｄ）が実行される。データ読出においても、各ビット線ＢＬおよび各ディジット線ＤＬにデータ書込電流を流す必要はないので、スイッチＳ１，Ｓ３，Ｓ４のオフ状態は維持されて、ディジット線ＤＬは電源電圧Ｖｃｃへの充電状態が維持される。

クロックサイクル３におけるスタンバイ動作についてはクロックサイクル１と同様である。

クロックサイクル４および５によって、単一のデータ書込（Ｗｒｉｔｅ）が実行される。まずクロックサイクル４においては、書込ノード７５および７６にそれぞれ相当するライトデータバスＷＤＢおよび／ＷＤＢは、書込データＤｉｎおよびその反転データ／Ｄｉｎにそれぞれ応じた電圧に充電される。たとえばＤｉｎ＝Ｌレベルとすると、ライトデータバスＷＤＢの容量６６は接地電圧Ｖｓｓに充電され、ライトデータバス／ＷＤＢの容量６６♯は電源電圧Ｖｃｃに充電される。

クロックサイクル４においても、スイッチ素子Ｓ１，Ｓ３，Ｓ４はオフ状態とされるので、各ディジット線ＤＬおよび各ビット線ＢＬにはデータ書込電流が生じない。すなわちこのクロックサイクルにおいては、選択ディジット線ＤＬｉに続いて、ライトデータバスＷＤＢおよび／ＷＤＢ、すなわち書込ノード７５および７６が、書込データＤｉｎに応じたデータ電圧レベルにそれぞれ充電される。

次のクロックサイクル５において、書込ノード７５および７６および電圧信号φ（ＤＬ）はハイインピーダンス状態（Ｚ）とされ、かつ、スイッチ素子Ｓ１，Ｓ３，Ｓ４の各々がターンオンされる。これにより、選択ディジット線ＤＬｉ上に、データ書込電流Ｉｐが発生するとともに、選択ビット線ＢＬｊ上にはデータ書込電流Ｉｗ（０）が生じる。

なお、書込データＤｉｎ＝Ｈレベルのときには、クロックサイクル４において、ライトデータバスＷＤＢが電源電圧Ｖｃｃに充電され、ライトデータバス／ＷＤＢが接地電圧Ｖｓｓに充電されるので、クロックサイクル５において、スイッチ素子Ｓ３およびＳ４のターンオンに応答して、データ書込電流Ｉｗ（１）を選択ビット線ＢＬｊ上に流すことができる。

クロックサイクル６においては、クロックサイクル１および３と同様のスタンバイ動作が再び実行される。

このように実施の形態３に従うＭＲＡＭデバイスにおいては、実施の形態１および２と同様に、データ書込電流を供給するためにディジット線ＤＬおよびライトデータバスＷＤＢ，／ＷＤＢ（書込ノード７５，７６）を充電する動作と、実際にデータ書込電流ＩｐおよびＩｗ（０），Ｉｗ（１）を供給する動作とを独立に時分割して実行することができる。これにより、電源（バッテリ）からＭＲＡＭデバイスへ供給される負荷電流を緩やかなものとして、電力供給可能期間を拡大することができる。

さらに実施の形態３に従う構成では、２クロックサイクルで単一のデータ書込動作を実行することができるため、データ書込動作の高速化についても効果がある。

なお、実施の形態３の説明では、各ディジット線ＤＬの充電構成を実施の形態２の変形例３に従うＭＲＡＭデバイスと同様としたが、実施の形態１等と同様に、スイッチ素子Ｓ２を介して各ディジット線ＤＬを充電する構成としてもよい。この場合には、スイッチ素子Ｓ２を、図２５に示した動作シーケンスにおいて、少なくもクロックサイクル４でターンオンさせ、クロックサイクル５でオフさせる必要がある。また、実施の形態２で説明したように、メインディジット線ＭＤＬをブロックごとに分割する構成を採用してもよい。

［実施の形態４］
実施の形態４では、実施の形態１等で説明した、ビット線ＢＬの両端にそれぞれライトドライバ５０を設けることなくビット線ＢＬへデータ書込電流を供給する構成に焦点をあてて説明する。

図２９は、実施の形態４に従うＭＲＡＭデバイス１ｄのデータ書込構成を説明する概略ブロック図である。

図２９を参照して、実施の形態４に従うＭＲＡＭデバイス１ｄは、実施の形態２に従うＭＲＡＭデバイス１ｂ（図１６）と比較して、電圧駆動用の書込バッファ７０に代えて、データ書込電流Ｉｗ（０），Ｉｗ（１）を供給するためのデータ書込回路１００を備える点が異なる。さらに、各ディジット線ＤＬについて電源電圧Ｖｃｃへの充電構成は特に限定されないので、最も簡素な構成例として、各ディジット線ＤＬがスイッチ素子を介さずに電源電圧Ｖｃｃと直接接続される構成を示した。

データ書込回路１００は、データ書込電流Ｉｗ（１）を供給するための定電流源１１０と、データ書込電流Ｉｗ（０）を供給するための定電流源１２０と、スイッチ素子１１２，１２２とを含む。スイッチ素子１１２は、定電流源１１０およびライトデータバスＷＤＢの間に設けられる。スイッチ素子１２２は、定電流源１２０およびライトデータバスＷＤＢの間に設けられる。

スイッチ素子１１２は、書込データＤｉｎがＨレベルのときにオンし、Ｌレベルのときにオフする。これに対してスイッチ素子１２２は、反転された書込データ／Ｄｉｎに応答して動作し、書込データＤｉｎがＨレベルのときにオフし、Ｌレベルのときにオンする。

ライトドライバ５０の構成および動作は、図１で説明したのと同様であるので詳細な説明は繰返さない。

各ディジット線ＤＬの一端側は、実施の形態２と同様に、行デコーダ２０により行選択結果によってオン・オフするトランジスタスイッチ２５を介して接地電圧Ｖｓｓと接続されている。一方、各ディジット線ＤＬの他端側は、充電期間の制御を考慮することなく、常時電源電圧Ｖｃｃと接続される。

図３０は、この発明の実施の形態４に従うデータ書込電流供給構成を説明する概念図である。

図３０を参照して、ディジット線ＤＬｉの一端側は、スイッチ素子Ｓ１を介して接地電圧Ｖｓｓと接続されており、スイッチ素子Ｓ１のターンオンに応答して、選択ディジット線ＤＬｉにデータ書込電流Ｉｐを流すことができる。

選択ビット線ＢＬｊの一端側は、コラム選択スイッチ５５に相当するスイッチ素子Ｓ３のターンオンに応答して、ライトデータバスＷＤＢ（書込ノード７５）と接続される。ライトデータバスＷＤＢは、書込データＤｉｎに応じて選択的にターンオンされるスイッチ素子Ｓａ（図２９のスイッチ１１２に相当）およびスイッチ素子Ｓｂ（図２９のスイッチ１２２に相当）によって、定電流源１１０および１２０のいずれか一方と接続される。

一方、選択ビット線ＢＬｊの他端側は、書込データＤｉｎに応じて選択的にオンされるスイッチ素子Ｓ４ａ（トランジスタスイッチ５１に相当）およびスイッチ素子Ｓ４ｂ（トランジスタスイッチ５２に相当）によって、ライトデータバスＷＤＢの設定電圧と相補的に、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓと選択的に接続される。

図３１は、実施の形態４に従うＭＲＡＭデバイスでの書込動作を説明する図である。

実施の形態４に従うＭＲＡＭデバイスにおいては、データ書込電流供給の準備のための充電期間と、データ電流供給期間とを特に区別することなく、両者は同時に実行可能である。

書込データＤｉｎ＝Ｌレベル（Ｗｒｉｔｅ０）のときには、選択ディジット線ＤＬｉ上にデータ書込電流Ｉｐを流すためにスイッチ素子Ｓ１がターンオンされるとともに、スイッチ素子Ｓ３，Ｓ４ａ，Ｓｂがオンされる一方で、スイッチ素子Ｓ４ｂ，Ｓａがオフされる。

これにより、ライトデータバスＷＤＢ（書込ノード７５）は、接地電圧Ｖｓｓによって駆動される定電流源１２０と接続される。すなわち、ライトデータバスＷＤＢは、接地電圧Ｖｓｓに設定され、かつ、スイッチ素子Ｓ３を介して選択ビット線ＢＬｊの一端と接続される。さらに、ビット線ＢＬｊの他端はスイッチ素子Ｓ４ａによって電源電圧Ｖｃｃと接続される。これにより、選択ビット線ＢＬｊ上には、定電流源１２０によって供給されるデータ書込電流Ｉｗ（０）が流される。

これに対して、書込データＤｉｎ＝Ｈレベル（Ｗｒｉｔｅ１）のときには、選択ディジット線ＤＬｉ上にデータ書込電流Ｉｐを流すためにスイッチ素子Ｓ１がターンオンされるとともに、スイッチ素子Ｓ３，Ｓ４ｂ，Ｓａがオンされる一方で、スイッチ素子Ｓ４ａ，Ｓｂがオフされる。

これにより、ライトデータバスＷＤＢ（書込ノード７５）は、電源電圧Ｖｃｃによって駆動される定電流源１１０と接続される。すなわち、ライトデータバスＷＤＢは、電源電圧Ｖｃｃに設定され、かつ、スイッチ素子Ｓ３を介して選択ビット線ＢＬｊの一端と接続される。さらに、ビット線ＢＬｊの他端はスイッチ素子Ｓ４ｂよって接地電圧Ｖｓｓと接続される。これにより、選択ビット線ＢＬｊ上には、定電流源１１０によって供給されるデータ書込電流Ｉｗ（１）が流される。

このような構成とすることにより、各ビット線ＢＬの両端にライトドライバ５０を配置する構成と比較して、ライトドライバ５０の配置個数を削減できるので回路面積を縮小できる。

また、実施の形態３のように、各ビット線ＢＬの両端に相補のライトデータバスＷＤＢおよび／ＷＤＢの両方を設ける構成では、ライトドライバ５０の配置が省略可能な一方で、データ書込電流経路が長くなるので、寄生抵抗の増大により、データ書込電流の確保が困難になる可能性おそれがある。

したがって、実施の形態４によるＭＲＡＭデバイスのように、ビット線ＢＬの両側に、複数のスイッチ素子を含むライトドライバおよび、書込データに応じたデータ電圧に設定されるライトデータバスＷＤＢをそれぞれ配置する構成とすることにより、回路面積の縮小と、データ書込電流経路の長大化防止によるデータ書込電流確保との両立を図ることが可能となる。

［実施の形態４の変形例］
図３２は、実施の形態４の変形例に従うＭＲＡＭデバイス１ｅのデータ書込構成を説明する概略ブロック図である。

図３２を参照して、実施の形態４の変形例に従うＭＲＡＭデバイス１ｅは、実施の形態２に従うＭＲＡＭデバイス１ｂ（図１６）と比較して、電圧駆動用の書込バッファ７０に代えて、複数本のビット線によって共有されるライトドライバ５０♯を備える点が異なる。

具体的には、ＭＲＡＭデバイス１ｅでは、メモリセルアレイ１０内の全ビット線は、複数本ずつのビット線グループ２１０に分割される。図３２の構成例では、各ビット線グループ２１０は、２本のビット線（図３２ではビット線ＢＬｊ−１およびＢＬｊ）により構成される。

ビット線ＢＬの一端側は、ビット線グループ２１０ごとに設けられたライトドライバ５０♯と接続される。すなわち、ライトドライバ５０♯は、同一のビット線グループ２１０に属する複数のビット線により共有される。

ライトドライバ５０♯は、ライトドライバ５０と同様の構成を有し、トランジスタスイッチ５１♯および５２♯を含む。たとえば、トランジスタスイッチ５１♯はｐＭＯＳトランジスタで構成され、トランジスタスイッチ５２♯は、ｎＭＯＳトランジスタで構成される。

トランジスタスイッチ５１♯のゲートには制御信号ＷＤＰ♯が入力され、トランジスタスイッチ５２のゲートには制御信号ＷＤＮ♯が入力される。制御信号ＷＤＰ♯，ＷＤＮ♯は、各ビット線グループ２１０ごとに独立に生成される。図３２には、第ｋ番目（ｋ：自然数）のビット線グループに対応する制御信号ＷＤＰ♯ｋ，ＷＤＮ♯ｋが例示される。

ビット線ＢＬの他端側は、各ビット線ＢＬに対応して設けられるライトドライバ５０と接続される。ライトドライバ５０の構成および動作は、図１で説明したのと同様であるので詳細な説明は繰返さない。

なお、図２９に示したＭＲＡＭデバイス１ｄと同様に、各ディジット線ＤＬについて電源電圧Ｖｃｃへの充電構成は特に限定されないので、最も簡素な構成例として、各ディジット線ＤＬがスイッチ素子を介さずに電源電圧Ｖｃｃと直接接続される構成を示した。

各ディジット線ＤＬの一端側は、実施の形態２と同様に、行デコーダ２０により行選択結果によってオン・オフするトランジスタスイッチ２５を介して接地電圧Ｖｓｓと接続されている。一方、各ディジット線ＤＬの他端側は、充電期間の制御を考慮することなく、常時電源電圧Ｖｃｃと接続される。

図３３は、この発明の実施の形態４の変形例に従うデータ書込電流供給構成を説明する概念図である。

図３３を参照して、ディジット線ＤＬｉの一端側は、スイッチ素子Ｓ１を介して接地電圧Ｖｓｓと接続されており、スイッチ素子Ｓ１のターンオンに応答して、選択ディジット線ＤＬｉにデータ書込電流Ｉｐを流すことができる。

同一のビット線グループ２１０に属するビット線ＢＬｊおよびＢＬｊ−１の一端側は、ノード２２０で接続される。ノード２２０は、スイッチ素子Ｓ３ａを介して電源電圧Ｖｃｃと接続され、かつ、スイッチ素子Ｓ３ｂを介して接地電圧Ｖｓｓと接続される。スイッチ素子Ｓ３ａおよびＳ３ｂは、ライトドライバ５０♯を構成するトランジスタスイッチ５１♯および５２♯（図３２）にそれぞれ相当する。

一方、ビット線ＢＬｊ−１およびＢＬｊの他端側は、各ビット線ＢＬに対応して設けられたスイッチ素子Ｓ３ａおよびスイッチ素子Ｓ３ｂをそれぞれ介して、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓと接続される。

図３４は、実施の形態４の変形例に従うＭＲＡＭデバイスでの書込動作を説明する図である。

実施の形態４の変形例に従うＭＲＡＭデバイスにおいても、実施の形態４に従うＭＲＡＭデバイスと同様に、データ書込電流供給の準備のための充電期間と、データ電流供給期間とを特に区別することなく、両者は同時に実行可能である。

対応のビット線が全て非選択のビット線グループにおいて、スイッチ素子Ｓ３ａ，Ｓ３ｂは両方ともオフされる。同様に、非選択のビット線では、スイッチ素子Ｓ４ａ，Ｓ４ｂは両方ともオフされる。また、非選択のディジット線に対応するスイッチ素子Ｓ１もオフされる。

これに対して、選択ビット線を含むビット線グループに対応するスイッチ素子Ｓ４ａ，Ｓ４ｂは、書込データに応じて一方がオンされ、他方がオフされる。さらに、選択ビット線に対応するスイッチ素子Ｓ３ａ，Ｓ３ｂは、選択ビット線の他端側がノード２２０の設定電圧と相補的に電源電圧Ｖｃｃまたは接地電圧Ｖｓｓと選択的に接続されるように、書込データに応じて一方がオンされ他方がオフされる。

具体的には、書込データＤｉｎ＝Ｌレベル（Ｗｒｉｔｅ０）のときには、選択ディジット線ＤＬｉ上にデータ書込電流Ｉｐを流すためにスイッチ素子Ｓ１がターンオンされるとともに、スイッチ素子Ｓ４ａ，Ｓ３ｂがオンされる一方で、スイッチ素子Ｓ４ｂ，Ｓ３ａがオフされる。

これにより、ノード２２０はスイッチ素子Ｓ３ｂによって接地電圧Ｖｓｓに設定される。一方、選択ビット線の他端はスイッチ素子Ｓ４ａによって電源電圧Ｖｃｃと接続される。これにより、選択ビット線上にデータ書込電流Ｉｗ（０）が流されて、選択メモリセルへデータ“０”が書込まれる。

これに対して、書込データＤｉｎ＝Ｈレベル（Ｗｒｉｔｅ１）のときには、選択ディジット線ＤＬｉ上にデータ書込電流Ｉｐを流すためにスイッチ素子Ｓ１がターンオンされるとともに、スイッチ素子Ｓ４ｂ，Ｓ３ａがオンされる一方で、スイッチ素子Ｓ４ａ，Ｓ３ｂがオフされる。

これにより、ノード２２０はスイッチ素子Ｓ３ａによって電源電圧Ｖｃｃに設定される。一方、選択ビット線の他端はスイッチ素子Ｓ４ｂによって接地電圧Ｖｓｓと接続される。これにより、選択ビット線上にデータ書込電流Ｉｗ（１）が流されて、選択メモリセルへデータ“１”が書込まれる。

このような構成とすることにより、ライトデータバスの配置によってデータ書込電流経路を長大化することなくデータ書込電流の確保を容易とした上で、各ビット線ＢＬの両端にライトドライバ５０を配置する構成と比較して、ライトドライバ５０の配置個数を削減できるので回路面積を縮小できる。

なお、図３２〜図３４では、各ビット線グループ２１０が２本のビット線を含む構成を例示したが、各ビット線グループは、任意の複数本のビット線によって構成することができる。

［実施の形態５］
図３５は、実施の形態５に従うＭＲＡＭデバイス１ｆの全体構成を示す概略ブロック図である。

図３５を参照して、実施の形態５に従うＭＲＡＭデバイス１ｆは、実施の形態１に従うＭＲＡＭデバイス１ａの構成に加えて、各ディジット線ＤＬに対して設けられた定電流源１３０と、書込バッファ７０に代えて設けられたデータ書込回路１００とをさらに備える点で異なる。データ書込回路１００の構成は、図２９に示したのと同様であるが、定電流源１１０および１２０は、必要なデータ書込電流Ｉｗ（０）およびＩｗ（１）の一部である定電流Ｉｗ０♯Ｉｗ１♯をそれぞれ供給する。

また定電流源１３０は、対応のトランジスタスイッチ２５のターンオン時に、対応のディジット線ＤＬへ定電流Ｉｐ♯を流すことができる。定電流Ｉｐ♯は、必要なデータ書込電流Ｉｐの一部に相当する。

図３６は、この発明の実施の形態５に従うデータ書込電流供給構成を説明する概念図である。

図３６を参照して、実施の形態５に従うデータ書込電流供給構成では、図４に示した実施の形態１に従うデータ書込電流供給構成と比較して、データ書込電流Ｉｐの供給経路、すなわちスイッチ素子Ｓ１（トランジスタスイッチ２５）および接地電圧Ｖｓｓの間に定電流源１３０が配置される点と、書込ノード７５に相当するライトデータバスＷＤＢに対しては、図３０に示した構成と同様に、定電流源１１０および１２０が書込データＤｉｎに応じて選択的に接続される点とで異なる。その他の部分については、図４に示した実施の形態１に従うデータ書込電流供給構成であるので、詳細な説明は繰り返さない。

図３７は、実施の形態５に従うＭＲＡＭデバイスの動作を説明する図である。

図３７に示されるクロックサイクル１〜９では、図６に示したクロックサイクル１〜９と同様の動作が実行される。このため、スイッチ素子Ｓ１，Ｓ４ａ，Ｓ４ｂの動作は、図６に示したのと同様である。また、スタンバイ動作（Ｓｔｂｙ）およびデータ読出動作（Ｒｅａｄ）時すなわちクロックサイクル１〜３および９において、選択行および非選択行ともスイッチ素子Ｓ２はオンされる。

クロックサイクル４〜８は単一のデータ書込動作を構成する。単一のデータ書込動作では、データ“０”（Ｄｉｎ＝Ｌレベル）を書込む“Ｗｒｉｔｅ０”およびデータ“１”（Ｄｉｎ＝Ｈレベル）を書込む“Ｗｒｉｔｅ１”のいずれかが実行される。図３７に示す例では、クロックサイクル４〜８により“Ｗｒｉｔｅ０”が実行されるものとする。

一方、データ書込動作中（クロックサイクル４〜８）においては、非選択行のスイッチ素子Ｓ２がオフを維持される一方で、選択行のスイッチ素子Ｓ２は、選択ビット線を書込データに応じたデータ電圧に再充電するクロックサイクル６を除いてオンされる。

さらに、データ書込回路１００内のスイッチ素子ＳａおよびＳｂは、データ書込動作時以外にはターンオフされる一方で、データ書込動作時（クロックサイクル４〜８）には、書込データＤｉｎに応じて選択された一方が、スイッチ素子Ｓ１と対を成すようにオンする。すなわち、データ“０”の書込動作（Ｗｒｉｔｅ“０”）においては、クロックサイクル４〜８を通じてスイッチ素子Ｓａがオフされる一方で、スイッチ素子Ｓｂは、クロックサイクル５および８にオンされる。図示しないが、データ“１”の書込動作（Ｗｒｉｔｅ“１”）においては、クロックサイクル４〜８を通じてスイッチ素子Ｓｂがオフされる一方で、スイッチ素子Ｓａは、クロックサイクル５および８にオンされる。

さらに、スイッチ素子Ｓ３は、定電流源１１０，１２０を選択ビット線ＢＬｊと接続するために、データ書込動作時（クロックサイクル４〜８）には、オン状態に維持される。

これにより、たとえばクロックサイクル４においては、実施の形態１と同様にディジット線容量６０ならびにビット線容量６５およびライトデータバス容量６６の充電が行なわれ、クロックサイクル５においては、ディジット線容量６０の放電電流および定電流源１３０による定電流Ｉｐ♯によって、選択ディジット線ＤＬｉにデータ書込電流Ｉｐが流される。同様に、選択ビット線ＢＬｊには、ビット線容量６５およびライトデータバス容量６６からの充放電電流および定電流源１２０による定電流Ｉｗ０♯によって、データ書込電流Ｉｗ（０）が供給される。これにより、データ“０”が選択メモリセルへ書込まれる。

クロックサイクル６では、図６に示したクロックサイクル６と同様に、選択ビット線が書込データに応じたデータ電圧（接地電圧Ｖｓｓ）に再び充電される。

続くクロックサイクル７では、選択行のスイッチ素子Ｓ２がターンオンされて、選択ディジット線のディジット線容量が電源電圧Ｖｃｃに再び充電されるが、スイッチ素子Ｓ１がオフされているので、データ書込電流Ｉｐは流れない。また、スイッチ素子Ｓ４ａ，Ｓ４ｂがオフされるため、選択ビット線ＢＬｊの状態は、クロックサイクル６の終了時と同様に維持される。

クロックサイクル８では、図６に示したクロックサイクル９と同様に、スイッチ素子Ｓ１，Ｓ４ａがターンオンされるので、選択ディジット線上をデータ書込電流Ｉｐが流れるが、選択ビット線ＢＬｊはその両端がそれぞれ電源電圧Ｖｃｃと接続されることになるので、選択ビット線ＢＬｊ上にデータ書込電流は流れない。

このようにして、クロックサイクル４〜８で構成される単一のデータ書込動作によって、クロックサイクル５でのデータ書込電流供給により、データ“０”（Ｄｉｎ＝Ｌレベル）のデータ書込が実行される。

クロックサイクル９においては、クロックサイクル１，３，８と同様のスタンバイ動作（Ｓｔｂｙ）が実行される。

なお、“Ｗｒｉｔｅ１”のデータ書込動作は、クロックサイクル４および６での書込ノード７５の電圧設定を、Ｄｉｎ＝Ｈレベルに対応したデータ電圧（電源電圧Ｖｃｃ）に変更した上で、スイッチ素子Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂを“Ｗｒｉｔｅ０”と同様にスイッチングさせるとともに、クロックサイクル５および８におけるスイッチ素子ＳａおよびＳｂのオン・オフを入れ替えることにより実行される。これにより、“Ｗｒｉｔｅ１”では、クロックサイクル５では選択ビット線ＢＬｊにデータ書込電流が発生しない一方で、クロックサイクル８では選択ビット線ＢＬｊにデータ書込電流Ｉｗ（１）が流れることにより、選択メモリセルへデータ“１”が書込まれる。

このように実施の形態５に従うＭＲＡＭデバイスでは、実施の形態１で説明した、ディジット線ＤＬおよびビット線ＢＬへの充電電荷による放電電流と、定電流源１１０，１２０，１３０による定電流との和によって、データ書込電流ＩｐおよびＩｗ（０），Ｉｗ（１）が供給される。

したがって、定電流源源１１０，１２０，１３０によって供給される定電流Ｉｗ１♯，Ｉｗ０♯，Ｉｐ♯は、ディジット線容量６０やビット線容量６５と、その充電電圧（電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの電圧差に相当）との積、すなわち充電電荷によって供給可能な電流と、必要なデータ書込電流の電流量および印加時間の積との関係を考慮して、その不足分を補う範囲で設計すればよい。

このような構成とすることにより、ディジット線容量６０やビット線容量６５に対して付加容量を設けて回路面積の増大を招くことなく、容易にデータ書込電流を確保することが可能となる。特に、データ書込電流の供給が容易化されることから、電源電圧Ｖｃｃの低電圧化が可能となる。また、充電電荷の放電によりデータ書込電流の一部を供給することにより、定電流源源１１０，１２０，１３０を構成するトランジスタのサイズを縮小できるので、回路面積を縮小することも可能である。

なお、実施の形態５に従うＭＲＡＭデバイス１ｅにおいては、実施の形態１に従うＭＲＡＭデバイス１ａの構成に、定電流源１１０，１２０，１３０を追加配置した構成を示した。同様に、実施の形態１の変形例や、実施の形態２およびそれらの変形例に対しても、定電流源を追加配置して、充電電荷の放電と定電流源から供給される定電流との和によってデータ書込電流を供給する構成とすることが可能である。

たとえば、図３８には、実施の形態３に従うＭＲＡＭデバイスにおいて、ライトデータバスＷＤＢおよび／ＷＤＢのそれぞれに対して、データ書込電流供給を補助するための定電流源が配置された構成が示される。

図３８を参照して、データバスＷＤＢに対しては、図３６と同様に、データ書込回路１００が設けられる。すなわち、データバスＷＤＢは、スイッチ素子ＳａおよびＳｂを介して、定電流源１１０および１２０と接続される。同様に、データバス／ＷＤＢに対しては、データ書込回路１００♯が設けられる。データ書込回路１００♯は、定電流源１１０♯および１２０♯と、スイッチ素子ＳｃおよびＳｄとを含む。これにより、データバス／ＷＤＢは、スイッチ素子ＳｃおよびＳｄを介して，定電流源１１０♯および１２０♯と接続される。スイッチ素子Ｓｃのオン・オフは、スイッチ素子Ｓａと同様に、書込データＤｉｎに応じて制御され、スイッチ素子Ｓｄのオン・オフは、スイッチ素子Ｓｂと同様に、反転された書込データ／Ｄｉｎに応じて制御される。

このような構成においては、図３９に示すように、スイッチ素子Ｓ１、Ｓ３，Ｓ４のオン・オフについては、実施の形態３（図２８）と同様に設定し、スイッチ素子Ｓ２については、図３７と同様に、データ書込動作において選択行でオンし、非選択行でオフするように設定すればよい。さらに、定電流源１１０，１２０，１１０♯，１２０♯に対応して設けられるスイッチ素子Ｓａ〜Ｓｄについては、各データ書込動作期間内において、スイッチ素子Ｓ３，Ｓ４と同時に、書込データＤｉｎに応じて選択的にオンするように制御する。

このような構成とすることにより、ディジット線容量６０やビット線容量６５に対して付加容量を設けて回路面積の増大を招くことがなく、かつ、定電流源１１０，１１０♯，１２０，１２０♯，１３０によって供給する定電流を抑制できる。したがって、実施の形態５に従うＭＲＡＭデバイスと同様の効果を供給することが可能である。

なお、以上の実施の形態では、データ書込系およびデータ読出系の両方に、共通の電源電圧Ｖｃｃを用いたが、データ読出およびデータ書込で異なる電源電圧を用いることも可能である。また、電源電圧Ｖｃｃについては、外部電源（たとえばバッテリ）から直接供給する構成とする他に、ＭＲＡＭ内部において、降圧回路（たとえば、差動増幅器を用いた一般的な構成のＶＤＣ：Voltage Down Converter）や昇圧回路（たとえば、一般的な構成のチャージポンプ回路）によって、データ読出／データ書込の電源電圧を生成する構成としてもよい。

特に、チャージポンプ回路を採用すれば、一度に電源端子から大きな電流を供給することが困難なＩＣカード用途等において、データ書込動作以外の期間を利用してデータ書込電流発生用の電源電圧を内部で生成できるため、データ書込電流の確保が容易となる。

また、「書込電流線」として設けられるディジット線ＤＬおよびビット線ＢＬに流れるデータ書込電流は、選択メモリセルへのデータ書込を実行するために必要な電流下限値と、周辺の非選択メモリセルへ誤書込が行なわれないための電流上限値との範囲内に設定する必要がある。特に、データ書込電流のピーク値は、回路上の寄生抵抗や寄生容量によって増大するのでその制御が困難である。このため、ディジット線ＤＬおよびビット線ＢＬについて、非特許文献４に開示されるような、金属配線の周囲３方向を薄い強磁性体で覆った配線を適用することにより、非選択メモリセルへの漏れ磁界を軽減して、データ誤書込の発生を抑制できる。

以上説明した実施の形態１〜５およびそれらの変形例では、１ビットのデータ書込構成、すなわち１本の選択ビット線に書込データに応じたデータ書込電流が流される構成について説明したが、同様の構成について、複数ビットの並列なデータ書込構成にそれぞれ拡張することも可能である。

図４０は、図４に示した実施の形態１に従うデータ書込電流供給構成を複数ビット書込に拡張した場合の構成を示す概念図である。

図４０を参照して、実施の形態１に従うデータ書込電流供給構成では、並列に書込むビット数に対応させて書込ノード７５を複数個設けることにより、複数ビットの並列なデータ書込を実現できる。

たとえば、２本の選択ビット線ＢＬｊおよびＢＬｋにそれぞれ対応して独立の書込ノード７５を設けた上で、図４１に示すように、選択ビット線ＢＬｊおよびＢＬｋに対応するスイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂを同様のシーケンスで並列に動作させることにより、選択ビット線ＢＬｊおよびＢＬｋのそれぞれに対して、独立の書込データを並列に書込める。

図４２に示すように、図１４に示した実施の形態１の変形例２に従うデータ書込電流供給構成についても、並列に書込むビット数に対応させて書込ノード７５を複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。この場合にも、各書込ノードに対応する選択ビット線において、スイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂを同様のシーケンスで並列に動作させればよい。また、図示しないが、実施の形態１の変形例１ならびに実施の形態２およびその変形例に従うデータ書込電流供給構成についても、書込ノード７５を並列に書込むビット数に対応して複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。

図４３に示すように、図２７に示した実施の形態３に従うデータ書込電流供給構成については、書込ノードに相当するライトデータバスＷＤＢ，／ＷＤＢの組を、並列に書込むビット数に対応させて複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。この場合にも、各書込ノードに対応する選択ビット線において、スイッチ素子Ｓ３，Ｓ４を同様のシーケンスで並列に動作させればよい。

図４４に示すように、図３０に示した実施の形態４に従うデータ書込電流供給構成については、ライトデータバスＷＤＢおよびデータ書込回路１００の組を並列に書込むビット数に対応して複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。この場合にも、各書込ノードに対応する選択ビット線において、スイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂを同様のシーケンスで並列に動作させればよい。

図４５に示すように、図３３に示した実施の形態４の変形例に従うデータ書込電流供給構成については、並列に書込むビット数に対応した複数のビット線グループ２１０において、ライトドライバ５０および５０♯が選択ビット線をデータ電圧（ＶｃｃまたはＶｓｓ）と接続するように、スイッチ素子Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ，Ｓ４ｂのオン・オフ制御信号を生成すればよい。

さらに、図４６に示すように、図３６に示した実施の形態５に従うデータ書込電流供給構成についても、ライトデータバスＷＤＢおよびデータ書込回路１００の組を、並列に書込むビット数に対応させて複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。この場合にも、各書込ノードに対応する選択ビット線において、スイッチ素子Ｓ３，Ｓ４ａ，Ｓ４ｂ，Ｓａ，Ｓｂを同様のシーケンスで並列に動作させればよい。

また、図４７に示すように、図３８に示した実施の形態５に従うデータ書込電流供給構成についても、ライトデータバスＷＤＢおよびデータ書込回路１００の組ならびにライトデータバス／ＷＤＢおよびデータ書込回路１００♯の組を、並列に書込むビット数に対応させて複数個設けることにより、同様に複数ビットの並列なデータ書込を実現できる。この場合にも、各書込ノードに対応する選択ビット線において、スイッチ素子Ｓ３，Ｓ４、Ｓａ〜Ｓｄを同様のシーケンスで並列に動作させればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 ＭＴＪメモリセルの構成およびデータ記憶原理を説明する概念図である。 ＭＴＪメモリセルのデータ書込電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。 この発明の実施の形態１に従うデータ書込電流供給構成を説明する概念図である。 図４に示された付加容量の好ましい配置を説明する図である。 実施の形態１に従うＭＲＡＭデバイスの動作を説明する図である。 データ書込電流供給に関連するディジット線の充放電動作をモデル化した第１の電気回路図である。 ディジット線の充放電電流波形を示す概念図である。 データ書込電流供給に関連するディジット線の充放電動作をモデル化した第２の電気回路図である。 データ書込電流供給に関連するディジット線の充放電動作をモデル化した第３の電気回路図である。 データ書込電流供給に関連するビット線の充放電動作をモデル化した第１の電気回路図である。 データ書込電流供給に関連するビット線の充放電動作をモデル化した第２の電気回路図である。 実施の形態１の変形例１に従うＭＲＡＭデバイスの動作を説明する図である。 この発明の実施の形態１の変形例２に従うデータ書込電流供給構成を説明する概念図である。 実施の形態１の変形例２に従うＭＲＡＭデバイスの動作を説明する図である。 本発明の実施の形態２に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態２に従うデータ書込電流供給構成を説明する概念図である。 実施の形態２に従うＭＲＡＭデバイスの動作を説明する図である。 実施の形態２の変形例１に従うＭＲＡＭデバイスの動作を説明する図である。 この発明の実施の形態２の変形例２に従うデータ書込電流供給構成を説明する概念図である。 実施の形態２の変形例２に従うＭＲＡＭデバイスの動作を説明する図である。 実施の形態２ならびにその変形例１および２に適用可能なメインディジット線の分割配置を説明する概念図である。 この発明の実施の形態２の変形例３に従うデータ書込電流供給構成を説明する概念図である。 実施の形態２の変形例３に従うＭＲＡＭデバイスの動作を説明する図である。 実施の形態２の変形例３に適用可能なメインディジット線の分割配置を説明する概念図である。 本発明の実施の形態３に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態３に従うデータ書込電流供給構成を説明する概念図である。 実施の形態３に従うＭＲＡＭデバイスの動作を説明する図である。 本発明の実施の形態４に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態４に従うデータ書込電流供給構成を説明する概念図である。 実施の形態４に従うＭＲＡＭデバイスでの書込動作を説明する図である。 本発明の実施の形態４の変形例に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態４の変形例に従うデータ書込電流供給構成を説明する概念図である。 実施の形態４の変形例に従うＭＲＡＭデバイスでの書込動作を説明する図である。 本発明の実施の形態５に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。 この発明の実施の形態５に従うデータ書込電流供給構成を説明する概念図である。 実施の形態５に従うＭＲＡＭデバイスの動作を説明する図である。 この発明の実施の形態５に従う他のデータ書込電流供給構成を説明する概念図である。 図３５に示したＭＲＡＭデバイスの動作を説明する図である。 複数ビット書込に拡張された実施の形態１に従うデータ書込電流供給構成を説明する概念図である。 図４０に示されたＭＲＡＭデバイスの動作を説明する図である。 複数ビット書込に拡張された実施の形態１の変形例２に従うデータ書込電流供給構成を説明する概念図である。 複数ビット書込に拡張されたこの発明の実施の形態３に従うデータ書込電流供給構成を説明する概念図である。 複数ビット書込に拡張されたこの発明の実施の形態４に従うデータ書込電流供給構成を説明する概念図である。 複数ビット書込に拡張されたこの発明の実施の形態４の変形例に従うデータ書込電流供給構成を説明する概念図である。 複数ビット書込に拡張されたこの発明の実施の形態５に従うデータ書込電流供給構成を説明する概念図である。 複数ビット書込に拡張された発明の実施の形態５に従う他のデータ書込電流供給構成を説明する概念図である。

符号の説明

１ａ，１ｂ，１ｃ，１ｄ，１ｅ ＭＲＡＭデバイス、１０ メモリセルアレイ、１５，２５，５１，５２ トランジスタスイッチ、２０ 行デコーダ、３０ 列デコーダ、５０，５０♯ ライトドライバ、５５，５５ｒ，５６ コラム選択スイッチ、６０ ディジット線容量、６１ メインディジット線容量、６２ａ，６３ａ，６７ａ，６８ａ，６９ａ 寄生容量、６２ｂ，６３ｂ，６７ｂ，６８ｂ，６９ｂ 付加容量、６５ ビット線容量、６６、６６♯ ライトデータバス容量、７０，７０♯ 書込バッファ、７１，７１♯ データ端子、７５，７６ 書込ノード、８０ データ読出アンプ、１００，１００♯ データ書込回路、１１０，１１０♯，１２０，１２０♯，１３０ 定電流源、１１２，１２２ スイッチ素子、ＢＬ ビット線、ＢＬｊ 選択ビット線、ＢＬＫ１〜ＢＬＫ４ ブロック、ＣＳＬ コラム選択線、ＤＢ データバス、ＤＢｒ 参照データバス、Ｄｉｎ 書込データ、／Ｄｉｎ 反転データ、ＤＬ ディジット線、ＤＬｉ 選択ディジット線、ＤＭＣ ダミーメモリセル、Ｄｏｕｔ 読出データ、Ｉｐ，Ｉｗ（０），Ｉｗ（１） データ書込電流、Ｉｐ♯，Ｉｗ０♯，Ｉｗ１♯ 定電流、ＭＣ メモリセル、ＭＤＬ，ＭＤＬ１〜ＭＤＬ４ メインディジット線、Ｒ０ 充電抵抗、Ｒｃ 充電調整抵抗、Ｒｐ 放電抵抗、ＲＷＬ リードワード線、Ｓ１〜Ｓ３，Ｓ４ａ，Ｓ４ｂ，Ｓａ〜Ｓｄ スイッチ素子、ＳＬ ソース線、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｓｓ 所定電圧（接地電圧）、ＷＤＢ，／ＷＤＢ ライトデータバス、φ（ＤＬ） 電圧信号（メインディジット線）。

Claims (4)

1. 第１のデータ書込電流を選択的に流すための複数の第１の書込電流線と、
   前記第１のデータ書込電流によって生じる磁界の印加によりデータが書き込まれる複数の磁気メモリセルと、
   各前記第１の書込電流線の一端に対応して設けられた第１のスイッチ素子と、
   各前記第１の書込電流線の他端に対応して設けられた第２のスイッチ素子とを備え、
   前記第１のスイッチ素子は、第１の電圧に充電された状態である対応の前記第１の書込電流線を、前記第１の電圧とは異なる第２の電圧と接続することによって前記第１のデータ書込電流を生じさせ、
   前記第２のスイッチ素子は、前記第１のスイッチ素子の非導通期間の少なくとも一部において導通して前記対応の第１の書込電流線および前記第１の電圧を電気的に接続し、かつ、前記第１のスイッチ素子の導通期間において非導通とされて前記対応の第１の書込電流線を前記第１の電圧から電気的に切り離す、薄膜磁性体記憶装置。
2. 前記第２のスイッチ素子の導通期間において、対応の前記第１の書込電流線とおよび前記第１の電圧の間に電気的に接続されるように配置された充電調整抵抗をさらに備える、請求項１記載の薄膜磁性体記憶装置。
3. 前記薄膜磁性体記憶装置は、基準クロック信号を受けて、前記基準クロック信号に応答してクロックサイクル毎に動作を実行するように構成され、
   前記第１および前記第２のスイッチ素子の導通および非導通は、前記クロックサイクル毎に制御される、請求項１または２記載の薄膜磁性体記憶装置。
4. 書込データに応じた方向に第２のデータ書込電流を選択的に流すための複数の第２の書込電流線と、
   書込データに応じて、複数のデータ電圧のうちの１つに設定される書込ノードと、
   各前記第２の書込電流線の一端に対応して設けられ、前記一端および前記書込ノードの間を電気的に接続するための第３のスイッチ素子と、
   各前記第２の書込電流線の他端を前記複数のデータ電圧とそれぞれ電気的に接続するための複数の第４のスイッチ素子とをさらに備え、
   前記第１のデータ書込電流は、前記書込データによらず、選択された前記第１の書込電流線上を所定方向に流され、
   各前記磁気メモリセルは、前記第１のデータ書込電流および前記第２のデータ書込電流によってそれぞれ生じる磁界の組み合わせによって前記書込データを書き込まれ、
   前記第３のスイッチ素子は、当該第３のスイッチ素子の導通によって対応の前記第２の書込電流線が前記書込ノードの電圧に充電された後に非導通とされ、
   前記第２のデータ書込電流は、前記複数の第４のスイッチ素子のうちの、前記書込ノードの電圧とは異なるデータ電圧に対応する１つが、前記第３のスイッチ素子の非導通後に導通することによって生じ、
   前記薄膜磁性体記憶装置は、基準クロック信号を受けて、前記基準クロック信号に応答してクロックサイクル毎に動作を実行するように構成され、
   前記クロックサイクルは、読出動作を実行するためのリードサイクルと、書込動作を実行するためのライトサイクルと、前記読出動作または前記書込動作に先立って実行されるスタンバイサイクルとを含み、
   前記第２のスイッチ素子は、前記スタンバイサイクルにおいて導通するように制御される、請求項１記載の薄膜磁性体記憶装置。

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