DE10256977A1

DE10256977A1 - Magnetische Speichervorrichtung

Info

Publication number: DE10256977A1
Application number: DE10256977A
Authority: DE
Inventors: Tatsuya Kunikiyo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-03
Filing date: 2002-12-05
Publication date: 2003-10-30
Also published as: JP2003297069A; US6914806B2; US20030223283A1; CN1329917C; KR100511017B1; KR20030079663A; CN1448943A; TW594728B; JP4047615B2

Abstract

Ein MRAM wird bereitgestellt, das in der Lage ist, mit einem beliebigen Zeitablauf Informationen aus Speicherzellen an verschiedenen Adressen zu lesen, die mit derselben Bitleitung verbunden sind. Insbesondere beinhaltet eine Speicherzelle an einer Adresse (AD00) in Reihe geschaltete MOS-Transistoren (Q1, Q2) und ein magnetoresistives Tunnelelement (MR00), die zwischen Bitleitungen (BL0a, BL0b) angeordnet sind. Die Gateelektroden der MOS-Transistoren (Q1, Q2) sind jeweils mit Wortleitungen (WL0a, WL0b) verbunden. Speicherleitungen (ML0, ML1) sind gemeinsam mit einer Referenzspannungsquelle (VR1) über n-Kanal-MOS-Transistoren (Q3, Q31) verbunden, und sie sind jeweils mit Spannungsquellen mit Schalter (S1, S2) verbunden. Die Bitleitungen (BL0a, BL0b, BL1a, BL1b) sind jeweils mit den Eingängen von Puffern mit Schalter (B1 bis B4) verbunden, und ihre Ausgänge werden dem jeweiligen Leseverstärker zugeführt.

Description

Die vorliegende Erfindung bezieht sich auf magnetische Speichervorrichtungen und insbesondere auf magnetische Speichervorrichtungen, die nichtflüchtige Speicherfelder aufweisen, die magnetoresistive Tunnelelemente als einzelne Speicherzellen verwenden.
Ein Aufbau, in dem ein isolierendes Material zwischen zwei ferromagnetischen Materialien eingebettet ist, wird "magnetischer Tunnelübergang (MTJ = magnetic tunnel junction) genannt.
Fig. 39 ist eine schematische Darstellung eines MTJ. Wie in Fig. 39 dargestellt, ist zwischen den ferromagnetischen Schichten FM1 und FM2 eine Isolierschicht TB vorgesehen. Der Aufbau erfolgt so, dass den ferromagnetischen Schichten FM1 und FM2 jeweils über die Anschlüsse T1 und T2 eine Anschlussspannung zugeführt wird. Der Widerstandswert zwischen den Anschlüssen T1 und T2 wird als "Widerstandswert des magnetischen Tunnelwiderstandselements" bezeichnet.
Wenn der Tunnelstrom durch die Isolierschicht TB in diesem Aufbau gemessen wird, kann die Erscheinung beobachtet werden, dass für verschiedene Magnetisierungsrichtungen der zwei ferromagnetischen Schichten die Stromwerte verschieden sind, da nämlich die Widerstandswerte der magnetischen Tunnelwiderstandselemente verschieden sind. Diese Erscheinung wird "magnetoresistiver Tunneleffekt" genannt. Anstelle der Isolierschicht TB kann auch eine nichtmagnetische Schicht verwendet werden.
Mit Bezug auf Fig. 40, 41 wird das Prinzip des magnetoresistiven Tunneleffekts beschrieben. Fig. 40 zeigt einen Zustand, in dem die Richtungen des Magnetisierungsvektors der ferromagnetischen Schichten FM1 und FM2 einander entsprechen (d. h. paralleler Zustand). In diesem Zustand ist der Widerstandswert zwischen den Anschlüssen T1 und T2 minimal.
Fig. 41 zeigt einen Zustand, in dem der Unterschied der Richtung der Magnetisierungsvektoren zwischen den ferromagnetischen Schichten FM1 und FM2 180° beträgt (d. h. antiparalleler Zustand). In diesem Zustand ist der Widerstandswert zwischen den Anschlüssen T1 und T2 maximal.
Daher speichert ein MRAM (magnetic random access memory = magnetischer Direktzugriffsspeicher) Daten unter Verwendung des im folgenden beschriebenen Aufbaus, bei dem die Richtung des Magnetisierungsvektors einer der ferromagnetischen Schichten FM1 und FM2 festgelegt ist, wohingegen die Richtung des Magnetisierungsvektors der anderen Schicht beliebig in dieselbe oder in die entgegengesetzte Richtung geändert werden kann, so dass die Magnetisierungsrichtungen der zwei ferromagnetischen Schichten dem "Bit 0" oder dem "Bit 1 entsprechen.
Insbesondere kann Information dadurch gespeichert werden, dass eine Kombination der Magnetisierungsrichtungen der zwei ferromagnetischen Schichten, die einen hohen Widerstandswert bewirkt, als "Bit 1" verwendet wird und eine Kombination, die einen niedrigen Widerstandswert bewirkt, als "Bit 0" (oder umgekehrt).
Fig. 42 zeigt einen grundlegenden Aufbau eines magnetischen Spinventiltunnelübergangselements, das den magnetoresistiven Tunneleffekt verwendet. Wie in Fig. 42 dargestellt, ist eine Isolierschicht TB (auch eine beliebige nichtmagnetische Schicht ist verwendbar) zwischen den ferromagnetischen Schichten FM1 und FM2 vorgesehen. Eine antiferromagnetische Schicht AFM ist unterhalb der ferromagnetischen Schicht FM2 vorgesehen.
Die ferromagnetische Schicht FM2 ist aus CoFe mit einer großen Koerzitivkraft ausgebildet, die ferromagnetische Schicht FM1 ist aus Permalloy mit einer relativ kleinen Koerzitivkraft ausgebildet, und die antiferromagnetische Schicht AFM ist aus IrMn ausgebildet. Mit diesem Aufbau kann die antiferromagnetische Schicht AFM die Magnetisierungsrichtung der ferromagnetischen Schicht FM2 fixieren. Die Magnetisierungsrichtung ist wegen der großen Koerzitivkraft der ferromagnetischen Schicht FM2 weniger empfindlich gegenüber einer Umkehr durch ein externes Magnetfeld. Die ferromagnetische Schicht FM1 andererseits unterliegt dem Wechsel der Magnetisierungsrichtung durch das externe Magnetfeld. Dadurch ermöglicht die Änderung der Magnetisierungsrichtung der ferromagnetischen Schicht FM1 durch ein externes Magnetfeld eine Änderung des Widerstandswerts des magnetoresistiven Tunnelelements.
Da MRAM-Technologie allgemein verwendbare Eigenschaften aufweist und kostengünstig ist, wurde erwägt, sie anstelle von Speichertechnologien wie z. B. Flash-Speicher, SRAM (statisches RAM), DRAM (dynamisches RAM) usw. zu verwenden.
In einem MRAM kann die in einem magnetoresistiven Tunnelelement, das eine Speicherzelle aufbaut, gespeicherte Information gelesen werden, indem ein vorbestimmter Strom durch die Zelle geleitet wird und die Spannungen an beiden Enden des magnetoresistiven Tunnelelements erfasst werden. Da eine höhere magnetoresistive Tunnelrate (TMRR) das Erfassen erleichtert, ist ein ferromagnetisches Material mit einer hohen Spinpolarisierbarkeit (die die Tunnelwahrscheinlichkeit beeinflusst) vorteilhaft für das MRAM.
In das magnetoresistive Tunnelelement des MRAM kann eine Information durch Festlegen der Magnetisierungsvektorrichtung einer der zwei ferromagnetischen Schichten durch Verwendung eines Magnetfelds geschrieben werden, das auftritt, wenn ein vorbestimmter Strom durch Verdrahtungen (Wortleitungen und Bitleitungen) geführt wird.
Als Beispiele für ein MRAM wird mit Bezug auf Fig. 43 bis 46 der Aufbau und Betrieb der in USP 5,793,697 und USP 5,640,343 offenbarte Aufbau und Betrieb von MRAMs beschrieben.
Fig. 43 ist eine perspektivische Ansicht von MRAM-Zellenfeldern und -Zellen. Wie in Fig. 43 dargestellt, sind Bitleitungen 4, 5 und 6 parallel bereitgestellt, so dass sie die ebenfalls parallel bereitgestellten Wortleitungen 1, 2 und 3 kreuzen.
An jedem Kreuzungspunkt ist zwischen der Wortleitung und der Bitleitung eingebettet eine MRAM-Zelle 9 (im folgenden gelegentlich einfach als "Zelle" bezeichnet) ausgebildet. Wie in Fig. 43 in vergrößertem Maßstab dargestellt, hat die MRAM-Zelle 9 einen Aufbau, bei dem ein magnetisches Tunnelübergangselement 8 oben auf eine pn-Übergangsdiode 7 gestapelt ist, die auf der Wortleitung vorgesehen ist.
Fig. 44 ist eine schematische Darstellung eines Schnitts durch den Aufbau der MRAM-Zelle 9. Insbesondere ist als Beispiel die auf der Wortleitung 3 ausgebildete MRAM-Zelle 9 dargestellt, in der die Wortleitung 3 auf einem Siliziumsubstrat 80 bereitgestellt ist und eine n⁺-Siliziumschicht 10 und eine p⁺- Siliziumschicht 11 in dieser Reihenfolge auf der Wortleitung 3 gestapelt sind, wodurch eine pn-Übergangsdiode 7 erzielt wird. Die pn-Übergangsdiode 7 ist mit einer Siliziumoxidschicht 13 abgedeckt.
Auf der pn-Übergangsdiode 7 ist ein Wolframstift 12 ausgebildet, und die pn-Übergangsdiode 7 ist über den Wolframstift 12 elektrisch mit dem MTJ 8 verbunden. Die Siliziumoxidschicht 13 ist so ausgebildet, dass sie auch den Wolframstift 12 abdeckt. Die Oberflächen des Wolframstifts 12 und der Siliziumoxidschicht 13 werden durch CMP (chemical mechanical polishing = chemisch-mechanisches Polieren) eingeebnet.
Das MTJ 8 hat einen gestapelten Aufbau und beinhaltet von unten nach oben: eine Schablonenschicht 15 (10 nm dick) aus Platin (Pt), eine anfängliche ferromagnetische Schicht 16 (4 nm dick) aus Ni₈₁Fe₁₉-Permalloy, eine antimagnetische Schicht 18 (10 nm dick) aus Mn₅₄Fe₄₆, eine ferromagnetische Schicht (FMF-Schicht) 20 (8 nm dick), die aus CoFe oder Ni₈₁Fe₁₉-Permalloy zusammengesetzt ist und deren Magnetisierungsrichtung fest liegt, eine Tunnelbarrierenschicht 22 aus Al₂O₃, eine weiche ferromagnetische Schicht (FMF-Schicht) 24, die aus einer mehrlagigen Schicht aus 2 nm dicken CoFe und einem 20 nm dicken Ni₈₁Fe₁₉ ausgebildet ist, und eine Kontaktschicht 25 aus Pt.
Die Tunnelbarrierenschicht 22 wird hergestellt, indem A1 mit einer Dicke von 1 nm bis 2 nm abgeschieden wird und durch ein Plasmaoxidationsverfahren einer Oxidation mit einem Sauerstoffdruck von 100 mTorr und einer Leistungsdichte von 25 W/cm² für 60 bis 240 Sekunden durchgeführt wird.
Auch wenn das in Fig. 44 nicht dargestellt ist, wird tatsächlich ein einzelnes großes MTJ auf der gesamten Oberfläche der Siliziumoxidschicht 13 ausgebildet, die auf dem Substrat 80 liegt. Dieses große MTJ wird dann unter Verwendung einer Fotolackmaske durch Argonionenstrahlätzen in viele der in Fig. 44 dargestellten kleinen MTJs strukturiert. Die einzelnen MTJs 8 werden mit der Siliziumoxidschicht 26 abgedeckt. Die Kontaktschicht 25 weist eine Verbindung zu den Bitleitungen auf, auch wenn das in Fig. 44 nicht dargestellt ist.
Das MTJ 8 ändert wie oben beschrieben seinen magnetischen Tunnelwiderstand, wenn die Magnetisierungsrichtung der weichen ferromagnetischen Schicht 24 von einer zu der Magnetisierungsrichtung der ferromagnetischen Schicht 20 parallelen Richtung in eine antiparallele Richtung wechselt. Die Magnetisierungsrichtung der weichen ferromagnetischen Schicht 24 kann durch ein Magnetfeld geändert werden, das erzeugt wird, wenn Strom durch die Bitleitungen und Wortleitungen geführt wird.
Der magnetische Tunnelwiderstand des MTJ 8 hängt auch stark von der Dicke der Tunnelbarrierenschicht 22 ab, von ihrer Barrierenhöhe, und von den Eigenschaften der Schichtmaterialien, wie zum Beispiel der Rauhigkeit der unter dem Übergang liegenden Grenzfläche.
Die weiche ferromagnetische Schicht 24 ist so ausgebildet, dass sie eine sogenannte "Vorzugsachse" (= leicht zu magnetisierende Achse) aufweist, die eine Richtung liegt, in der die Magnetisierung leicht erzielt werden kann. Es gibt zwei mögliche Richtungen für die Magnetisierung entlang dieser Vorzugsachse, und die zwei Datenwerte "0" und "1" der Speicherzelle können jeweils äquivalent zu diesen zwei Richtungen gemacht werden. Die ferromagnetische Schicht 20 ist andererseits so ausgebildet, dass ihre Magnetisierungsrichtung dieselbe ist wie die Vorzugsachse der weichen ferromagnetischen Schicht 24, und dass ihre Richtung unabhängig von dem Betriebszustand des MRAM erhalten bleibt.
Diese Magnetisierungsrichtung wird "unidirektionale Anisotropierichtung" genannt. Die Vorzugsachse der weichen ferromagnetischen Schicht 24 wird durch eine Kombination der intrinsischen Anisotropie, der belastungsinduzierten Anisotropie und der Formanisotropie der MTJ 8 festgelegt.
Der Begriff "intrinsische Anisotropie" bezeichnet die Magnetisierungsanisotropie, die den physikalischen Eigenschaften eines ferromagnetischen Materials innewohnt. Der Begriff "belastungsinduzierte Anisotropie" bezeichnet die Magnetisierungsanisotropie, die entsteht, wenn ein ferromagnetisches Material belastet wird.
Wie in Fig. 43 dargestellt, hat das MTJ 8 von oben gesehen die Form eines Rechtecks mit der Länge L und der Breite W (wobei L größer ist als W), weil die Vorzugsrichtung der weichen ferromagnetischen Schicht 24 durch Verwendung der Formanisotropie der MTJ 8 festgelegt wird.
Im folgenden wird ein Verfahren beschrieben zum Einstellen der unidirektionalen Magnetisierungsrichtung der ferromagnetischen Schicht 20. Die anfängliche ferromagnetische Schicht 16, die durch Abscheiden auf der Schablonenschicht 15 abgeschieden ist, wächst mit einer Ebene der (111)-Kristallorientierung (d. h. mit der (100)-Ebene) nach oben. Die antimagnetische Schicht 18 aus MnFe wird auf der anfänglichen ferromagnetischen Schicht 16 abgeschieden.
Diese ferromagnetischen Schichten werden mit einem Magnetfeld abgeschieden, das parallel zu der Vorzugsachse der später abgeschiedenen weichen ferromagnetischen Schicht 24 verläuft, wodurch die unidirektionale Anisotropierichtung der ferromagnetischen Schicht 20 festgelegt wird.
Da ein magnetischer Fluss zwischen der ferromagnetischen Schicht 20 und der antimagnetischen Schicht 18 geschlossen ist, ist die Magnetisierungsrichtung der ferromagnetischen Schicht 20 weniger durch ein äußeres Magnetfeld veränderlich als die der weichen ferromagnetischen Schicht 24. Demzufolge ist die Magnetisierungsrichtung der ferromagnetischen Schicht 20 in dem Bereich der Größe eines Magnetfelds, das erzeugt wird, wenn Strom durch die Bitleitungen und Wortleitungen fließt, konstant. Weiterhin tritt eine Magnetisierungsanisotropie durch die Form der ferromagnetischen Schicht 20 auf, weil das MTJ 8 von oben gesehen als Rechteck ausgebildet ist. Auch das trägt zur Stabilität der Magnetisierungsrichtung der ferromagnetischen Schicht 20 bei.
Im folgenden werden Schreib- und Lesevorgänge in dem in Fig. 43 und 44 dargestellten MRAM beschrieben. Wenn zum Durchführen einer Adressauswahl ein vorbestimmter Strom durch die Wortleitungen und Bitleitungen (als "ausgewählte Wortleitungen und "ausgewählte Bitleitungen" bezeichnet) fließt, wird um jede Leitung herum ein Magnetfeld erzeugt, und an dem Schnittpunkt beider Leitungen (d. h. an der ausgewählten Adresse) wird ein gekoppeltes Magnetfeld erzeugt, wobei die jeweiligen Magnetfelder miteinander gekoppelt werden. Wenn dieses Magnetfeld angelegt wird, wird die Magnetisierungsrichtung der weichen ferromagnetischen Schicht 24 des MTJ 8, das an der genannten Schnittstelle angeordnet ist, innerhalb der Lagenebene gedreht, wodurch Daten geschrieben werden.
Die Größe des magnetischen Feldes wird so bestimmt, dass sie größer ist als die Schaltmagnetfeldstärke der weichen ferromagnetischen Schicht 24 (d. h. ein Magnetfeld, bei dem die Umkehr der Magnetisierungsrichtung beginnt), und es wird vor allem durch die Koerzitivkraft und die Magnetisierungsanisotropie der weichen ferromagnetischen Schicht 24 bestimmt.
Für den Entwurf ist es auch erforderlich, dass das um die ausgewählte Wortleitung und die ausgewählt Bitleitung herum erzeugte Magnetfeld hinreichend klein ist, um eine Drehung der unidirektionalen Anisotropierichtung der ferromagnetischen Schicht 20 zu vermeiden. Der Grund dafür liegt darin, dass die Magnetisierungsrichtung der halb ausgewählten Zellen erhalten bleiben soll. Der Begriff "halbausgewählte Zellen" bezeichnet diejenigen Zellen, durch die der Strom nur entweder durch die Wortleitung oder durch die Bitleitung fließt, die jeweils an ihrem oberen bzw. unteren Abschnitt angeordnet sind.
Die Speicherfeldarchitektur ist somit so entworfen, dass durch das MTJ 8 nicht direkt ein Schreibstrom fließt, um den Leistungsverbrauch während eines Schreibvorgangs zu verringern.
Ein in die MRAM-Zelle 9 geschriebener Datenwert kann gelesen werden, indem der Strom, der senkrecht durch die pn-Übergangsdiode 7 und das MTJ 8 fließt, erfasst wird. Da der Tunnelstrom während eines Vorgangs senkrecht durch die MRAM-Zelle 9 fließt, kann die durch die MRAM-Zelle 9 belegte Fläche verringert werden.
Der Widerstandswert der Tunnelbarrierenschicht 22 aus Al₂O₃ in dem MTJ 8 ändert sich in etwa exponentiell mit seiner Schichtdicke, d. h. der durch eine Tunnelbarriere fließende Strom wird verringert, wenn die Schichtdicke steigt, so dass nur der Tunnelstrom durch den Übergang senkrecht durch den Übergang fließt.
Der Datenwert der MRAM-Zelle 9 kann durch Erfassen der Spannung an der MRAM-Zelle 9 gelesen werden, die erzeugt wird, wenn ein Lesestrom, der beträchtlich kleiner ist als der Schreibstrom, senkrecht durch das MTJ 8 fließt.
Wie oben beschrieben, steigt die Tunnelwahrscheinlichkeit des MTJ 8 an, wenn die ferromagnetische Schicht 20 in ihrem Endzustand eine höhere Spinzustandsdichte mit derselben Polarisation behält wie die Spinpolarisation der weichen ferromagnetischen Schicht 24 in ihrem anfänglichen Zustand.
Dementsprechend ist der magnetische Tunnelwiderstand des MTJ 8 klein, wenn die weiche ferromagnetische Schicht 24 und die ferromagnetische Schicht 20 denselben Spinzustand aufweisen, d. h. wenn beide Schichten dieselbe Magnetisierungsrichtung aufweisen, wohingegen er hoch ist, wenn die beiden Schichten entgegengesetzte Magnetisierungsrichtungen aufweisen. Daher kann der Datenwert der MRAM-Zelle 9 gelesen werden, indem der Widerstandswert des MTJ 8 mit Mikrostrom erfasst wird.
Ein durch einen Lesestrom induziertes Magnetfeld kann ignoriert werden, weil es keinen Einfluss auf den -Magnetisierungszustand der MRAM-Zelle 9 ausübt. Weiterhin ist zum Lesen/Schreiben des Datenwerts des MRAM 9 nur das in Fig. 43 dargestellte Feld aus Bitleitungen und Wortleitungen erforderlich. Das ermöglicht einen effizienten Speicherzellenfeldaufbau.
Mit Bezug auf Fig. 45 und 46 wird der Schreibbetrieb des MRAM beschrieben.
Fig. 45 ist ein Ersatzschaltbild des in Fig. 43 dargestellten Speicherzellenfelds. Beide Enden der Wortleitungen 1 bis 3 sind jeweils mit einer Wortleitungssteuerschaltung 32 verbunden und beide Enden der Bitleitungen 4 bis 6 mit einer Bitleitungssteuerschaltung 31. Zum leichteren Erläutern von Fig. 46 werden im folgenden gelegentlich die Wortleitungen 1 bis 3 als "Wortleitungen WL1 bis WL3" bezeichnet, und die Bitleitungen 4 bis 6 als "Bitleitungen BL4 bis BL6".
An den Schnittpunkten zwischen den Wortleitungen 1 bis 3 und den Bitleitungen 4 bis 6 sind jeweils ein durch ein Widerstandssymbol bezeichnetes MTJ 8 und eine durch ein Diodensymbol bezeichnete pn-Übergangsdiode 7 angeordnet.
Wenn zum Beispiel die Wortleitung 1 und die Bitleitungen 4 ausgewählt werden, ist eine an ihrem Schnittpunkt angeordnete MRAM-Zelle 9a ausgewählt. Die ausgewählte MRAM-Zelle 9a wird durch ein gekoppeltes Magnetfeld beschrieben, das durch den in der Bitleitung 4 fließenden Strom I_B und den durch die Wortleitung 1 fließenden Strom I_W erzeugt wird.
Ein Magnetfeld, das der Strom I_B bzw. I_W alleine innerhalb eines Zellbereichs erzeugt, ist kleiner als ein Magnetfeld, das zum Ändern der Magnetisierungsrichtung der weichen ferromagnetischen Schicht 24 in dem MTJ 8 erforderlich ist.
Demzufolge wird in den MRAM-Zellen 9b bis 9e, die halbausgewählte Zellen sind, über die nur der Strom I_B bzw. I_W alleine fließt, kein Schreiben durchgeführt.
Ein gekoppeltes Magnetfeld, das durch die Ströme I_B und I_W induziert wird, ist jedoch hinreichend, um die Magnetisierungsrichtung der weichen ferromagnetischen Schicht 24 in der ausgewählten Speicherzelle 9a zu ändern.
Damit die weiche ferromagnetische Schicht 24 der Zelle 9a zwei voneinander verschiedene Magnetisierungsrichtungen aufweist, wird zumindest einer der Ströme I_B und I_w so entworfen, dass er in zwei Richtungen fließen kann. In Fig. 45 sind die Bitleitungssteuerschaltung 31 und die Wortleitungssteuerschaltung 33paarweise angeordnet, und daher können beide Ströme I_B und I_W ihre Stromrichtung ändern.
Fig. 46 zeigt ein Zeitverlaufsdiagramm der Spannungen und Ströme auf den Bitleitungen 4 bis 6 (Bitleitungen BL4 bis BL6) und den Wortleitungen 1 bis 3 (den Wortleitungen WL1 bis WL3). Wie in Fig. 46 dargestellt, werden die Spannungen der Bitleitungen BL4 bis BL6 während eines Schreibvorgangs auf eine zur Führen eines bidirektionalen Stromes zweckmäßige Spannung V_b eingestellt. Die Spannungen der Wortleitungen WL1 bis WL3 werden auf eine positive Spannung V_W eingestellt, die größer ist als die Spannung V_b.
Während einer Bereitschaftszeit werden diese Spannungen so eingestellt, dass die pn-Übergangsdioden 7 aller Zellen 9 in Sperrrichtung vorgespannt sind. Demzufolge fließen die Ströme I_B und I_W während der Bereitschaftszeit durch keine Speicherzelle.
Mit Bezug auf Fig. 45 und 46 wird der Lesebetrieb des MRAM beschrieben. Wie in Fig. 46 dargestellt, wird die pn-Übergangsdiode 7 der ausgewählten Zelle 9a durch Verringern der Spannung der Wortleitung WL1 von V_W auf V_b und Erhöhen der Spannung der Bitleitung BL4 von V_b auf V_W in Vorwärtsrichtung vorgespannt. Während des Lesens verbleiben die nichtausgewählten Bitleitungen BL5 und BL6 auf der Bereitschaftsspannung V_b, und die nichtausgewählten Wortleitungen WL2 und WL3 bleiben auf der Bereitschaftsspannung V_W.
Da in den halbausgewählten Zellen 9d bis 9e keinen Spannungsabfall zwischen Wortleitung und Bitleitung auftritt (d. h. da an der pn-Übergangsdiode 7 eine Spannung von 0 V anliegt), fließt durch keine dieser Speicherzellen ein Strom.
Die Größe des Lesestroms 30 (s. Fig. 45), der von der Bitleitung BL4 über die Zelle 9a zu der Wortleitung WL1 fließt, wird durch den magnetischen Tunnelwiderstand der ausgewählten Speicherzelle 9a bestimmt. In der Leseschaltung, die Bestandteil der Bitleitungssteuerschaltung 31 ist, wird der Lesestrom mit einem Referenzstrom verglichen, der ein Mittelwert der zwei für die möglichen Zustände der Zelle erwarteten Stromwerte ist. Dann wird der Unterschied zum Auslesen des in der ausgewählten Speicherzelle 9a gespeicherten Datenwerts verstärkt.
Wie durch den Signalverlauf des Lesestroms 30 in Fig. 45 dargestellt, weist der Lesestrom 30 zwei Stromverläufe auf, die den zwei magnetischen Zuständen des MTJ 8 entsprechen.
Nach dem Datenlesen kehren die Spannungen der Bitleitung BL4 und der Wortleitung WL1 auf ihre jeweiligen Bereitschaftswerte zurück. Der magnetische Zustand der Speicherzelle 9a verbleibt jedoch nach dem Lesevorgang unverändert.
Fig. 47 zeigt schematisch den Aufbau eines MRAM-Speicherzellenfelds, das in der US 6,272,040 mit dem Titel "System and Method for Programming a Magnetoresistive Memory Device" veröffentlicht ist.
Fig. 47 zeigt einen Teil des MRAM-Speicherzellenfeldaufbaus, das jeweils vier Speicherzellen mit magnetoresistiven Tunnelelementen MR91, MR92, MR93 und MR94 zeigt.
Die Bitleitungsanschlüsse der magnetoresistiven Tunnelelemente MR91 und MR92 sind gemeinsam mit einer Spaltenspeicherleitung C1 verbunden. Die Spaltenspeicherleitung C1 ist über einen n- Kanal-MOS-Transistor Q91 mit einer Referenzspannungsquelle VR91 verbunden.
Die Auswahlleitungsanschlüsse der magnetoresistiven Tunnelelemente MR91 und MR92 sind gemeinsam über n-Kanal-MOS- Transistoren Q93 und Q94 jeweils mit einer Ausgangsleitung D1 verbunden. Die Ausgangsleitung D1 ist mit einem Ausgangspuffer B91 verbunden.
Die Ziffernleitungsanschlüsse der magnetoresistiven Tunnelelemente MR91 und MR92 sind gemeinsam mit einer Speicherleitung R91 verbunden, die mit einer Stromquelle S93 verbunden ist.
Die Bitleitungsanschlüsse der magnetoresistiven Tunnelelemente MR93 und MR94 sind gemeinsam mit einer Spaltenspeicherleitung C2 verbunden. Die Spaltenspeicherleitung C2 ist über einen n- Kanal-MOS-Transistor Q92 mit der Referenzspannungsquelle VR91 verbunden.
Die Auswahlleitungsanschlüsse der magnetoresistiven Tunnelelemente MR93 und MR94 sind gemeinsam über n-Kanal-MOS- Transistoren Q95 und Q96 jeweils mit einer Ausgangsleitung D2 verbunden. Die Ausgangsleitung D2 ist mit dem Ausgangspuffer B91 verbunden. Ein Verbindungsknoten zwischen den Ausgangsleitungen D1 und D2 wird als ein "Knoten N1" bezeichnet.
Die Ziffernleitungsanschlüsse der magnetoresistiven Tunnelelemente MR93 und MR94 sind gemeinsam mit einer Speicherleitung R92 verbunden, die mit einer Stromquelle S94 verbunden ist.
Die Spaltenspeicherleitungen C1 und C2 sind jeweils mit einer bidirektionalen Stromquelle S91 bzw. S92 verbunden.
Die bidirektionalen Stromquellen S91 und S92 sind jeweils zwischen Masse (GND) und der Spaltenleitung C1 bzw. C2 vorgesehen. Diese Stromquellen sind in der Lage, drei Arten von Vorgängen durchzuführen. Wenn zum Beispiel bei der bidirektionalen Stromquelle S91 ein Steuersignal C91 positiv "+" ist, wird durch die Spaltenspeicherleitung C1 mit Bezug auf die Zeichnung ein Strom nach rechts geführt, und wenn das Steuersignal C91 negativ "-" ist, nach links. Wenn das Steuersignal C91 weder positiv "+" noch negativ "-" ist, arbeitet die bidirektionale Stromquelle S91 nicht und verbleibt in dem Bereitschaftszustand.
Mit Bezug auf Fig. 47 wird als nächstes der Betrieb des MRAM- Speicherzellenfeldes beschrieben. Auf der Grundlage eines Signals RR91 führt die Stromquelle S93 der Speicherleitung R91 einen Strom mit mittleren Pegel und einen Strom mit einem Schwellenpegel zu. In der Speicherleitung R91 fließt der Strom nur in eine Richtung.
Der Begriff "Strom mit Schwellenpegel" bezeichnet die Größe des Stroms, der ein Magnetfeld bewirkt, das zum Umkehren der Magnetisierungsrichtung eines ferromagnetischen Materials erforderlich ist. Der Begriff "Strom mit mittlerem Pegel" bezeichnet die Größe eines Stroms mit einem Wert, durch den die Magnetisierungsrichtung eines ferromagnetischen Materials nicht umgekehrt wird.
Die MOS-Transistoren Q91 und Q92 empfangen Lese/Schreib- Steuersignale R/W und arbeiten jeweils als ein Schalter, der entsprechend dem Steuersignal R/W der Spaltenbitleitung C1 bzw. C2 eine Referenzspannung Vref zuführt.
Beim Lesen von Information aus dem magnetoresistiven Tunnelelement MR91 wird dem MOS-Transistor Q1 zunächst ein Steuersignal zugeführt, so dass der MOS-Transistor Q91 eingeschaltet ist und die Referenzspannung Vree der Spaltenbitleitung C1 zugeführt wird.
Daraufhin wird der MOS-Transistor Q93 eingeschaltet, und Strom fließt durch das magnetoresistive Tunnelelement. Da die anderen MOS-Transistoren ausgeschaltet sind, wird der durch das magnetoresistive Tunnelelement MR1 fließende Strom dem Knoten N1 zugeführt. Die Stromstärke durch das magnetoresistive Tunnelelement MR1 wird durch die in dem magnetoresistiven Tunnelelement MR1 gespeicherte Information, d. h. durch den magnetischen Widerstandswert bestimmt.
Der durch den Knoten N1 fließende Strom wird durch den Puffer B91 verstärkt und als Ausgangsstrom 'aut ausgegeben. Dann erfasst ein (nicht dargestellter) Leseverstärker den Strom bzw. die Spannung. Nach dem Ergebnis wird beurteilt, ob die in dem magnetoresistiven Tunnelelement MR1 gespeicherte Information "0" oder "1" ist.
Beim Schreiben von Daten in das magnetoresistive Tunnelelement MR91 sind das Steuersignal C91 und das Signal RR91 eingeschaltet, und Strom fließt durch die Spaltenbitleitung C1 und die Speicherleitung R91.
Die in das magnetoresistive Tunnelelement MR91 zu schreibende Information ("0" oder "1") wird durch die Richtung des Stromes Icl festgelegt, der durch die Spaltenbitleitung C1 fließt. Die Richtung des Stromes Icl wird durch das Steuersignal C91 gesteuert, das der bidirektionalen Stromquelle S91 zugeführt wird.
Der von der bidirektionalen Stromquelle S91 zugeführte Strom Icl und der von der Stromquelle S93 zugeführte Strom IR1 erzeugen ein gegenseitiges Magnetfeld in der Nachbarschaft des magnetoresistiven Tunnelelements MR91 und legen dadurch die Richtung des Magnetisierungswechsels des ferromagnetischen Materials fest, das das Element MR91 bildet.
Die oben beschriebenen Lese- und Schreibvorgänge werden auch in den magnetoresistiven Tunnelelementen MR92 bis MR94 durchgeführt.
In dem oben beschriebenen herkömmlichen MRAM ist es nicht möglich, Informationen gleichzeitig aus Speicherzellen an unterschiedlichen Adressen auszulesen, die nicht mit derselben Bitleitung verbunden sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das oben angesprochene Problem durch Bereitstellen eines MRAM zu lösen, das in der Lage ist, mit einem beliebigen Zeitverlauf Informationen aus Speicherzellen an verschiedenen Adressen zu lesen, die mit derselben Bitleitung verbunden sind.
Die Aufgabe wird gelöst durch eine magnetische Speichervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die magnetische Speichervorrichtung beinhaltet ein Speicherzellenfeld, das durch Anordnen von mehreren Speicherzellen in einer Matrix gebildet wird, von denen jede zumindest mehrere Bitleitungen, mehrere Wortleitungen und ein magnetisches Tunnelübergangselement aufweist. Die Speicherzellen weisen einen ersten Strompfad auf, der elektrisch mit einem Paar aus einer ersten und einer zweiten Bitleitung verbunden ist und der zumindest als ein Strompfad zum Lesen einer Information aus dem magnetischen Tunnelübergangselement dient. Der erste Strompfad beinhaltet ein erstes und ein zweites Schaltelement, die in dem ersten Strompfad vorgesehen sind. Das erste Schaltelement steuert die elektrische Verbindung/Trennung zwischen der ersten Bitleitung und dem magnetischen Tunnelübergangselement, und das zweite Schaltelement steuert die elektrische Verbindung/Trennung zwischen der zweiten Bitleitung und dem magnetischen Tunnelübergangselement.
In diesem Aufbau sind das erste und das zweite Schaltelement in dem ersten Strompfad angeordnet, der elektrisch mit der ersten und der zweiten Bitleitung verbunden ist und zumindest als ein Strompfad zum Lesen einer Information aus dem magnetischen Tunnelübergangselement dient. Beim Lesen von Information aus dem magnetischen Tunnelübergangselement kann die Information mit unabhängigem Zeitablauf aus Speicherzellen an unterschiedlichen Adressen gelesen werden, die die Bitleitung gemeinsam nutzen, indem die Steuerung so durchgeführt wird, dass das erste und zweite Schaltelement selektiv eingeschaltet werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 eine schematische Darstellung eines Schnitts durch einen Aufbau eines allgemeinen magnetoresistiven Tunnelelements;
Fig. 2 ein Diagramm zum Erläutern der Symbolausdrücke bei einem magnetoresistiven Tunnelelement;
Fig. 3 ein Diagramm, das die Größe und Richtung eines Magnetfelds zeigt, das zum Ändern der Magnetisierungsrichtung eines ferromagnetischen Materials erforderlich ist;
Fig. 4 ein Blockdiagramm eines prinzipiellen Aufbaus eines Zweitor-MRAM;
Fig. 5 eine Draufsicht auf ein Layout eines MRAM nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 6 einen Schnitt durch den Aufbau des MRAM nach der ersten Ausführungsform;
Fig. 7 einen Schnitt durch den Aufbau eines magnetoresistiven Tunnelelements des MRAM nach der ersten Ausführungsform;
Fig. 8 einen Schnitt durch den Aufbau eines abgewandelten magnetoresistiven Tunnelelements nach der ersten Ausführungsform;
Fig. 9 einen weiteren Schnitt durch den Aufbau des MRAM nach der ersten Ausführungsform;
Fig. 10 ein Schaltbild einer Schaltungsanordnung des MRAM nach der ersten Ausführungsform;
Fig. 11 ein Zeitverlaufsdiagramm, das den Betrieb des MRAM nach der ersten Ausführungsform veranschaulicht;
Fig. 12 einen Schnitt durch den Aufbau eines abgewandelten MRAM nach der ersten Ausführungsform;
Fig. 13 ein Schaltbild einer Schaltungsanordnung eines MRAM nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 14 ein Zeitverlaufsdiagramm, das den Betrieb des MRAM nach der zweiten Ausführungsform veranschaulicht;
Fig. 15 ein Schaltbild einer Schaltungsanordnung eines MRAM nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 16 eine Draufsicht auf ein Layout eines MRAM nach der dritten Ausführungsform;
Fig. 17 einen Schnitt durch den Aufbau des MRAM nach der dritten Ausführungsform;
Fig. 18 und 19 Zeitverlaufsdiagramme, die den Betrieb des MRAM nach der dritten Ausführungsform veranschaulichen;
Fig. 20 einen Schnitt durch den Aufbau eines abgewandelten MRAM nach der ersten Ausführungsform;
Fig. 21 ein Schaltbild einer Schaltungsanordnung eines MRAM nach einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 22 und 23 Zeitverlaufsdiagramme, die den Betrieb des MRAM nach der vierten Ausführungsform veranschaulichen;
Fig. 24 eine Draufsicht auf ein Layout einer Speicherzelle des MRAM nach der vierten Ausführungsform;
Fig. 25 eine Draufsicht auf ein Layout der untersten Lage einer Speicherzelle des MRAM nach der vierten Ausführungsform;
Fig. 26 eine Draufsicht auf ein Layout der Bitleitungen und der darunter liegenden Lagen einer Speicherzelle des MRAM nach der vierten Ausführungsform;
Fig. 27 eine Draufsicht auf ein Layout der Wortleitungen und der darunter liegenden Lagen einer Speicherzelle des MRAM nach der vierten Ausführungsform;
Fig. 28 ein Schaltbild einer Schaltungsanordnung einer ersten Abwandlung des MRAM nach der vierten Ausführungsform;
Fig. 29 eine Draufsicht auf ein Layout einer Speicherzelle des MRAM nach der ersten Abwandlung der vierten Ausführungsform;
Fig. 30 eine Draufsicht auf ein Layout der untersten Lage einer Speicherzelle des MRAM nach der ersten Abwandlung der vierten Ausführungsform;
Fig. 31 eine Draufsicht auf ein Layout der Bitleitungen und der darunter liegenden Lagen einer Speicherzelle des MRAM nach der ersten Abwandlung der vierten Ausführungsform;
Fig. 32 eine Draufsicht auf ein Layout der Wortleitungen und der darunter liegenden Lagen einer Speicherzelle des MRAM nach der ersten Abwandlung der vierten Ausführungsform;
Fig. 33 ein Schaltbild einer Schaltungsanordnung des MRAM nach einer zweiten Abwandlung der vierten Ausführungsform;
Fig. 34 und 35 Zeitverlaufsdiagramme, die den Betrieb des MRAM nach der zweiten Abwandlung der vierten Ausführungsform veranschaulichen;
Fig. 36 eine Draufsicht auf ein Layout einer Speicherzelle des MRAM nach der zweiten Abwandlung der vierten Ausführungsform;
Fig. 37 eine Draufsicht auf ein Layout der untersten Lage einer Speicherzelle des MRAM nach der zweiten Abwandlung der vierten Ausführungsform;
Fig. 38 eine Draufsicht auf ein Layout der Bitleitungen und der darunter liegenden Lagen einer Speicherzelle des MRAM nach der zweiten Abwandlung der vierten Ausführungsform;
Fig. 39 eine schematische Darstellung zum Erläutern eines magnetischen Tunnelübergangs;
Fig. 40 und 41 konzeptionelle Darstellungen zum Erläutern des magnetoresistiven Tunneleffekts;
Fig. 42 eine Darstellung eines grundlegenden Aufbaus eines magnetischen Spinventiltunnelübergangselements;
Fig. 43 eine perspektivische Ansicht des Aufbaus eines herkömmlichen MRAM-Speicherzellenfelds;
Fig. 44 einen Schnitt durch den Aufbau des herkömmlichen MRAM-Speicherzellenfelds;
Fig. 45 ein Ersatzschaltbild für das herkömmliche MRAM- Speicherzellenfeld;
Fig. 46 ein Zeitverlaufsdiagramm, das den Betrieb des herkömmlichen MRAM-Speicherzellenfelds veranschaulicht; und
Fig. 47 ein Schaltbild des Aufbaus des herkömmlichen MRAM-Speicherzellenfelds.
Vor der Beschreibung der Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf Fig. 1 bis 3 der Aufbau und Betrieb eines allgemeinen magnetoresistiven Tunnelelements näher beschrieben. In der folgenden Beschreibung der Ausführungsformen wird anstelle des Begriffs "magnetoresistives Tunnelelement" gelegentlich der Begriff "magnetisches Tunnelübergangselement" verwendet in dem Sinn, dass es zumindest einen magnetischen Tunnelübergang aufweist.
Fig. 1 ist eine schematische Darstellung eines Querschnitts durch einen Aufbau eines allgemeinen "magnetoresistiven Tunnelelements, wie es in der US 5,940,319 mit dem Titel "Magnetic Random Access Memory and Fabricating Method Thereof" und in der US 5,732,016 mit dem Titel "Memory Cell Structure in a Magnetic Random Access Memory and a Method for Fabricating Thereof" veröffentlicht ist.
In dem in Fig. 1 dargestellten magnetoresistiven Tunnelelement MR wird ein magnetischer Tunnelübergang MTJ gebildet, indem ferromagnetische Schichten 2 und 1 in dieser Reihenfolge auf eine Isolierschicht 3 gestapelt werden und unter der Isolierschicht 3 eine ferromagnetische Schicht 4 bereitgestellt wird.
Unter der ferromagnetischen Schicht 4 ist eine antiferromagnetische Schicht 5 zum Fixieren der Magnetisierungsrichtung der ferromagnetischen Schicht 4 bereitgestellt. Dieser Aufbau wird "magnetischer Spinventiltunnelübergang" genannt.
Von den ferromagnetischen Schichten 1 und 2 ist die ferromagnetische Schicht 1 aus einem Material ausgebildet, das eine kleinere Koerzitivkraft aufweist, so dass die Magnetisierungsrichtung der Schicht 1 leicht durch ein äußeres Magnetfeld gedreht werden kann. Demzufolge wird die Magnetisierungsrichtung der ferromagnetischen Schicht 2 als Reaktion auf die der ferromagnetischen Schicht 1 umgekehrt.
Das magnetoresistive Tunnelelement MR ist in einer Zwischenlagenisolierschicht SZ vergraben. Ein Verdrahtungspfropfen PG1 ist auf der ferromagnetischen Schicht 1 bereitgestellt, und die Oberfläche am oberen Ende des Verdrahtungspfropfens PG1 liegt in einer Hauptoberfläche der Zwischenlagenisolierschicht SZ frei. Auf der Zwischenlagenisolierschicht SZ ist eine Verdrahtung WR1 so bereitgestellt, dass sie einen Kontakt mit der Oberfläche am oberen Ende des Verdrahtungspfropfens PG1 ergibt.
Unter der antiferromagnetischen Schicht 5 ist eine Metallschicht 6 bereitgestellt, die mit einer Metallschicht 7 verbunden ist. Unterhalb der Metallschicht 7 ist eine Verdrahtung WR2 bereitgestellt, deren Ausdehnungsrichtung von oben gesehen rechtwinklig zu der Ausdehnungsrichtung der Verdrahtung WR1 verläuft. Die Verdrahtung WR2 ist elektrisch von der Metallschicht 7 getrennt.
Unterhalb der Verdrahtung WR2 ist eine Verdrahtung WR3 bereitgestellt. Die Metallschicht 7 ist elektrisch über einen Verdrahtungspfropfen PG2, der sich senkrecht innerhalb der Zwischenlagenisolierschicht SZ erstreckt, mit der Verdrahtung WR3 verbunden. Die Verdrahtung WR3 ist elektrisch mit einem n- Kanal-MOS-Transistor TR verbunden.
Wie in Fig. 1 dargestellt, wird ein Verbindungsknoten zwischen der Verdrahtung WR1 und dem Verdrahtungspfropfen PG1 als "Knoten ND1 bezeichnet, ein Verbindungsknoten zwischen der Verdrahtung WR2 und der Metallschicht 7 durch "Knoten ND2" und ein Verbindungsknoten zwischen der Verdrahtung WR3 und dem Verdrahtungspfropfen PG2 als "Knoten ND3".
Wenn in diesem Aufbau ein Strom von der Verdrahtung WR1 zu der Verdrahtung WR3 fließt, ändert sich der durch die Isolierschicht 3 fließende Strom je nachdem, ob die Magnetisierungsrichtungen der ferromagnetischen Schichten 1 und 2 gleich oder anders sind als die der ferromagnetischen Schicht 3.
Insbesondere ist bei gleicher Magnetisierungsrichtung der Widerstandswert gering, und bei verschiedenen Magnetisierungsrichtungen ist der Widerstandswert hoch. Der magnetische Tunnelübergang weist daher zwei magnetische Tunnelwiderstandswerte (TMR) auf, die von der Magnetisierungsrichtung der ferromagnetischen Schicht abhängen. Das wird als "magnetoresistiver Tunneleffekt" bezeichnet.
Das magnetoresistive Tunnelverhältnis (TMRR) beträgt ca. 30% bis 50%. Zusätzlich zu der Abhängigkeit von der Magnetfeldrichtung des ferromagnetischen Materials ändert sich der magnetische Tunnelwiderstandswert auch in Abhängigkeit von den physikalischen Eigenschaften und der Dicke der Isolierschicht 3, die zwischen die ferromagnetischen Schichten gepackt ist. Auch wenn der gestapelte Aufbau von der ferromagnetischen Schicht 1 zu der antiferromagnetischen Schicht 5 kopfüber aufgebaut wird, kann dieselbe Wirkung erzielt werden.
Um den magnetischen Tunnelwiderstandswert zu ändern, können zum Beispiel die Magnetisierungsrichtungen der ferromagnetischen Schichten 1 und 2 geändert werden. Dafür kann ein Strom durch die Verdrahtung WR2 geleitet werden, so dass ein in ihrer Umgebung erzeugtes Magnetfeld größer ist als ein kritisches Magnetfeld, das zum Ändern der Magnetisierungsrichtung erforderlich ist. Dabei unterliegt auch die ferromagnetische Schicht 4 demselben Magnetfeld. Durch das Vorhandensein der antiferromagnetischen Schicht 5 tritt jedoch ein von der ferromagnetischen Schicht 4 ausgehender magnetischer Fluss in die antiferromagnetische Schicht 5 ein, und die Magnetisierungsrichtung der ferromagnetischen Schicht 4 bleibt unverändert. Wenn der durch die Verdrahtung WR2 fließende Strom I wie in Fig. 1 durch die Pfeile dargestellt bidirektional ist, bedeutet das, dass der Strom in einer beliebigen Richtung geleitet werden kann.
Die Schichten 1 bis 5 bestehen aus den folgenden Materialien: für die antiferromagnetische Schicht 5 wird IrMn mit 20 bis 30 atom.% Iridium verwendet; für die ferromagnetischen Schichten 4 und 2 wird CoFe mit einer großen Koerzitivkraft verwendet; für die Isolierschicht 3, die als eine Tunnelbarrierenschicht wirkt, wird Al₂O₃ verwendet; und für die ferromagnetische Schicht 1 wird Ni₈₀Fe₂₀ (Permalloy) mit einer kleinen Koerzitivkraft und einer kleinen Spinpolarisierbarkeit verwendet.
Fig. 2 zeigt Symbole, die ein magnetoresistives Tunnelelement MR bezeichnen, wobei MR die Abkürzung für Magnetoresistivität ist.
Die in Fig. 2 dargestellten Symbole bezeichnen ein Widerstandselement, bei dem sich der Widerstandswert zwischen den Knoten ND1 und ND3 abhängig von einem Magnetfeld verändert, das erzeugt wird, wenn Strom durch die Verdrahtung WR2 fließt. Dementsprechend können die in Fig. 2 dargestellten Symbole für alle magnetoresistiven Tunnelelemente mit diesem charakteristischen Merkmal verwendet werden, ohne auf den in Fig. 1 dargestellten Aufbau eingeschränkt zu sein.
Fig. 3 zeigt die Größe und Richtung eines Magnetfelds, das zum Ändern der Magnetisierungsrichtung eines ferromagnetischen Materials erforderlich ist, d. h. Fig. 3 zeigt die Beziehung zwischen drei Magnetfeldern Hk, Hz und Hy, wenn das zum Umkehren der Magnetisierungsrichtung erforderliche Magnetfeld (kritisches Magnetfeld) Hk durch ein aus den Magnetfeldern Hz und Hy überlagertes Magnetfeld erzeugt wird.
Dabei wird eine Richtung, in der eine Magnetisierung eines ferromagnetischen Materials leicht erzielt wird, als "leicht zu magnetisierende Achse" bezeichnet, eine Richtung, in der eine Magnetisierung schwer erzielt wird dagegen als "schwer zu magnetisierende Achse". Fig. 3 stellt die leicht zu magnetisierende Achse als Abszisse dar und die schwer zu magnetisierende Achse als Ordinate, wobei "Hx" und "Hy" jeweils die Magnetfeldkomponenten in der x-Achse und in der y-Achse bezeichnen.
Wie in Fig. 3 dargestellt, verbleibt die Magnetisierungsrichtung in dem Bereich Hx + Hy < Hk unverändert. Andererseits ändert sich die Magnetisierungsrichtung in dem Bereich Hx + Hy > Hk. Diese Magnetfelder werden erzielt, indem Strom durch eine elektrisch leitende Verdrahtung geleitet wird.
In der folgenden Beschreibung wird ein Strom, der ein zum Umkehren der Magnetisierungsrichtung eines ferromagnetischen Materials erforderliches Magnetfeld erzeugt, als "Schwellenstrom" bezeichnet und ein Strom mit einer Größe, dass die Magnetisierungsrichtung des ferromagnetischen Materials nicht umgekehrt wird als "mittlerer Strom".
Wie oben beschrieben speichert das MRAM binäre Informationen in aus magnetoresistiven Tunnelelementen gebildeten Zellen. Das mit Bezug auf Fig. 45 beschriebene MRAM und das mit Bezug auf Fig. 47 beschriebene MRAM weisen jeweils einen einzigen Pfad zum Lesen/Schreiben der binären Information der Speicherzellen auf. Daher werden diese MRAMs als "Eintor-MRAM" bezeichnet. In einem Mehrtor-MRAM, für das stellvertretend ein Zweitor-MRAM steht, weist dagegen jede Speicherzelle eine Mehrzahl von Pfaden zum Lesen oder Schreiben auf, und binäre Information kann unabhängig und asynchron gelesen bzw. geschrieben werden.
Fig. 4 ist ein Blockdiagramm, das einen prinzipiellen Aufbau eines Zweitor-MRAM mit unabhängigen Lese/Schreib- Steuerschaltungen zeigt.
Wie in Fig. 4 dargestellt, weist ein MRAM 101 zwei Anschlüsse P1 und P2 auf. Eine Lese/Schreib-Steuerschaltung 102 ist mit dem Anschluss P1 verbunden und eine Lese/Schreib- Steuerschaltung 103 mit dem Anschluss P2. Mikroprozessoren 104 und 105 sind jeweils mit den Lese/Schreib-Steuerschaltungen 102 und 103 verbunden, um über die Lese/Schreib-Steuerschaltungen 102 und 103 auf das MRAM 101 zuzugreifen.
Die Lese/Schreib-Steuerschaltungen 102 und 103 arbeiten unabhängig und asynchron, um Schreib/Lese-Vorgänge einer binären Information im Hinblick auf eine beliebige der das MRAM 101 bildenden Speicherzellen durchzuführen.
Im folgenden werden die Ausführungsformen unter Verwendung eines Zweitor-MRAM als Beispiel beschrieben.
Fig. 5 zeigt schematisch eine Draufsicht auf ein Layout eines Teils eines Speicherzellenfeldes eines MRAM 100 nach einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 5 sind vier MRAM-Speicherzellen eines Speicherzellenfeldes dargestellt, die mit gestrichelten Linien jeweils als Einheitszellen UC00, UC10, UC01 und UC11 gekennzeichnet sind.
Wie in Fig. 5 dargestellt, sind Bitleitungen BL0a, BL0b, BL1a, BL1b und eine Dummy-Bitleitung DBL parallel bereitgestellt, und Wortleitungen WL0a, WL0b, WL1a und WL1b sind parallel bereitgestellt, so dass sie von oben gesehen rechtwinklig zu diesen Bitleitungen verlaufen.
In der Mitte eines von den Bitleitungen BL0a und BL0b umgebenen Bereichs (d. h. in der Mitte der Einheitszelle) ist eine Speicherleitung ML0 parallel zu den Bitleitungen bereitgestellt. In der Mitte eines von den Bitleitungen BL1a und BL1b umgebenen Bereichs (d. h. in der Mitte der Einheitszelle) ist eine Speicherleitung ML1 parallel zu den Bitleitungen bereitgestellt.
Auf einem aktiven Bereich AA der Einheitszellen UC00 und UC01 sind die Gateelektroden der MOS-Transistoren Q1 und Q2 parallel zu den Bitleitungen bereitgestellt. Auf einem aktiven Bereich der Einheitszellen UC10 und UC11 sind Gateelektroden der MOS- Transistoren Q10 und Q11 parallel zu den Bitleitungen bereitgestellt.
Die Bitleitungen BL0a, BL0b, BL1a und BL1b sind in ihren jeweiligen Einheitszellen über Kontaktierungspfropfen PG1 mit dem aktiven Bereich AA verbunden.
Da die Gateelektrode jedes MOS-Transistors Q1 über einen Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL0a verbunden ist, kann dieser Gateanschluss gelegentlich auch als "Wortleitung WL0a" bezeichnet werden. Da die Gateelektrode jedes MOS-Transistors Q2 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL0b verbunden ist, kann diese Elektrode gelegentlich als "Wortleitung WL0b" bezeichnet werden.
Da die Gateelektrode jedes MOS-Transistors Q10 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL1a verbunden ist, kann diese Gateelektrode gelegentlich als "Wortleitung WL1a" bezeichnet werden. Da die Gateelektrode jedes MOS- Transistors Q11 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL1b verbunden ist, kann diese Gateelektrode gelegentlich als "Wortleitung WL1b" bezeichnet werden.
Wie in Fig. 5 dargestellt, ist an dem linken Ende ein Dummy- Bereich DA bereitgestellt. In dem Dummy-Bereich DA sind eine Dummybitleitung, eine Dummy-Wortleitung (Dummygateelektrode) DWL und eine Dummy-Speicherleitung DML (unter der ein magnetoresistives Dummy-Tunnelelement DMR bereitgestellt ist) mit derselben Anordnung bereitgestellt wie in dem Speicherzellenbereich. Die Dummybegleitung DBL ist über den Kontaktierungspfropfen PG1 elektrisch mit dem aktiven Bereich AA verbunden.
Die Wortleitungen und Bitleitungen haben ein Muster, durch das diese Leitungen wiederholt mit demselben Abstand angeordnet sind. In dem Schritt der Resistübertragung eines solchen wiederholten Musters tritt in Richtung des Rasterabstands dieses Musters eine stehende optische Welle auf. In dem Endabschnitt des Layouts, der dem Ende des wiederholten Musters entspricht, wird die Wiederholbarkeit des wiederholten Musters gestört und bewirkt eine stehende Welle mit einem unterschiedlichen Rasterabstand. Die resultierende Resistmustergröße an dem Endabschnitt des Layouts kann von dem entworfenen Wert abweichen.
Nachdem der Resist in einem Übertragungsschritt strukturiert wurde, wird ein Plasma erzeugt, wenn die Gräben zum Vergraben der Wortleitungen und Bitleitungen unter Verwendung des strukturierten Resists durch anisotropes Ätzen in einer Zwischenlagenisolierschicht gebildet werden. Die Plasmadichte hat eine Wiederholbarkeit entlang des oben erwähnten wiederholten Musterabstands. Wenn die Wiederholbarkeit des wiederholten Musters an dem Endabschnitt des Layouts gestört ist, ändert sich somit die Plasmadichte über verschiedene Abschnitte des Layouts, so dass die durch das Ätzen zu bildenden Gräben unterschiedliche Weiten oder Tiefen aufweisen können.
Zum Lösen des oben genannten Problems ist der Dummy-Bereich DA bereitgestellt. Er erlaubt, das wiederholte Muster von Wortleitungen (Speicherleitungen), Bitleitungen und magnetoresistiven Tunnelelementen auch an dem Endabschnitt des Layouts aufrecht zu erhalten und damit zu verhindern, dass die Endgröße von dem Entwurfswert abweicht.
Fig. 6 zeigt den Aufbau eines Schnitts entlang der Linie A-A in Fig. 5 mit Blick in Richtung der Pfeile. Wie in Fig. 6 dargestellt, ist auf einem Siliziumsubstrat SB ein MRAM 100 ausgebildet, und ein aktiver Bereich AA wird durch eine Elementtrennisolierschicht STI abgegrenzt, die in der Oberfläche des Siliziumsubstrats SB ausgebildet ist. Die Elementetrennisolierschicht STI wird durch Vergraben einer Isolierschicht wie z. B. einer Siliziumoxidschicht in einem flachen Graben gebildet, der in der Oberfläche des Siliziumsubstrats SB ausgebildet ist. Diese Schicht STI wird als "Flachgrabentrennung" bezeichnet.
Wie in Fig. 6 dargestellt, weist eine Einheitszelle UC10 zwei MOS-Transistoren Q10 und Q11 auf sowie ein einzelnes magnetoresistives Tunnelelement (magnetisches Tunnelübergangselement) MR10. Das gilt auch für die anderen Einheitszellen.
Die MOS-Transistoren Q10 und Q11 weisen denselben Aufbau auf, bei dem eine Polymetallgateelektrode auf einer Gateisolierschicht G1 ausgebildet ist, die selektiv auf dem Siliziumsubstrat SB ausgebildet ist. Die Gateisolierschicht G1 besteht aus drei Lagen: einer dotierten Polysiliziumschicht G2, deren Widerstandswert mit Dotierungsanteil gering ist; einer Barrierenmetallschicht G3 und einer Metallschicht G4. Auf der Metallschicht G4 ist eine Siliziumnitridschicht G5 ausgebildet.
Die Polysiliziumschicht G2 ist für einen Oberflächen-n-Kanal- MOS-Transistor mit Phosphor dotiert bzw. für einen Oberflächenp-Kanal-MOS-Transistor mit Bor.
Auf den Seitenoberflächen dieser mehrlagigen Schichten ist eine Versatzisolierschicht G6 ausgebildet. Als Versatzisolierschicht G6 wird eine Isolierschicht verwendet, deren Dielektrizitätskonstante kleiner ist als die einer Seitenwandisolierschicht G7, die auf der Außenseite der Versatzisolierschicht G6 ausgebildet ist.
Wenn z. B. eine Siliziumnitridschicht als Seitenwandisolierschicht G7 verwendet wird, beträgt ihre relative Dielektrizitätskonstante 7,4 bis 9. Dagegen wird eine Siliziumoxidschicht mit einer relativen Dielektrizitätskonstante von 3,9 oder eine SiOC-Schicht mit einer relativen Dielektrizitätskonstante von 2,8 bis 2,9 als Versatzisolierschicht G6 verwendet.
Es sei angemerkt, dass SiC (relative Dielektrizitätskonstante 4,8) oder SiOC als Seitenwandisolierschicht G7 verwendet werden kann. Die Dielektrizitätskonstante ergibt sich aus der Multiplikation der relativen Dielektrizitätskonstante mit der Dielektrizitätskonstante im Vakuum.
Anstelle der oben erwähnten Polymetallgateelektrode kann eine Metallgateelektrode ohne dotierte Polysiliziumschicht G2 verwendet werden, d. h. die Barrierenmetallschicht G3 kann direkt auf der Gateisolierschicht G1 ausgebildet sein. Die Metallgateelektrode kann einen geringeren Widerstandswert als die Polymetallgateelektrode bereitstellen und dadurch die Betriebsgeschwindigkeit der Schaltung erhöhen.
Der Zweck der Versatzisolierschicht G6 besteht darin, die parasitäre Kapazität zwischen der Gateelektrode und dem in Kontakt mit der Gateelektrode befindlichen Kontaktierungspfropfen PG1 zu verringern und die Überlappkapazität zwischen der Gateelektrode und einen Source/Drain-Erweiterungsbereich EX zu verringern, der in der Oberfläche eines aktiven Bereichs AA ausgebildet ist.
Die Source/Drain-Erweiterungsschicht EX ist eine Dotierungsschicht, die bereitgestellt ist, um einen flacheren Übergang zu bilden als eine Source/Drain-Schicht SD. Die Erweiterungsschicht EX weist denselben Leitungstyp auf wie die Source/Drain-Schicht SD und wirkt als eine Source/Drain-Schicht.
Die Source/Drain-Erweiterungsschicht EX wird durch Ionenimplantation usw. gebildet, nachdem die Offsetisolierschicht G6 gebildet wurde. Dadurch wird ein Bereich OV, in dem die Source/Drain-Erweiterungsschicht EX sich mit der Gateelektrode überlappt, um den Betrag der Dicke der Versatzisolierschicht G6 verringert, wodurch die Überlappkapazität verringert wird.
Das Verringern der parasitären Kapazität zwischen der Gateelektrode und dem Kontaktierungspfropfen PG1 und das Verringern der Überlappkapazität zwischen der Gateelektrode und der Source/Drain-Erweiterungsschicht EX kann die Betriebsgeschwindigkeit der Schaltung erhöhen. Der in Fig. 6 dargestellte Aufbau kann insbesondere das Auslesen von Informationen auf die Bitleitungen und das Schreiben von Informationen von den Bitleitungen aus beschleunigen.
Zwischen den MOS-Transistoren Q10 und Q11 ist eine Metallsilizidschicht MS1 ausgebildet. Die Metallsilizidschicht MS1 ist so ausgebildet, dass sie nicht nur die Oberseite des aktiven Bereichs AA abdeckt, sondern auch die Oberseite der Elementetrennisolierschicht STI. Ein magnetoresistives Tunnelelement MR10 ist auf der Oberseite der Metallsilizidschicht MS1, die der Oberseite der Elementetrennisolierschicht STI entspricht, ausgebildet.
Das magnetoresistive Tunnelelement MR10 ist von einer Zwischenlagenisolierschicht IZ9 umgeben, die auf der Metallsilizidschicht MS1 ausgebildet ist. Nur die Endoberfläche des obersten Abschnitts des magnetoresistiven Tunnelelements MR10 liegt in der Oberfläche der Zwischenlagenisolierschicht IZ9 frei. Eine Barrierenmetallschicht BM2 ist zum Abdecken des freiliegenden Abschnitts ausgebildet, und auf der Barrierenmetallschicht BM2 ist eine Metallverdrahtungsspeicherleitung ML0 ausgebildet.
Das magnetoresistive Tunnelelement MR10 ist über einer Barrierenmetallschicht BM1 ausgebildet, die über der Metallsilizidschicht MS1 liegt. Eine antiferromagnetische Schicht AFM, eine ferromagnetische FM2, eine Isolierschicht BT1 und eine ferromagnetische Schicht FM1 sind in dieser Reihenfolge auf der Barrierenmetallschicht BM1 gestapelt. Ein oberer Abschnitt der ferromagnetischen Schicht FM1 ist mit dem Barrierenmetall BM2 abgedeckt, so dass sich ein Kontakt mit der Speicherleitung ML0 ergibt.
Die Richtungen der leicht zu magnetisierenden Achsen der ferromagnetischen Schichten FM1 und FM2 können angenähert parallel zu der Speicherleitung ML0 verlaufen oder angenähert senkrecht zu der Speicherleitung ML0. Das Übereinanderstapeln der antiferromagnetischen Schicht AFM und der ferromagnetischen Schicht FM1 fixiert den Magnetisierungsvektor der ferromagnetischen Schicht FM2.
Die Metallsilizidschicht MS1 kann aus CoSi₂, NiSi₂, TiSi₂, Wsi₂, PtSi₂, ZrSi₂ usw. ausgebildet sein. Diese Schicht dient dazu, die antiferromagnetische Schicht AFM und die Source/Drain- Schicht SD in der Oberfläche des aktiven Bereichs AA elektrisch miteinander zu verbinden.
Die Metallsilizidschicht MS1 kann in der folgenden Weise gebildet werden: Nachdem in dem entsprechenden Bereich eine Polysiliziumschicht oder eine amorphe Siliziumschicht gebildet wurde, wird darauf eine Metallschicht abgeschieden. Dann wird eine Wärmebehandlung wie z. B. RTA (rapid thermal anneal) o. ä. durchgeführt, um zwischen dem Metall und dem Polysilizium (oder amorphen Silizium) eine Silizidreaktion zu erzielen.
Es kann z. B. CoSi₂ durch die folgenden Schritte gebildet werden: eine Wärmebehandlung bei 400 bis 600°C als erstes RTA und eine Wärmebehandlung bei 700 bis 850°C als zweites RTA, wobei zwischen Kobalt und Polysilizium (oder amorphem Silizium) eine Silizidreaktion auftritt.
Eine Temperatur, bei der eine ferromagnetische Schicht die Magnetisierung verliert, wird "Curie-Temperatur" genannt. Da die Curie-Temperaturen der meisten ferromagnetischen Schichten kleiner sind als diese RTA-Temperaturen, ist es vorteilhaft, dass die magnetoresistiven Tunnelelemente gebildet werden, nachdem die Metallsilizidschicht auf der Source/Drain-Schicht des Transistors gebildet wurde.
Eine der Metallsilizidschicht MS1 gegenüberliegende Seite der Source/Drain-Schicht in den MOS-Transistoren Q10 und Q11 ist über den aus einem elektrisch leitenden Material ausgebildeten Kontaktierungspfropfen PG1 elektrisch mit der Bitleitung BL0a bzw. BL0b verbunden.
Der Kontaktierungspfropfen PG1 wird gebildet, indem dotiertes Polysilizium, Wolfram, o. ä. in ein Kontaktierungsloch gefüllt wird, das sich durch die Zwischenlagenisolierschicht IZ1 erstreckt.
Auch wenn die vorangegangene Beschreibung sich auf den Aufbau der Einheitszelle UC10 bezieht, haben die anderen Zellen denselben Aufbau.
Die Bitleitungen BL0a, BL0b, BL1a und BL1b(eine Metallschicht der ersten Lage) sind in der Zwischenlagenisolierschicht IZ2 ausgebildet, die auf der Zwischenlagenisolierschicht IZ1 liegt. Auf der Zwischenlagenisolierschicht IZ2 sind Zwischenlagenisolierschichten IZ3 und IZ4 in dieser Reihenfolge gestapelt. Der Aufbau der Schichten oberhalb der Zwischenlagen-Isolierschicht IZ4 ist in Fig. 6 weggelassen.
Fig. 7 zeigt den Aufbau eines Schnitts entlang der Linie B-B in Fig. 5 mit Blick in Richtung der Pfeile. Fig. 7 zeigt also einen Schnitt in der Längsrichtung der Speicherleitung ML0, die sich über die Einheitszellen UC10 und UC00 und die darunter liegenden magnetoresistiven Tunnelelemente MR10 und MR00 erstreckt. Eine antiferromagnetische Schicht AFM, eine ferromagnetische Schicht FM2, eine Isolierschicht BT1 und eine ferromagnetische Schicht FM1 sind in dieser Reihenfolge auf der Barrierenmetallschicht BM1 gestapelt, die über der Metallsilizidschicht MS1 liegt, wodurch die magnetoresistiven Tunnelelemente MR10 und MR00 erzielt werden.
Auf den magnetoresistiven Tunnelelementen MR10 und MR00 ist eine Barrierenmetallschicht BM2 ausgebildet, und auf der Barrierenmetallschicht BM2 ist eine Speicherleitung ML0 ausgebildet. Die Barrierenmetallschicht BM2 ist deswegen zwischen die Speicherleitung ML0 und das magnetoresistive Tunnelelement MR10 bzw. MR00 eingebettet, um eine gegenseitige Diffusion von Atomen, die die Speicherleitung ML0 bzw. die magnetoresistiven Tunnelelemente MR10 und MR00 bilden, zu verhindern.
Die magnetoresistiven Tunnelelemente MR10 und MR00 sind durch die Einheitszellen UC10 und UC00 elektrisch voneinander getrennt. Eine Zwischenlagenisolierschicht IZ8 ist zwischen dem magnetoresistiven Tunnelelement MR10 der Einheitszelle UC10 und dem magnetoresistiven Tunnelelement MR0 der Einheitszelle UC00 ausgebildet.
Fig. 8 zeigt einen Schnitt eines Aufbaus eines magnetoresistiven Tunnelelements ohne antiferromagnetische Schicht AFM als Abwandlung des magnetoresistiven Tunnelelements. Wie in Fig. 8 dargestellt, wird das magnetoresistive Tunnelelement MRX gebildet, indem eine ferromagnetische Schicht FM2, eine Isolierschicht BT1 und eine ferromagnetische Schicht FM1 in dieser Reihenfolge auf einer Barrierenmetallschicht BM1 gestapelt sind, die über einer Metallsilizidschicht S1 liegt. Das Weglassen einer antiferromagnetischen Schicht kann die Herstellungskosten verringern.
Fig. 9 zeigt den Aufbau eines Schnitts entlang der Linie C-C in Fig. 5 mit Blick in Richtung der Pfeile. Fig. 9 zeigt also jeweils den Aufbau eines Schnitts in der Längsrichtung der Gateelektroden der MOS-Transistoren Q11 und Q2 in den Einheitszellen UC10 und UC00 (die manchmal als "Wortleitungen WL1b und WL0b" bezeichnet werden können).
Wie in Fig. 9 dargestellt, sind die jeweiligen Gateelektroden jeder Einheitszelle elektrisch unabhängig voneinander. Zwischen den benachbarten Gateelektroden ist eine Zwischenlagenisolierschicht IZ9 ausgebildet.
Die jeweiligen Gateelektroden werden jeweils über Kontaktierungspfropfen PG21 bzw. PG2 oberhalb einer Elementetrennisolierschicht STI mit der Wortleitung WL0b bzw. WL1b verbunden. Genauer gesagt: Ein Ende des Kontaktierungspfropfens PG21 erstreckt sich durch eine Zwischenlagenisolierschicht IZ1 und eine Siliziumnitridschicht G5 zu einer Metallschicht G4 jeder Gateelektrode, und das andere Ende ist mit einer Anschlusslage PD1 in einer Zwischenlagenisolierschicht IZ2 verbunden. Wie die jeweiligen Bitleitungen ist auch die Anschlussschicht PD1 eine Metallschicht der ersten Lage, und sie ist zum Sicherstellen eines Justierungsspielraums bereitgestellt.
Ein Ende des Kontaktierungspfropfens PG2 erstreckt sich durch die Zwischenlagenisolierschichten IZ5 und IZ4 auf jede Anschlussschicht PD1, und das andere Ende ist mit den Wortleitungen WL0b und WL1b verbunden, die in der Zwischenlagenisolierschicht IZ5 liegen. Auf der Zwischenlagenisolierschicht IZ5 sind die Zwischenlagenisolierschichten IZ6 und IZ7 in dieser Reihenfolge ausgebildet.
Die Oberflächen der Kontaktierungspfropfen PG2 und PG21, jeder Anschlussschicht PG1 und der Wortleitungen WL0b und WL1b sind mit einem Barrierenmetall bedeckt. Der Zweck dieses Barrierenmetalls liegt darin, thermische Diffusion von Metallatomen, die die jeweiligen Schichten bilden, in die umgebende Isolierschicht zu verhindern.
Es folgen Beispiele für Materialien der Zwischenlagenisolierschichten IZ1 bis IZ9. Die Zwischenlagenisolierschichten IZ1, IZ2, IZ5 und IZ7 sind aus SiOC gebildet, das eine kleine Dielektrizitätskonstante aufweist. Die Zwischenlagenisolierschichten IZ3, IZ4 und IZ6 sind aus SiC ausgebildet. Die Zwischenlagenisolierschichten IZ8 und IZ9 sind aus NSG (non-doped silicate glass) oder TEOS (tetraethyl orthosilicate) usw. ausgebildet. Die Zwischenlagenisolierschichten IZ8 und IZ9 können aus SiOC, SiOF oder ähnlichem ausgebildet sein, die Materialien mit geringer Dielektrizitätskonstante sind.
SiC wird als Zwischenlagenisolierschicht für den oberen Teil der Metallschicht sowie für die Zwischenlagenisolierschichten IZ3 und IZ6 verwendet, um Oxidierung der Metallschicht zu vermeiden. Ein beliebiges isolierendes Material, das in der Lage ist, die Oxidierung der Metallschicht zu verhindern, kann verwendet werden. Ein isolierendes Material mit einer kleineren Dielektrizitätskonstante ist jedoch in Hinblick auf die parasitäre Kapazität der Metallverdrahtung zu bevorzugen.
Als Material für die Metallverdrahtungslage, die Anschlusslage und den Kontaktierungspfropfen kann Kupfer, Aluminium, Aluminiumsilizium, Aluminium-Silizium-Kupferlegierung, Silber, Gold, Molybdän, Wolfram, usw. verwendet werden.
Auch wenn die vorangegangene Beschreibung sich auf einen Aufbau bezieht, bei dem das MRAM 100 auf einem Siliziumvolumensubstrat SB ausgebildet ist, kann anstelle des Siliziumvolumensubstrats SB auch ein SOI-Substrat (silicon on insulator) oder ein SON- Substrat (silicon on nothing) verwendet werden. Das gilt für alle Ausführungsformen, die im folgenden diskutiert werden.
Der Begriff "SON-Substrat" bezeichnet ein Substrat, in dem in einer Siliziumschicht, die unter einem Bereich zum Bilden eines Halbleiterelements liegt, Hohlräume ausgebildet sind. Alternativ können die Hohlräume mit Wasserstoff, Luft, Argon oder Stickstoff gefüllt sein.
Mit Bezug auf Fig. 10 und 11 wird der Betrieb des MRAM 100 beschrieben.
Fig. 10 ist ein Schaltbild des MRAM 100, das den dem in Fig. 5 dargestellten Abschnitt mit den Einheitszellen UC00, UC10, UC01 und UC11 entsprechenden Aufbau zeigt, wobei andere Speicherzellen weggelassen sind.
Ein den Einheitszellen UC00, UC10, UC01 und UC11 entsprechender Aufbau wird im folgenden als Speicherzelle mit der Adresse AD00, AD10, AD01 bzw. AD11 bezeichnet. In Fig. 10 sind die magnetoresistiven Elemente durch das Symbol für veränderliche Widerstände dargestellt.
Wie in Fig. 10 dargestellt, sind in der Speicherzelle mit der Adresse AD00 die MOS-Transistoren Q1 und Q2 in Reihe gestaltet, und ein magnetoresistives Tunnelelement MR00 ist zwischen den Bitleitungen BL0a und BL0b bereitgestellt. Die Gateeelektroden der MOS-Transistoren Q1 und Q2 sind jeweils mit den Wortleitungen WL0a und WL0b verbunden.
Das magnetoresistive Tunnelelement MR00 ist zwischen eine Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS- Transistoren Q1 und Q2 geschaltet. Der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR00 und der Speicherleitung ML0 wird als "Knoten N1" bezeichnet, der Verbindungsknoten zwischen den MOS-Transistoren Q1 und Q2 als "Knoten N2"; der Verbindungsknoten zwischen dem MOS-Transistor Q1 und der Bitleitung BL0a als "Knoten N3" und der Verbindungsknoten zwischen dem MOS-Transistor Q2 und der Bitleitung BL0b als "Knoten N4".
In der Speicherzelle mit der Adresse AD01 sind die MOS- Transistoren Q1 und Q2 in Reihe gestaltet, und ein magnetoresistives Tunnelelement MR01 ist zwischen den Bitleitungen BL1a und BL1b bereitgestellt. Die Gateeelektroden der MOS- Transistoren Q1 und Q2 sind jeweils mit den Wortleitungen WL0a und WL0b verbunden.
Das magnetoresistive Tunnelelement MR01 ist zwischen eine Speicherleitung ML1 und einen Verbindungsknoten zwischen den M0S- Transistoren Q1 und Q2 geschaltet. Der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR01 und der Speicherleitung ML0 wird als "Knoten N1" bezeichnet, der Verbindungsknoten zwischen den MOS-Transistoren Q1 und Q2 als "Knoten N2"; der Verbindungsknoten zwischen dem MOS-Transistor Q1 und der Bitleitung BL1a als "Knoten N3" und der Verbindungsknoten zwischen dem MOS-Transistor Q2 und der Bitleitung BL1b als "Knoten N4".
In der Speicherzelle mit der Adresse AD10 sind die MOS- Transistoren Q10 und Q11 in Reihe gestaltet, und ein magnetoresistives Tunnelelement MR10 ist zwischen den Bitleitungen BL0a und BL0b bereitgestellt. Die Gateeelektroden der MOS- Transistoren Q10 und Q11 sind jeweils mit den Wortleitungen WL1a und WL1b verbunden.
Das magnetoresistive Tunnelelement MR10 ist zwischen eine Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS- Transistoren Q10 und Q11 geschaltet. Der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR10 und der Speicherleitung ML0 wird als "Knoten N5" bezeichnet, der Verbindungsknoten zwischen den MOS-Transistoren Q10 und Q11 als "Knoten N6"; der Verbindungsknoten zwischen dem MOS-Transistor Q10 und der Bitleitung BL0a als "Knoten N7" und der Verbindungsknoten zwischen dem MOS-Transistor Q11 und der Bitleitung BL0b als "Knoten N8".
In der Speicherzelle mit der Adresse AD11 sind die MOS- Transistoren Q10 und Q11 in Reihe gestaltet, und ein magnetoresistives Tunnelelement MR11 ist zwischen den Bitleitungen BL1a und BL1b bereitgestellt. Die Gateeelektroden der MOS- Transistoren Q10 und Q11 sind jeweils mit den Wortleitungen WL1a und WL1b verbunden.
Für die oben erwähnten MOS-Transistoren Q1, Q2, Q10 und Q11 kann ohne Einschränkung auf einen MOS-Transistor ein beliebiges Schaltelement verwendet werden.
Die Speicherleitungen ML0 und ML1 sind über n-Kanal-MOS- Transistoren Q3 und Q31 jeweils gemeinsam mit einer Referenzspannungsquelle VR1 verbunden, und sie sind jeweils mit Stromquellen Schalter S1 bzw. S2 mit verbunden.
Die Bitleitungen BL0a, BL0b, BL1a und BL1b sind mit den Eingängen von Puffern mit Schalter B1, B2, B3 bzw. B4 verbunden. Die Ströme I0a, I0b, I1a und I1b werden jeweils den Puffern B1 bis B4 zugeführt und von ihnen verstärkt, und die resultierenden Ausgaben werden dann dem entsprechendem Leseverstärker SA1 zugeführt.
Der Leseverstärker SA1 beinhaltet: p-Kanal-MOS-Transistoren Q4 und Q5; eine Stromerfassschaltung, in der die Gateelektrode und die Sourceelektrode der MOS-Transistoren Q4 und Q5 überkreuzt und miteinander verbunden sind (d. h. eine Schaltung der ersten Stufe); und einen ersten und einen zweiten Spannungsverstärker, die die Ausgabe der Stromerfassschaltung empfangen (d. h. eine Schaltung der zweiten Stufe).
Der erste Spannungsverstärker beinhaltet einen p-Kanal-MOS- Transistor Q6 und einen n-Kanal-MOS-Transistor Q7, die in Reihe geschaltet sind und eine Inverterschaltung bilden. Die Gateelektroden der MOS-Transistoren Q6 und Q7 sind gemeinsam mit der Gateelektrode eines MOS-Transistors Q4 verbunden, und der Verbindungsknoten zwischen den MOS-Transistoren Q6 und Q7 ist ein Ausgangsknoten.
Der zweite Spannungsverstärker beinhaltet einen p-Kanal-MOS- Transistor Q8 und einen n-Kanal-MOS-Transistor Q9, die in Reihe geschaltet sind und eine Inverterschaltung bilden. Die Gateelektroden der MOS-Transistoren Q8 und Q9 sind gemeinsam mit der Gateelektrode eines MOS-Transistors Q5 verbunden, und der Verbindungsknoten zwischen den MOS-Transistoren Q8 und Q9 ist ein Ausgangsknoten.
In der Stromerfassschaltung sind die Sourceelektroden der MOS- Transistoren Q4 und Q5 jeweils über Widerstände R10 und R20 mit einem Potential Vss (Massepotential) verbunden.
Das folgende Beispiel bezieht sich auf den Leseverstärker SA1, der mit dem Puffer mit Schalter B1 verbunden ist. Die Ausgabe des Puffers B1 wird den Drainelektroden der MOS-Transistoren Q4 und Q6 zugeführt. Die Stromerfassschaltung empfängt einen Ausgangsstrom, der von dem Puffer B1 verstärkt worden ist, und führt eine Strom/Spannungs-Umwandlung durch, um ihre Ausgangsspannung (Gatespannung) zu erhalten. Dann führt die Stromerfassschaltung diese Ausgangsspannung dem ersten Spannungsverstärker zu, durch den diese Ausgangsspannung verstärkt und als eine Ausgangsspannung VOa ausgegeben wird.
Eine Stromquelle mit Schalter S3 führt den Drainanschlüssen der MOS-Transistoren Q5 und Q8 einen Referenzstrom Iref zu. Die Stromerfassschaltung führt eine Strom/Spannungs-Umwandlung des Referenzstroms durch, um ihre Ausgangsspannung (Gatespannung) zu erhalten, und führt diese Ausgangsspannung dem ersten Spannungsverstärker zu, durch den diese Ausgangsspannung verstärkt und als eine Ausgangsspannung /VOa ausgegeben wird.
Eine durch den von dem Puffer B1 ausgegebenen Strom erzeugte Signalspannung ändert dynamisch die logischen Schwellenspannungen der MOS-Transistoren Q6 und Q7, so dass die Schwellenspannungen sich in umgekehrter Richtung ändern wie die Gatepotentiale, d. h. die logische Schwellenspannung der Inverterschaltung sinkt, wenn das Gatepotential ansteigt. Demzufolge kann im Hinblick auf eine Fehlanpassung eines Arbeitspunkts zwischen der Stromerfassschaltung und dem ersten Spannungsverstärker ein großer Betriebsspielraum erzielt werden. Das gilt auch für die Beziehung zwischen der Stromerfassschaltung und dem zweiten Spannungsverstärker.
Auch wenn der Leseverstärker SA1 die Ausgabe der Stromerfassschaltung in dem ersten und zweiten Spannungsverstärker verstärkt, ist ein solcher zweistufiger Aufbau nicht immer erforderlich, und eine einzelne Stromerfassschaltung kann den zweistufigen Aufbau ersetzen.
Es ist auch möglich, eine beliebige Stromerfassschaltung mit einem anderen als dem in Fig. 10 dargestellten Aufbau oder eine Spannungserfassschaltung zu verwenden. Eine Stromerfassschaltung ist jedoch zu bevorzugen, da sie eine hohe Betriebsgeschwindigkeit aufweist und auch bei einer niedrigen Spannung betrieben werden kann.
Wenn der Verstärkungsfaktor des Leseverstärkers groß genug ist, können die Puffer B1 bis B4 weggelassen werden. Anstelle der Puffer B1 bis B4 können MOS-Transistoren unter Verwendung der Schalter BB1 bis BB4 als Gateelektrode verwendet werden.
Das gilt auch für die Leseverstärker SA1, die die Ausgaben der Puffer mit Schalter B2 bis B4 empfangen. Anstelle der Stromquelle mit Schalter S3 liefern die Stromquellen mit Schalter S4, S5 bzw. S6 dem entsprechenden Leseverstärker SA1 einen Referenzstrom Iref, so dass Spannungen V0b und /V0b, Spannungen V1a und /V1a und Spannung V1b und /V1b paarweise ausgegeben werden.
Mit Hilfe des in Fig. 11 dargestellten Zeitverlaufsdiagramm und mit Bezug auf Fig. 10 wird der Betrieb des MRAM 100 beschrieben. Das folgende Beispiel bezieht sich auf den Schreib/Lese- Vorgang von Daten an der Adresse AD00.
Fig. 11 ist ein Zeitverlaufsdiagramm verschiedener Spannungen und Ströme bei einem Datenschreib/Lese-Vorgang an der Adresse AD00 in dem MRAM 100. Beim Schreiben von Daten an die Adresse AD00 wird einem Schalter W1 einer Stromquelle mit Schalter S1 eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und ein Strom I1 durch eine Speicherleitung ML0 fließt. Durch den hindurchfließenden Strom ändert sich die Spannung an der Speicherleitung ML0 so, dass sie wie in Fig. 11 dargestellt größer wird als die Spannung Vss. Der Bitleitung BL0a wird für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung BL0b für diese Zeitspanne die Spannung Vss zugeführt wird. Da die Bitleitungen BL1a und BL1b und die Wortleitungen WL1a und WL1b unabhängig von dem Schreib/Lese-Vorgang von Daten an der Adresse AD00 sind, wird der Zustand der Spannung Vss beibehalten.
Beide Wortleitungen WL0a und WL0b führen für eine vorbestimmte Zeitspanne die Versorgungsspannung Vdd zu, so dass die n-Kanal- MOS-Transistoren Q1 und Q2 eingeschaltet werden. Dadurch fließt ein Strom I2 von dem Knoten N4 zu dem Knoten N3.
Demzufolge wird zum Durchführen des Schreibens durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I2 erzeugen, der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelements MR00 festgelegt. Der Magnetisierungsvektor der ferromagnetischen Schicht FM2 liegt fest und bleibt unverändert.
Durch die oben beschriebene Abfolge von Vorgängen wird Information in das magnetoresistive Tunnelelement MR00 (d. h. an die Adresse AD00) geschrieben. Diese geschriebene Information wird als "logisch 0" betrachtet.
Wenn daraufhin der Schalter W1 der Stromquelle mit Schalter S1 ausgeschaltet wird, fließt kein Strom I1 durch die Speicherleitung ML0. Anschließend wird das Potential der Speicherleitung ML0 auf die Spannung Vss vorgeladen.
Die Spannungen der Wortleitungen WL0a und WL0b werden beide auf die Spannung Vss gelegt, so dass die MOS-Transistoren Q1 und Q2 ausgeschaltet werden. Auch den Bitleitungen BL0a und BL0b wird die Spannung Vss zugeführt. Diese Zeitspanne wird als "Bereitschaftszeit" (standby) bezeichnet.
Wenn der dem oben beschriebenen Logikpegel entgegengesetzte Wert "logisch 1" in das magnetoresistive Tunnelelement MR00 geschrieben wird, wird der Bitleitung BL0b für eine vorherbestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, während der Bitleitung BL0a für diese Zeitspanne die Spannung Vss zugeführt wird. Dem Schalter W1 der Stromquelle mit Schalter S1 wird eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und ein Strom I1 durch die Speicherleitung ML0 fließt. Durch den hindurchfließenden Strom ändert sich die Spannung auf der Speicherleitung ML0 so, dass sie wie in Fig. 11 dargestellt größer wird als die Spannung Vss. Den Wortleitungen WL0a und WL0b wird für eine vorbestimmte Zeitspanne die Spannung Vdd zugeführt, so dass die n-Kanal-MOS-Transistoren Q1 und Q2 eingeschaltet werden. Dadurch fließt ein Strom I2 von dem Knoten N4 zu dem Knoten N3.
Demzufolge wird zum Durchführen des Schreibens durch ein gegenseitiges (gekoppeltes) Magnetfeld, das die Ströme I1 und I2 erzeugen, der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelements MR00 festgelegt. Da der Strom I2 von dem Knoten N4 zu dem Knoten N3 fließt, ist die Richtung des Magnetisierungsvektors anders als beim Schreiben von "logisch 0", so dass das dem "logisch 0" entgegensetzte "logisch 1" geschrieben wird. Dabei bleibt der Magnetisierungsvektor der ferromagnetischen Schicht FM2 unverändert.
Beim Lesen von Daten von der Adresse AD00 wird zunächst einem MOS-Transistor Q3, der als Ausgangsschalter einer Referenzspannungsquelle VR1 wirkt, eine vorbestimmte Spannung als Gatesteuersignal RR1 zugeführt, so dass der MOS-Transistor Q3 eingeschaltet wird. Die Zeitspanne, in der die vorbestimmte Spannung zugeführt wird, ist so eingestellt, dass sie größer ist als eine vorbestimmte Zeitspanne, die für das Lesen erforderlich ist.
Durch diesen Vorgang wird der Speicherleitung ML0 die Referenzspannung Vref zugeführt. Auch wenn die Referenzspannung Vref denselben Wert haben kann wie die Spannung Vdd oder einen anderen Wert, muss die Referenzspannung Vref so eingestellt werden, dass die magnetoresistive Tunnelrate (TMRR) groß genug ist.
Die Beziehung zwischen der TMRR und der Spannung (in diesem Fall der Referenzspannung Vref), die der Speicherleitung Zugeführt wird, ist im allgemeinen so, dass die TMRR abnimmt, wenn die Referenzspannung Vref ansteigt. Daher wird der Wert der Referenzspannung Vref auf einen Wert eingestellt, bei dem eine TMRR erzielt werden kann, die größer oder gleich einem bestimmten Wert ist.
Bevor der MOS-Transistor Q1 eingeschaltet wird, fließt über das magnetoresistive Tunnelelement MR00 ein geringer oder gar kein Strom, wodurch an dem magnetoresistiven Tunnelelement MR00 kein Spannungsabfall bewirkt wird. Daher liegen beide Knoten N1 und N2 auf der Spannung Vref.
Wenn die Information in die Bitleitung BL0a ausgelesen wird, wird durch Zuführen der Spannung Vdd zu der Wortleitung WL0a und der Spannung Vss zu der Wortleitung WL0b der MOS-Transistor Q1 eingeschaltet, und der MOS-Transistor Q2 bleibt ausgeschaltet. Wenn der MOS-Transistor Q1 eingeschaltet ist, fließt Strom durch das magnetoresistive Tunnelelement MR00, wodurch ein Spannungsabfall Vmr bewirkt wird, der dem Widerstandswert des magnetoresistiven Tunnelelements MR00 entspricht, der durch die Magnetisierungsrichtung eines ferromagnetischen Materials bestimmt wird. Demzufolge wird dem Knoten N2 eine Spannung (Referenzspannung Vref) - (Spannungsabfall Vmr) zugeführt.
Dieser Spannungsabfall Vmr wird so festgelegt, dass der durch den MOS-Transistor Q1 fließende Strom annähernd identisch ist mit dem durch das magnetoresistive Tunnelelement MR00 fließenden Strom I0a.
Da der MOS-Transistor Q2 ausgeschaltet ist, fließt fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR00 fließt, über den MOS-Transistor Q1 als Strom I0a zu der Bitleitung BL0a.
Wenn einem Schalter BB1 eines Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt wird, so dass der Puffer B1 eingeschaltet ist, wird der Strom I0a verstärkt und dem Leseverstärker SA1 zugeführt. In dem Leseverstärker SA1 werden der verstärkte Strom I0a und der Referenzstrom Iref, der von der Stromquelle S3 ausgegeben wird, verglichen, um eine Beziehung zwischen ihrer Größe zu erfassen und dadurch Information zu lesen.
Nachdem die Information auf die Bitleitung BL0a ausgelesen wurde, wird dem Schalter BB1 des Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt, so dass der Puffer B1 ausgeschaltet wird.
Weiterhin wird den Wortleitungen WL0a und WL0b die Spannung Vss zugeführt, so dass die MOS-Transistoren Q1 und Q2 ausgeschaltet werden.
Anschließend wird die Spannung Vss dem Gatesteuersignal RR1 des MOS-Transistors Q3 zugeführt, der der Ausgangsschalter der Referenzspannungsquelle VR1 ist, so dass der MOS-Transistor Q3 ausgeschaltet wird. Die Spannung an der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen.
Demzufolge wird die Spannung Vss den Wortleitungen WL0a und WL0b und den Bitleitungen BL0a und BL0b zugeführt, und die Spannung der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen, wodurch die Bereitschaftszeit begonnen wird.
Da ein MOS-Transistor 31, der als Ausgangsschalter der Referenzspannungsquelle VR1 dient, und eine Stromquelle mit Schalter SZ unabhängig von dem Daten/Schreib-Lese-Vorgang an der Adresse AD00 sind, behalten die dem Schalter W2 der Stromquelle mit Schalter S2 zugeführte Spannung und das Gatesteuersignal RR2 des MOS-Transistors Q31 den Zustand der Spannung Vss. Auch die Speicherleitung ML1 behält den Zustand der Spannung Vss.
Um Information in die Bitleitung BL0b zu lesen, kann der Wortleitung WL0a die Spannung Vss und der Wortleitung WL0b die Spannung Vdd zugeführt werden, so dass der MOS-Transistor Q2 eingeschaltet wird und der MOS-Transistor Q1 ausgeschaltet bleibt.
Wie oben beschrieben leiten die in Reihe zwischen die Bitleitungen geschalteten MOS-Transistoren wie z. B. die MOS- Transistoren Q1 und Q2 den einem magnetoresistiven Tunnelelementen zugeführten Strom zu den Bitleitungen, und sie bilden auch einen Pfad zum Schreiben von Information in das magnetoresistive Tunnelelement. Daher werden diese MOS-Transistoren in einigen Fällen auch als "Pfadtransistor" oder "Tor" bezeichnet. Die Verdrahtung zum Verbinden der MOS-Transistoren Q1 und Q2 wird in einigen Fällen allgemein als "als Strompfad zum Schreiben/Lesen von Information des magnetischen Tunnelübergangselements dienende Verdrahtung" bezeichnet.
Im folgenden wird der Betrieb beschrieben, bei dem Informationen aus Speicherzellen an unterschiedlichen Adressen, die gemeinsam eine Bitleitung nutzen, mit unabhängigem Zeitablauf (d. h. asynchron) gelesen werden. Es folgt der Vorgang des Lesens von Information aus den magnetoresistiven Tunnelelementen MR00 und MR10.
Zunächst wird eine vorbestimmte Spannung als eine Gatesteuerspannung RR1 zugeführt, so dass der MOS-Transistor Q3, der als ein Ausgangsschalter der Referenzspannungsquelle VR1 dient, eingeschaltet wird. Dadurch wird der Speicherleitung ML0 eine Referenzspannung Vref zugeführt.
Durch Zufuhr der Spannung Vdd zu den Wortleitungen WL0a und WL1b und der Spannung Vss zu den Wortleitungen WL0b und WL1a werden die MOS-Transistoren Q1 und Q11 eingeschaltet, und die MOS-Transistoren Q2 und Q10 bleiben ausgeschaltet.
Wenn die MOS-Transistoren Q1 und Q11 eingeschaltet werden, fließt Strom durch die magnetoresistiven Tunnelelemente MR00 und MR10 und bewirkt dadurch einen Spannungsabfall Vmr, der den Widerstandswerten der magnetoresistiven Tunnelelemente MR00 und MR10 entspricht, die durch die Magnetisierungsrichtung des ferromagnetischen Materials festgelegt sind. Demzufolge wird den Knoten N2 und N6 jeweils eine Spannung (Referenzspannung Vref) - (Spannungsabfall Vmr) zugeführt.
Dieser Spannungsabfall Vmr ist so festgelegt, dass der durch die MOS-Transistoren Q1 und Q11 fließende Strom annähernd identisch ist mit den Strömen I0a und I0b, die jeweils durch die magnetoresistiven Tunnelelemente MR00 und MR10 fließen.
Da der MOS-Transistor Q2 ausgeschaltet ist, fließt fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR00 fließt, über den MOS-Transistor Q1 als Strom I0a zu der Bitleitung BL0a.
Da der MOS-Transistor Q10 ausgeschaltet ist, fließt fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR10 fließt, über den MOS-Transistor Q11 als Strom I1a zu der Bitleitung BL0a.
Wenn den Schaltern BB1 und BB2 der Puffer mit Schalter B1 und B2 eine Spannung zugeführt wird, so dass die Puffer B1 und B2 eingeschaltet sind, werden die Ströme I0a und I0b verstärkt und den jeweiligen Leseverstärkern SA1 zugeführt, durch die diese Ströme zum Lesen von Information erfasst und verstärkt werden. Anschließend bleibt das MRAM 100 im Bereitschaftszustand bis zu dem nächsten Lese- oder Schreibvorgang.
Wie oben beschrieben, ist in dem MRAM 100 für eine einzelne Speicherzelle ein Paar von Bitleitungen bereitgestellt, und zwischen das magnetoresistive Tunnelelement und jede der zwei Bitleitungen ist ein Schaltelement geschaltet. Durch eine Steuerung, bei der die Schaltelemente selektiv eingeschaltet werden, wenn die Information der magnetoresistiven Tunnelelemente gelesen wird, ist es möglich, Information von verschiedenen Speicherzellen an unterschiedlichen Adressen, die dieselbe Bitleitung nutzen, mit unabhängigem Zeitverlauf (asynchron) zu lesen.
Wenn in Speicherzellen bei unterschiedlichen Adressen, die eine Bitleitung gemeinsam nutzen, zwei Adressen zur Auswahl stehen, ist es natürlich möglich, Information aus den zwei Adressen gleichzeitig zu lesen. In diesem Beispiel muss ein Zeitablauf, mit dem die vorbestimmte Spannung den gepaarten Wortleitungen zugeführt wird, die jeweils mit den Speicherzellen an den zwei unterschiedlichen Adressen verbunden sind, mit einem Zeitablauf synchronisiert werden, mit dem der mit jeder Bitleitung verbundene Puffer eingeschaltet wird.
In dem oben beschriebenen MRAM 100 sind die magnetoresistiven Elemente MR00, MR10, MR01 und MR11 in derselben Lage bereitgestellt wie die Gateelektroden der MOS-Transistoren, wie mit Bezug auf Fig. 6 beschrieben. Es ist jedoch auch möglich, einen Aufbau wie bei dem in Fig. 12 dargestellten MRAM 100A zu verwenden.
Fig. 12 ist eine Darstellung, die Fig. 6 entspricht, wobei ähnliche Teile mit denselben Bezugszeichen versehen sind wie in Fig. 6. Eine Beschreibung dieser ähnlichen Teile unterbleibt im folgenden.
Wie in Fig. 12 dargestellt, sind in dem MRAM 100A die magnetoresistiven Elemente MR00, MR10, MR01 und MR11 (in Fig. 12 sind nur die Elemente MR10 und MR11 dargestellt) auf der Oberseite einer Lage bereitgestellt, in der die Bitleitung BL0a, BL0b, BL1a und BL1b gebildet werden.
Insbesondere ist jede Source/Drain-Schicht SD der MOS- Transistoren Q10 und Q11 mit einem Kontaktierungspfropfen PG1 aus einem elektrisch leitenden Material verbunden. Zwei Kontaktierungspfropfen PG1, die mit benachbarten Source/Drain- Schichten SD verbunden sind, wobei zwischen ihnen eine Elementetrennisolierschicht STI eingebettet ist, sind mit einer gemeinsamen Verdrahtung CL verbunden. Die gemeinsame Verdrahtung CL besteht aus demselben Material wie die jeweiligen Bitleitungen und ist in derselben Lage ausgebildet wie diese Bitleitungen, um die oben erwähnten zwei Kontaktierungspfropfen PG1 elektrisch miteinander zu verbinden.
Der Kontaktierungspfropfen PG1, der nicht mit der gemeinsamen Verdrahtung CL verbunden ist, ist in einer Einheitszelle UC10 mit der Bitleitung BL0a bzw. BL0b verbunden und in einer Einheitszelle UC11 mit den Bitleitungen BL1a und BL1b.
Die magnetoresistiven Tunnelelemente MR10 und MR11 sind auf der gemeinsamen Verdrahtung CL ausgebildet, wobei eine Barrierenmetallschicht BM1 dazwischen liegt. Die magnetoresistiven Tunnelelemente MR10 und MR11 werden dadurch gebildet, dass eine antiferromagnetische Schicht AFM, eine ferromagnetische Schicht FM2, eine Isolierschicht BT1 und eine ferromagnetische Schicht FM1 in dieser Reihenfolge gestapelt werden.
Die ferromagnetischen Schichten FM1 der magnetoresistiven Tunnelelemente MR10 und MR11 sind jeweils mit der Speicherleitung ML0 bzw. ML1 verbunden.
Die magnetoresistiven Tunnelelemente MR10 und MR11 sind in den Zwischenlagenisolierschichten IZ3 und IZ4 ausgebildet. Die Speicherleitungen ML0 und ML1 sind in einer Zwischenlagenisolierschicht IZ5 ausgebildet, und Zwischenlagenisolierschichten IZ6 und IZ7 sind in dieser Reihenfolge auf der Zwischenlagenisolierschicht IZ5 gestapelt. Auch wenn die vorangegangene Beschreibung sich auf den Aufbau der Einheitszellen UC10 und UC11 bezieht, haben die anderen Einheitszellen denselben Aufbau, und dasselbe gilt für einen Dummy-Bereich. Der Betrieb des MRAM 100A ist derselbe wie der des MRAM 100.
In dem MRAM 100A sind die magnetoresistiven Tunnelelemente oberhalb der Lage zum Bilden der Bitleitungen ausgebildet, und daher werden diese Elemente gebildet, nachdem die Bitleitungen gebildet worden sind.
Wenn das magnetoresistive Tunnelelement einer Temperatur ausgesetzt ist, die höher ist als die Curie-Temperatur, verliert das magnetische Material seine magnetischen Eigenschaften. Jedoch auch wenn es nicht die Curie-Temperatur erreicht, können eine lange Wärmebehandlung bzw. häufige Wärmebehandlungen die Magnetisierungsstärke des ferromagnetischen Materials allmählich schwächen und die charakteristischen Eigenschaften des magnetoresistiven Tunnelelements verschlechtern. Da das magnetoresistive Tunnelelement vorzugsweise in einem späteren Schritt der MRAM-Herstellung gebildet wird, ist der Aufbau des MRAM 100A in dieser Hinsicht effektiv.
In dem in der ersten Ausführungsform beschriebenen MRAM 100 ist das magnetoresistive Tunnelelement zwischen der Speicherleitung und der Verdrahtung ausgebildet, durch die der Bitleitungsstrom geführt wird. Das magnetoresistive Tunnelelement kann eine Verdrahtung zum Ändern der Magnetisierungsrichtung einer ferromagnetischen Schicht aufweisen wie bei dem mit Bezug auf Fig. 1 beschriebenen magnetoresistiven Tunnelelement.
Eine zweite Ausführungsform der vorliegenden Erfindung zielt auf den Aufbau und Betrieb eines MRAM 200, das ein mit Bezug auf Fig. 1 beschriebenes magnetoresistives Tunnelelement MR verwendet.
Wie in Fig. 13 dargestellt, weist das MRAM 200 magnetoresistive Tunnelelement MR21, MR22, MR23 und MR24 in Speicherzellen auf, die jeweils die Adressen AD21, AD22, AD23 und AD24 haben.
Die magnetoresistiven Tunnelelemente MR21, MR22, MR23 und MR24 haben Steuerverdrahtungen WR21, WR22, WR23 und WR24 zum jeweiligen Steuern der Magnetisierungsrichtungen einer ferromagnetischen Schicht. Diese Elemente sind Widerstandselemente, deren Widerstandswert sich in Abhängigkeit von dem Magnetfeld ändert, das erzeugt wird, wenn Strom durch diese Steuerverdrahtungen WR21 bis WR24 fließt.
In der Speicherzelle an der Adresse AD21 ist ein Ende des magnetoresistiven Tunnelelements MR21 über einen n-Kanal-MOS- Transistor Q11 elektrisch mit einer Referenzspannungsquelle VR11 verbunden, und das andere Ende ist über n-Kanal-MOS- Transistoren Q12 und Q13 jeweils mit der Bitleitung BL1b bzw. BL1a verbunden. Die Bitleitungen BL1b und BL1a sind jeweils mit Puffern mit Schalter B11 und B12 verbunden. Die Puffer B11 und B12 geben jeweils einen Ausgangsstrom Iout1 und Iout2 aus.
Die Gateelektroden der MOS-Transistoren Q12 und Q13 sind jeweils mit der Wortleitung WL1b bzw. WL1a verbunden.
Ein Ende des magnetoresistiven Tunnelelements MR21 ist auch mit einer bidirektionalen Stromquelle S11 verbunden, und die Steuerverdrahtung WR21 des Elements MR21 ist mit einer Verdrahtung R1 verbunden, der von einer Stromquelle mit Schalter S13 ein Strom zugeführt wird.
In der Speicherzelle an der Adresse AD22 ist ein Ende des magnetoresistiven Tunnelelements MR22 über einen n-Kanal-MOS- Transistor Q11 elektrisch mit einer Referenzspannungsquelle VR11 verbunden, und das andere Ende ist über n-Kanal-MOS- Transistoren Q16 und Q17 jeweils mit der Bitleitung BL1b bzw. BL1a verbunden.
Die Gateelektroden der MOS-Transistoren Q16 und Q17 sind jeweils mit der Wortleitung WL2b bzw. WL2a verbunden.
Ein Ende des magnetoresistiven Tunnelelements MR22 ist auch mit der bidirektionalen Stromquelle S11 verbunden, und die Steuerverdrahtung WR22 des Elements MR22 ist mit einer Verdrahtung R2 verbunden, der von einer Stromquelle mit Schalter S14 ein Strom zugeführt wird.
In der Speicherzelle an der Adresse AD23 ist ein Ende des magnetoresistiven Tunnelelements MR23 über einen n-Kanal-MOS- Transistor Q14 elektrisch mit einer Referenzspannungsquelle VR11 verbunden, und das andere Ende ist über n-Kanal-MOS- Transistoren Q14 und Q15 jeweils mit der Bitleitung BL2b bzw. BL2a verbunden. Die Bitleitungen BL2b und BL2a sind jeweils mit Puffern mit Schalter B13 und B14 verbunden. Die Puffer B13 und B14 geben jeweils einen Ausgangsstrom Iout3 und Iout4 aus.
Die Gateelektroden der MOS-Transistoren Q14 und Q15 sind jeweils mit der Wortleitung WL1b bzw. WL1a verbunden.
Ein Ende des magnetoresistiven Tunnelelements MR23 ist auch mit einer bidirektionalen Stromquelle S12 verbunden, und die Steuerverdrahtung WR23 des Elements MR23 ist mit einer Verdrahtung R1 verbunden, der von einer Stromquelle mit Schalter S13 ein Strom zugeführt wird.
In der Speicherzelle an der Adresse AD24 ist ein Ende des magnetoresistiven Tunnelelements MR24 über einen n-Kanal-MOS- Transistor Q14 elektrisch mit einer Referenzspannungsquelle VR11 verbunden, und das andere Ende ist über n-Kanal-MOS- Transistoren Q18 und Q19 jeweils mit der Bitleitung BL2b bzw. BL2a verbunden.
Die Gateelektroden der MOS-Transistoren Q18 und Q19 sind jeweils mit der Wortleitung WL2b bzw. WL2a verbunden.
Ein Ende des magnetoresistiven Tunnelelements MR22 ist auch mit der bidirektionalen Stromquelle S12 verbunden, und die Steuerverdrahtung WR24 des Elements MR24 ist mit einer Verdrahtung R2 verbunden, der von einer Stromquelle mit Schalter S14 ein Strom zugeführt wird.
Die bidirektionalen Stromquellen S11 und S12 sind in der Lage, drei Arten von Vorgängen durchzuführen. Wenn zum Beispiel bei der bidirektionalen Stromquelle S1 ein Steuersignal C1 positiv "+" ist, wird mit Bezug auf die Zeichnung ein Strom nach rechts geführt, und wenn das Steuersignal C1 negativ "-" ist, nach links. Wenn das Steuersignal C1 weder positiv "+" noch negativ "-" ist, arbeitet die bidirektionale Stromquelle S11 nicht und verbleibt in dem Bereitschaftszustand. Dasselbe gilt für die Stromquelle S12.
Mit Hilfe des in Fig. 14 dargestellten Zeitverlaufdiagramms und mit Bezug auf Fig. 13 wird der Betrieb des MRAM 200beschrieben. Das folgende Beispiel bezieht sich auf einen Daten/Schreib-Lesevorgang an der Adresse AD21.
Fig. 14 ist ein Zeitverlaufsdiagram verschiedener Spannungen und Ströme bei dem Datenlese/Schreibbetrieb an der Adresse AD21 in dem MRAM 200. Beim Schreiben von Daten an die Adresse AD21 wird der Stromquelle S11 für eine vorbestimmte zum Datenschreiben erforderliche Zeitspanne ein positives "+" Signal als Steuersignal C1 der bidirektionalen Stromquelle S11 zugeführt, so dass in Fig. 14 durch die Verdrahtung WC1 ein Strom Ic1 (+Ic1) nach rechts fließt.
Einem Schalter W13 wird ein Einschaltsignal zugeführt, so dass die Stromquelle mit Schalter S13 eingeschaltet wird und ein Strom IR1 von der Stromquelle S13 der Verdrahtung R1 zugeführt wird.
Durch ein gegenseitiges Magnetfeld, das der Strom Ic1 (in diesem Fall "+Ic1") und der Strom IR1 erzeugen, wird der Magnetisierungsvektor einer ferromagnetischen Schicht des magnetoresistiven Tunnelelements MR21 zum Durchführen des Schreibens festgelegt.
Durch die oben erwähnte Abfolge von Vorgängen wird Information in das magnetoresistive Tunnelelement MR21 (d. h. an die Adresse AD21) geschrieben. Diese geschriebene Information wird als "logische 0" angesehen. Das MRAM 200 verbleibt bis zu dem nächsten Schreib- bzw. Lesevorgang in dem Bereitschaftszustand.
Wenn dagegen eine dem oben beschriebenen Logikpegel entgegengesetzte "logische 1" in das magnetoresistive Tunnelelement MR21 geschrieben wird, wird für eine vorbestimmte zum Schreiben erforderliche Zeitspanne ein negatives "-" Signal als Steuersignal C1 der bidirektionalen Stromquelle S1 zugeführt, so dass in Fig. 14 durch die Verdrahtung WC1 ein Strom IC1 (-Ic1) nach links geführt wird.
Dem Schalter W13 wird ein Einschaltsignal zugeführt, so dass die Stromquelle mit Schalter S13 eingeschaltet wird und ein Strom IR1 von der Stromquelle S13 der Verdrahtung R1 zugeführt wird.
Durch ein gegenseitiges Magnetfeld, das der Strom Ic1 (in diesem Fall "1Ic1") und der Strom IR1 erzeugen, wird der Magnetisierungsvektor einer ferromagnetischen Schicht des magnetoresistiven Tunnelelements MR21 zum Durchführen des Schreibens festgelegt.
Durch die oben erwähnte Abfolge von Vorgängen wird eine "logische 1" als Information in das magnetoresistive Tunnelelement MR21 geschrieben. Das MRAM 200 verbleibt bis zu dem nächsten Schreib- bzw. Lesevorgang in dem Bereitschaftszustand.
Da die Bitleitungen BL2a und BL2b und die Wortleitungen WL2a und WL2b unabhängig von dem Datenschreib/Lese-Vorgang an der Adresse AD21 sind, behalten sie den Zustand der Spannung Vss.
Auch wenn das magnetoresistive Tunnelelement MR22 an der Adresse AD22 von dem durch den in der Verdrahtung WC1 fließenden Strom Ic1 erzeugten Magnetfeld beeinflusst wird, wird in das magnetoresistive Tunnelelement MR22 keine Information geschrieben, weil kein Strom durch eine Verdrahtung R2 fließt.
Auch wenn der Strom Ic1 durch die Verdrahtung R1 fließt, wird in das magnetoresistive Tunnelelement MR23 an der Adresse AD23 keine Information geschrieben, weil kein Strom durch eine Verdrahtung WC2 fließt. Die magnetoresistiven Tunnelelemente, denen nur einer der zwei Ströme zum Steuern der Magnetisierungsrichtung zugeführt wird, wie z. B. die magnetoresistiven Tunnelelemente MR22 und MR23, werden im folgenden als "halbausgewählte magnetoresistive Tunnelelemente" bezeichnet.
Beim Datenlesen von der Adresse AD21 wird eine Spannung VDD als Gatesteuersignal RR11 zugeführt, so dass ein als Ausgangsschalter einer Referenzspannungsquelle VR11 dienender MOS-Transistor Q11 eingeschaltet wird.
Dadurch wird einem Ende des magnetoresistiven Tunnelelements MR21 eine Referenzspannung Vref zugeführt. Auch wenn die Referenzspannung Vref denselben Wert haben kann wie die Spannung VDD oder einen anderen Wert, muss die Referenzspannung Vref so eingestellt werden, dass die magnetoresistive Tunnelrate TMRR groß genug ist.
Beim Auslesen von Information auf die Bitleitung BL1a wird durch Zufuhr der Spannung Vdd zu einer Wortleitung WL1a und der Spannung Vss zu einer Wortleitung WL1b der MOS-Transistor Q13 eingeschaltet, während der MOS-Transistor Q12 ausgeschaltet bleibt.
Wenn der MOS-Transistor Q13 eingeschaltet wird, fließt durch das magnetoresistive Tunnelelement MR21 ein Strom, der dem Widerstandswert des magnetoresistiven Tunnelelementes MR21 entspricht (die Größe des Stromes wird durch die Magnetisierungsrichtung des ferromagnetischen Materials festgelegt). Da der MOS-Transistor Q12 ausgeschaltet ist, fließt jedoch fast der gesamte durch das magnetoresistive Tunnelelement MR21 fließende Strom über den MOS-Transistor Q13 zu der Bitleitung BL1a.
Durch Zuführen der Spannung Vdd zu einem Schalter BB12 eines Puffers mit Schalter B12 wird der Puffer B12 eingeschaltet, so dass der durch die Bitleitung BL1a fließende Strom verstärkt und als Strom Iout2 ausgegeben wird.
Der Strom Iout2 wird einem (nicht dargestellten) Leseverstärker zugeführt, z. B. dem in Fig. 10 dargestellten Leseverstärker SA1, durch den der Strom zum Lesen der Information erfasst und verstärkt wird. Danach verbleibt das MRAM 200 in dem Bereitschaftszustand bis zum nächsten Schreib- oder Lesevorgang.
Beim Auslesen von Information auf die Bitleitung BL1b wird durch Zufuhr der Spannung Vdd zu einer Wortleitung WL1b und der Spannung Vss zu einer Wortleitung WL1a der MOS-Transistor Q12 eingeschaltet, während der MOS-Transistor Q13 ausgeschaltet bleibt.
Wenn der MOS-Transistor Q12 eingeschaltet wird, fließt durch das magnetoresistive Tunnelelement MR21 ein Strom, der dem Widerstandswert des magnetoresistiven Tunnelelementes MR21 entspricht (die Größe des Stromes wird durch die Magnetisierungsrichtung des ferromagnetischen Materials festgelegt). Da der MOS-Transistor Q13 ausgeschaltet ist, fließt jedoch fast der gesamte durch das magnetoresistive Tunnelelement MR21 fließende Strom über den MOS-Transistor Q12 zu der Bitleitung BL1b.
Durch Zuführen der Spannung Vdd zu einem Schalter BB11 eines Puffers mit Schalter B11 wird der Puffer B11 eingeschaltet, so dass der durch die Bitleitung BL1b fließende Strom verstärkt und als Strom Iout1 ausgegeben wird.
Der Strom Iout1 wird einem (nicht dargestellten) Leseverstärker zugeführt, z. B. dem in Fig. 10 dargestellten Leseverstärker SA1, durch den der Strom zum Lesen der Information erfasst und verstärkt wird. Danach verbleibt das MRAM 200 in dem Bereitschaftszustand bis zum nächsten Schreib- oder Lesevorgang.
Die in Reihe zwischen die Bitleitungen geschalteten MOS- Transistoren wie z. B. die MOS-Transistoren Q12 und Q13 leiten den einem magnetoresistiven Tunnelelementen zugeführten Strom zu den Bitleitungen, und sie bilden auch einen Pfad zum Schreiben von Information in das magnetoresistive Tunnelelement. Daher werden diese MOS-Transistoren in einigen Fällen auch als "Tor" bezeichnet. Die Verdrahtung zum Verbinden der MOS- Transistoren Q12 und Q13 wird in einigen Fällen allgemein als "als Strompfad zum Schreiben/Lesen von Information des magnetischen Tunnelübergangselements dienende Verdrahtung" bezeichnet.
Im folgenden wird der Betrieb beschrieben, bei dem Informationen aus Speicherzellen an unterschiedlichen Adressen, die gemeinsam eine Bitleitung nutzen, mit unabhängigem Zeitablauf (d. h. asynchron) gelesen werden. Das folgende Beispiel bezieht sich auf den Vorgang des Lesens von Information aus den magnetoresistiven Tunnelelementen MR21 und MR22.
Zunächst wird die Spannung VDD als eine Gatesteuerspannung RR11 zugeführt, so dass der als Ausgangsschalter der Referenzspannungsquelle VR11 dienende MOS-Transistor Q11 eingeschaltet wird.
Dadurch wird jedem der magnetoresistiven Tunnelelemente MR21 und MR22 eine Referenzspannung Vref zugeführt.
Durch Zuführen der Spannung VDD zu den Wortleitungen WL1a und WL2b und durch Zuführen der Spannung Vss zu den Wortleitungen WL1b und WL2a werden die MOS-Transistoren Q13 und Q16 eingeschaltet, während die MOS-Transistoren Q12 und Q17 ausgeschaltet bleiben.
Wenn der MOS-Transistor Q13 eingeschaltet wird, fließt durch das magnetoresistive Tunnelelement MR21 ein Strom, der dem Widerstandswert des magnetoresistiven Tunnelelementes MR21 entspricht (die Größe des Stromes wird durch die Magnetisierungsrichtung des ferromagnetischen Materials festgelegt). Da der MOS-Transistor Q12 ausgeschaltet ist, fließt jedoch fast der gesamte durch das magnetoresistive Tunnelelement MR21 fließende Strom über den MOS-Transistor Q13 zu der Bitleitung BL1a.
Wenn der MOS-Transistor Q16 eingeschaltet wird, fließt durch das magnetoresistive Tunnelelement MR22 ein Strom, der dem Widerstandswert des magnetoresistiven Tunnelelementes MR22 entspricht (die Größe des Stromes wird durch die Magnetisierungsrichtung des ferromagnetischen Materials festgelegt). Da der MOS-Transistor Q17 ausgeschaltet ist, fließt jedoch fast der gesamte durch das magnetoresistive Tunnelelement MR21 fließende Strom über den MOS-Transistor Q16 zu der Bitleitung BL1b.
Durch Zuführen der Spannung Vdd zu den Schaltern BB11 und BB12 der Puffer mit Schalter B11 und B12 werden die Puffer B11 und B12 eingeschaltet, so dass die durch die Bitleitungen BL1b und BL1a fließenden Ströme verstärkt und jeweils als Strom Iout1 bzw. Iout2 ausgegeben werden.
In dem MRAM 200 ist wie oben beschrieben für eine einzelne Speicherzelle ein Paar von Bitleitungen, und zwischen das magnetoresistive Tunnelelement und jede der zwei Bitleitungen ist ein Schaltelement geschaltet. Durch eine Steuerung, bei der die Schaltelemente selektiv eingeschaltet werden, wenn die Information der magnetoresistiven Tunnelelemente gelesen wird, ist es möglich, Information von verschiedenen Speicherzellen an unterschiedlichen Adressen, die dieselbe Bitleitung nutzen, mit unabhängigem Zeitverlauf (asynchron) zu lesen.
Wenn in Speicherzellen bei unterschiedlichen Adressen, die eine Bitleitung gemeinsam nutzen, zwei Adressen zur Auswahl stehen, ist es natürlich möglich, Information aus den zwei Adressen gleichzeitig zu lesen. In diesem Beispiel muss ein Zeitablauf, mit dem die vorbestimmte Spannung den gepaarten Wortleitungen zugeführt wird, die jeweils mit den Speicherzellen an den zwei unterschiedlichen Adressen verbunden sind, mit einem Zeitablauf synchronisiert werden, mit dem der mit jeder Bitleitung verbundene Puffer eingeschaltet wird.
Fig. 15 zeigt ein Schaltbild eines MRAM 300 nach einer dritten Ausführungsform der vorliegenden Erfindung. In Fig. 15 sind Speicherzellen an den Adressen AD00, AD10, AD01, AD11, AD0n und AD1n dargestellt, wohingegen Speicherzellen zwischen den Adressen AD01 und AD0n und zwischen den Adressen AD11 und AD1n weggelassen sind. In dem in Fig. 15 dargestellten Aufbau ist ein magnetoresistives Tunnelelement zwischen einer Speicherleitung und einer Bitleitung vorgesehen und wie bei dem in der ersten Ausführungsform beschriebenen MRAM 100 durch das Symbol des veränderlichen Widerstands bezeichnet.
Wie in Fig. 15 dargestellt, sind in der Speicherzelle an der Adresse AD00 zwischen den Bitleitungen BL0 und BL1 in Reihe geschaltete MOS-Transistoren Q1 und Q2 und ein magnetoresistives Tunnelelement MR00 vorgesehen. Die Gateelektroden der MOS- Transistoren Q1 und Q2 sind jeweils mit den Wortleitungen WL0a und WL0b verbunden. Das magnetoresistive Tunnelelement MR00 ist zwischen eine Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS-Transistoren Q1 und Q2 geschaltet.
Im folgenden wird der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR00 und der Speicherleitung ML0 als "Knoten N1" bezeichnet, der zwischen den MOS-Transistoren Q1 und Q2 als "Knoten N2", der zwischen dem MOS-Transistor Q1 und der Bitleitung BL0 als "Knoten N3" und der zwischen dem MOS- Transistor Q2 und der Bitleitung BL1 als "Knoten N4".
In der Speicherzelle an der Adresse AD01 sind zwischen den Bitleitungen BL1 und BL2 in Reihe geschaltete MOS-Transistoren Q1 und Q2 und ein magnetoresistives Tunnelelement MR01 vorgesehen. Die Gateelektroden der MOS-Transistoren Q1 und Q2 sind jeweils mit den Wortleitungen WL0a und WL0b verbunden. Das magnetoresistive Tunnelelement MR01 ist zwischen eine Speicherleitung ML1 und einen Verbindungsknoten zwischen den MOS-Transistoren Q1 und Q2 geschaltet.
Es sei angemerkt, dass an der Adresse AD01 zum leichteren erläutern des später zu beschreibenden Betriebs der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR01 und der Speicherleitung ML1 als "Knoten N10" bezeichnet wird, der zwischen den MOS-Transistoren Q1 und Q2 als "Knoten N9", und der zwischen dem MOS-Transistor Q1 und der Bitleitung BL1 als "Knoten N4".
In der Speicherzelle an der Adresse AD10 sind zwischen den Bitleitungen BL0 und BL1 in Reihe geschaltete MOS-Transistoren Q10 und Q11 und ein magnetoresistives Tunnelelement MR10 vorgesehen. Die Gateelektroden der MOS-Transistoren Q1 und Q2 sind jeweils mit den Wortleitungen WL1a und WL1b verbunden. Das magnetoresistive Tunnelelement MR10 ist zwischen die Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS-Transistoren Q1 und Q2 geschaltet.
Im folgenden wird der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR10 und der Speicherleitung ML0 als "Knoten N5" bezeichnet, der zwischen den MOS-Transistoren Q10 und Q11 als "Knoten N6", der zwischen dem MOS-Transistor Q10 und der Bitleitung BL0 als "Knoten N7" und der zwischen dem MOS-Transistor Q11 und der Bitleitung BL1 als "Knoten N8".
In der Speicherzelle an der Adresse AD11 sind zwischen den Bitleitungen BL1 und BL2 in Reihe geschaltete MOS-Transistoren Q10 und Q11 und ein magnetoresistives Tunnelelement MR11 vorgesehen. Die Gateelektroden der MOS-Transistoren Q10 und Q11 sind jeweils mit den Wortleitungen WL1a und WL1b verbunden. Das magnetoresistive Tunnelelement MR11 ist zwischen die Speicherleitung ML1 und einen Verbindungsknoten zwischen den MOS- Transistoren Q10 und Q11 geschaltet.
Der MOS-Transistor Q10 an der Adresse AD11 und der MOS- Transistor Q11 an der Adresse AD10 sind gemeinsam mit der Bitleitung BL1 verbunden, und ihr Verbindungsknoten wird als "Knoten N8" bezeichnet. Auf diese Weise nutzen benachbarte Speicherzellen die zwischen ihnen vorgesehene Bitleitung gemeinsam, und dieser Aufbau wird wiederholt bis zu den Adressen AD0n und AD1n.
Die Speicherleitung ML0, ML1 bis MLn sind über die n-Kanal-MOS- Transistoren Q3, Q31 bis Q3n jeweils gemeinsam mit einer Referenzspannungsquelle VR1 verbunden. Sie sind auch mit den Stromquellen mit Schalter S0, S1 bis Sn verbunden.
Die Bitleitungen BL0, BL1, BL2 bis BLn und BLn+1 sind jeweils mit den Eingängen der Puffer mit Schalter B0, B1, B2 bis Bn und Bn+1 verbunden, und die Ströme I00, I01, I02 bis I0n und I0n+1 werden jeweils durch die Puffer mit Schalter B0 bis Bn+1 verstärkt und dann dem entsprechenden Leseverstärker SA1 zugeführt.
Der Aufbau des Leseverstärkers SA1 wird hier nicht beschrieben, da er bereits mit Bezug auf Fig. 10 beschrieben worden ist.
Auch wenn die Spannung Vss (für den Betrieb des Leseverstärkers SA1 erforderlich ist), sind in dem MRAM 300 die Leitungen, die den Leseverstärkern SA1 die Spannung Vss zuführen, gemeinsam mit einer Verdrahtung SNL verbunden. Die Verdrahtung SNL ist über einen n-Kanal-MOS-Transistor Qd mit einer Unterversorgungsleitung SVss verbunden.
In dem MRAM 300 haben die Versorgungsleitungen sowie die Bitleitungen, Wortleitungen, Versorgungsleitungen der Spannung Vss usw. jeweils einen hierarchischen Aufbau (der jeweils gelegentlich als "hierarchischer Bitleitungsaufbau", "hierarchischer Wortleitungsaufbau", "hierarchischer Versorgungsleitungsaufbau" bezeichnet wird). Die Unterversorgungsleitung SVss ist mit den Hauptversorgungsleitungen Vss1 und Vss2 verbunden.
Der Begriff "hierarchischer Aufbau" bezeichnet hierbei einen Aufbau, bei dem Zweigleitungen von einer Hauptverdrahtung abzweigen. Zwischen der Hauptverdrahtung und den Zweigleitungen befindet sich ein Zuführsteuermittel, das die Zufuhr und Unterbrechung von Strom oder Spannung zu den Zweigleitungen steuert.
Wenn die Größe eines Speicherzellenfelds erhöht wird, wird ein Speicherbereich daher in mehrere Blöcke aufgeteilt, und Strom bzw. Spannung wird von den Zweigleitungen jedem Block zugeführt. Mit diesem Aufbau kann die Zufuhr von Strom bzw. Spannung zu nicht verwendeten Blöcken beendet werden, wodurch die Lastkapazität der Hauptverdrahtung verringert wird.
Die Bitleitungen BL0 bis BLn und die Wortleitungen WL0a, WL0b, WL1a und WL1b sind auch mit einer Hauptbitleitung und einer Hauptwortleitung verbunden (nicht dargestellt). Auch wenn die Größe des Speicherzellenfelds vergrößert wird, kann dadurch eine Verzögerung der Signalübertragung vermieden werden.
Zurückkehrend zu dem Betrieb des Leseverstärkers SA1 wird nur während der Betriebszeit des Leseverstärkers SA1 der Steuersignalleitung SDL, die mit der Gateelektrode des MOS-Transistors Qd verbunden ist, ein Einschaltsignal als Steuersignal ∅ des MOS-Transistors Qd zugeführt, so dass die Spannung Vss über dem MOS-Transistor Qd der Verdrahtung SNL zugeführt wird.
Wenn der Leseverstärker SA1 nicht betrieben wird, wird ein Ausschaltsignal als Steuersignal Q5 zugeführt, so dass die Verdrahtung SNL einen schwebenden Zustand annimmt. Dadurch kann der Leistungsverbrauch verringert werden, während der Leseverstärker SA1 nicht betrieben wird.
Die Lesegeschwindigkeit des Leseverstärkers SA1 wird durch eine Geschwindigkeit bestimmt, mit der die Verdrahtung SNL jedem Leseverstärker SA1 die Spannung Vss zuführt. Wenn alle Leseverstärker SA1 in Betrieb sind und die Stromzufuhr zu der Verdrahtung SNL nicht ausreicht, kann daher das Potential der Unterversorgungsleitung Vss und der Verdrahtung SNL schwanken, und die Betriebsgeschwindigkeit der Leseverstärker SA1 kann verringert werden, wodurch die Informationslesezeit vergrößert wird. Das Potential kann z. B. dadurch festgelegt werden, dass die Spannung Vss von den Versorgungsleitungen Vss1 und Vss2 den Einheiten von 8 bis 16 Bit zugeführt wird. Das stellt die Betriebsgeschwindigkeit des Leseverstärkers SA1 sicher.
In dem MRAM 100 der ersten Ausführungsform ist der oben erwähnte hierarchische Aufbau mit Bezug auf Fig. 10 auf Bitleitungen, Wortleitungen und Versorgungsleitungen anwendbar.
Fig. 16 zeigt schematisch eine Draufsicht auf ein Layout eines Teils eines Speicherzellenfeldes eines MRAM 100. In Fig. 16 sind MRAM-Speicherzellen eines Speicherzellenfeldes dargestellt, die vier Adressen AD00, AD10, AD01 und AD11 entsprechen und die mit gestrichelten Linien jeweils als Einheitszellen UC00, UC10, UC01 und UC11 gekennzeichnet sind.
Wie in Fig. 16 dargestellt, sind Bitleitungen BL0, BL1 undBL2 parallel bereitgestellt, und Wortleitungen WL0a, WL0b, WL1a und WL1b sind parallel bereitgestellt, so dass sie von oben gesehen rechtwinklig zu diesen Bitleitungen verlaufen.
In der Mitte eines von den Bitleitungen BL0 und BL1 umgebenen Bereichs (d. h. in der Mitte der Einheitszelle) ist eine Speicherleitung ML0 parallel zu den Bitleitungen bereitgestellt. In der Mitte eines von den Bitleitungen BL1 und BL2 umgebenen Bereichs (d. h. in der Mitte der Einheitszelle) ist eine Speicherleitung ML1 parallel zu den Bitleitungen bereitgestellt.
Auf einem aktiven Bereich AA der Einheitszellen UC00 und UC01 sind die Gateelektroden der MOS-Transistoren Q1 und Q2 parallel zu den Bitleitungen bereitgestellt. Auf einem aktiven Bereich der Einheitszellen UC10 und UC11 sind Gateelektroden der MOS- Transistoren Q10 und Q11 parallel zu den Bitleitungen bereitgestellt.
Die Bitleitungen BL0, BL1 und BL2 sind in ihren jeweiligen Einheitszellen über Kontaktierungspfropfen PG12 (die mit PG11 einen nicht dargestellten zweistufigen Aufbau bilden) mit dem aktiven Bereich AA verbunden.
Da die Gateelektrode jedes MOS-Transistors Q1 über einen Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL0a verbunden ist, kann dieser Gateanschluss gelegentlich auch als "Wortleitung WL0a" bezeichnet werden. Da die Gateelektrode jedes MOS-Transistors Q2 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL0b verbunden ist, kann diese Elektrode gelegentlich als "Wortleitung WL0b" bezeichnet werden.
Da die Gateelektrode jedes MOS-Transistors Q10 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL1a verbunden ist, kann diese Gateelektrode gelegentlich als "Wortleitung WL1a" bezeichnet werden. Da die Gateelektrode jedes MOS- Transistors Q11 über den Kontaktierungspfropfen PG2 elektrisch mit der Wortleitung WL1b verbunden ist, kann diese Gateelektrode gelegentlich als "Wortleitung WL1b" bezeichnet werden.
Wie in Fig. 16 dargestellt, ist an dem linken Ende ein Dummy- Bereich DA bereitgestellt. In dem Dummy-Bereich DA sind eine Dummy-Wortleitung (Dummygateelektrode) DWL und eine Dummy- Speicherleitung DML mit derselben Anordnung bereitgestellt wie in dem Speicherzellenbereich. Die Dummybegleitung DBL ist über den Kontaktierungspfropfen PG1 elektrisch mit dem aktiven Bereich AA verbunden.
Fig. 17 zeigt den Aufbau eines Schnitts entlang der Linie A-A in Fig. 16 mit Blick in Richtung der Pfeile. Dabei sind ähnliche Teile mit denselben Bezugszeichen versehen wie in bei dem in Fig. 6 dargestellten MRAM 100. Eine Beschreibung dieser ähnlichen Teile unterbleibt im folgenden.
Wie in Fig. 17 dargestellt, ist auf einem Siliziumsubstrat SB ein MRAM 300 ausgebildet, und ein aktiver Bereich AA wird durch eine Elementtrennisolierschicht STI abgegrenzt, die in der Oberfläche des Siliziumsubstrats SB ausgebildet ist.
Eine in Fig. 17 dargestellte Einheitszelle UC10 weist zwei MOS- Transistoren Q10 und Q11 auf sowie ein einzelnes magnetoresistives Tunnelelement MR10. Das gilt auch für die anderen Einheitszellen.
Zwischen den MOS-Transistoren Q10 und Q11 ist eine Metallsilizidschicht MS11 ausgebildet. Die Metallsilizidschicht MS ist nicht nur auf der Oberseite des aktiven Bereichs AA ausgebildet, sondern auch auf der Oberseite der Elementetrennisolierschicht STI. Ein magnetoresistives Tunnelelement MR10 ist auf der Oberseite der Metallsilizidschicht MS11, die auf der Oberseite der Elementetrennisolierschicht STI liegt, ausgebildet.
Das magnetoresistive Tunnelelement MR10 ist von einer Zwischenlagenisolierschicht IZ9 umgeben, die auf der Metallsilizidschicht MS11 ausgebildet ist. Nur die oberste Endoberfläche des obersten Abschnitts des magnetoresistiven Tunnelelements MR10 liegt in der Oberfläche der Zwischenlagenisolierschicht IZ9 frei. Eine Barrierenmetallschicht BM2 ist zum Abdecken des freiliegenden Abschnitts ausgebildet. Auf der Barrierenmetallschicht BM2 ist eine Metallverdrahtungsspeicherleitung ML0 ausgebildet.
Eine der Metallsilizidschicht MS11 gegenüberliegende Seite der Source/Drain-Schicht SD in den MOS-Transistoren Q10 und Q11 ist über die aus einem elektrisch leitenden Material ausgebildeten Kontaktierungspfropfen PG11 und PG12 elektrisch mit der Bitleitung BL0 bzw. BL1 verbunden.
Der Kontaktierungspfropfen PG11 wird gebildet, indem dotiertes Polysilizium, Wolfram, o. ä. in ein Kontaktierungsloch gefüllt wird, das sich durch die Zwischenlagenisolierschicht IZ1 erstreckt. Der Kontaktierungspfropfen PG12 wird gebildet, indem dotiertes Polysilizium, Wolfram, o. ä. in ein Kontaktierungsloch gefüllt wird, das sich durch die Zwischenlagenisolierschicht IZ2 erstreckt. Auf dem oberen Endabschnitt des Kontaktierungspfropfen PG11 ist eine Metallsilizidschicht MS12 ausgebildet. Die Kontaktierungspfropfen PG11 und PG12 sind über die Metallsilizidschicht MS12 elektrisch miteinander verbunden.
Der MOS-Transistor Q11 der Einheitszelle UC10 und der MOS- Transistor Q10 der Einheitszelle UC11 sind auf einem gemeinsamen aktiven Bereich AA vorgesehen und haben eine gemeinsame Source/Drain-Schicht SD. Der Kontaktierungspfropfen PG11 ist mit der Source/Drain-Schicht SD verbunden.
Auch wenn die vorangegangene Beschreibung sich auf den Aufbau der Einheitszelle UC10 bezieht, haben die anderen Zellen denselben Aufbau.
Die Bitleitung BL0, BL1 und BL2 (eine Metallschicht der ersten Lage) sind in der Zwischenlagenisolierschicht IZ3 ausgebildet, die oberhalb der Zwischenlagenisolierschicht IZ1 liegt. Die oberen Endabschnitte der Kontaktierungspfropfen PG11 und PG12 sind jeweils mit der Bitleitung BL0, BL1 bzw. BL2 verbunden.
Auf der Zwischenlagenisolierschicht IZ3 ist eine Zwischenlagenisolierschichten IZ4 ausgebildet. Der Aufbau der Schichten oberhalb der Zwischenlagen-Isolierschicht IZ4 ist in Fig. 17 weggelassen.
Der Aufbau eines Querschnitts entlang der Linie BB und eines Querschnitts entlang der Linie CC in Fig. 16 jeweils mit Blick in Richtung der Pfeile sind dieselben wie mit Bezug auf Fig. 7 und 8 beschrieben.
Unter Verwendung der in Fig. 18 und 19 dargestellten Zeitverlaufsdiagramme und mit Bezug auf Fig. 15 wird der Betrieb des MRAM 300 beschrieben. Das folgende Beispiel bezieht sich auf den Daten/Schreib-Lesebetrieb an der Adresse AD00.
Fig. 18 und 19 sind Zeitverlaufsdiagramme verschiedener Spannungen und Ströme bei einem Datenschreib/Lese-Vorgang an der Adresse AD00 in dem MRAM 300. Beim Schreiben von Daten an die Adresse AD00 wird einem Schalter W0 einer Stromquelle mit Schalter 50 eine vorbestimmte Spannung zugeführt, so dass der Schalter WO eingeschaltet ist und ein Strom I1 durch eine Speicherleitung ML0 fließt. Der Bitleitung BL0 wird für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung BL1 für diese Zeitspanne die Spannung Vss zugeführt wird.
Beiden Wortleitungen WL0a und WL0b wird für eine vorbestimmte Zeitspanne die Versorgungsspannung Vdd zugeführt, so dass die n-Kanal-MOS-Transistoren Q1 und Q2 eingeschaltet werden. Dadurch fließt ein Strom I2 von dem Knoten N4 zu dem Knoten N3. Die Richtung des Stroms I2 wird als positive "+"Richtung angenommen und im folgenden durch die Bezeichnung "Strom +I2" bezeichnet.
Fig. 19 zeigt ein Zeitverlaufsdiagramm des durch die MOS- Transistoren Q1 und Q2 fließenden Stromes und zeigt an, dass der Strom +I2 mit dem oben erwähnten Zeitverlauf fließt. In Fig. 19 wird ein Pluszeichen "+" verwendet, wenn der durch den MOS-Transistor Q1 fließende Strom von Knoten N3 nach N2 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist. Ein Pluszeichen "+ " wird verwendet, wenn der durch den MOS- Transistor Q2 fließende Strom von Knoten N2 zu N4 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist.
Durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I2 erzeugen, wird demzufolge zum Durchführen des Schreibens der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelementes MR00 festgelegt. Der Magnetisierungsvektor der ferromagnetischen Schicht FM2 ist fest und bleibt unverändert.
Durch die oben beschriebene Abfolge von Vorgängen wird Information in das magnetoresistive Tunnelelement MR00 (d. h. an die Adresse AD00) geschrieben. Diese geschriebene Information wird als "logisch 0" betrachtet.
Wenn daraufhin der Schalter WO der Stromquelle mit Schalter S0 ausgeschaltet wird, fließt kein Strom I1 durch die Speicherleitung ML0. Anschließend wird das Potential der Speicherleitung ML0 auf die Spannung Vss vorgeladen.
Die Spannungen der Wortleitungen WL0a und WL0b werden beide auf die Spannung Vss gelegt, so dass die MOS-Transistoren Q1 und Q2 ausgeschaltet werden. Auch den Bitleitungen BL0 und BL1 wird die Spannung Vss zugeführt. Diese Zeitspanne wird als "Bereitschaftszeit" (standby) bezeichnet.
Zum Schreiben einer des oben genannten Logikpegels entgegengesetzten "logischen 1" in das magnetoresistive Tunnelelement MR00 wird dem Schalter W0 der Stromquelle mit Schalter S0 eine vorbestimmte Spannung zugeführt, so dass der Schalter W0 eingeschaltet ist und der Strom I1 durch die Speicherleitung M0 fließt. Durch den hindurchfließenden Strom ändert sich die Spannung auf der Speicherleitung ML0 so, dass sie wie in Fig. 18 dargestellt größer wird als die Spannung Vss. Dann wird der Bitleitung BL1 für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung BL0 für diese Zeitspanne die Spannung Vss zugeführt wird.
Den Wortleitungen WL0a und WL0b wird für eine vorbestimmte Zeitspanne die Spannung Vdd zugeführt, so dass die n-Kanal-MOS- Transistoren Q1 und Q2 eingeschaltet werden. Dadurch fließt ein Strom I2 von dem Knoten N4 zu dem Knoten N3. Die Richtung dieses Stromes I2 wird als negative "-" Richtung betrachtet und als "Strom -12" bezeichnet.
Das in Fig. 19 dargestellte Zeitverlaufsdiagramm der durch die Transistoren Q1 und Q2 fließenden Ströme zeigt an, dass der Strom -12 mit dem oben beschriebenen Zeitverlauf fließt.
Demzufolge wird zum Durchführen des Schreibens durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I2 erzeugen, der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelements MR00 festgelegt. Da der Strom I2 von dem Knoten N4 zu dem Knoten N3 fließt, ist die Richtung des Magnetisierungsvektors anders als beim Schreiben von "logisch 0", so dass das dem "logisch 0" entgegensetzte "logisch 1" geschrieben wird. Dabei bleibt der Magnetisierungsvektor der ferromagnetischen Schicht FM2 unverändert.
Beim Lesen von Daten von der Adresse AD00 wird zunächst eine vorbestimmte Spannung als Gatesteuersignal RR1 zugeführt, so dass der MOS-Transistor Q3, der als Ausgangsschalter einer Referenzspannungsquelle VR1 wirkt, eingeschaltet wird. Die Zeitspanne, in der die vorbestimmte Spannung zugeführt wird, ist so eingestellt, dass sie größer ist als eine vorbestimmte Zeitspanne, die für das Lesen erforderlich ist.
Durch diesen Vorgang wird der Speicherleitung ML0 die Referenzspannung Vref zugeführt.
Bevor der MOS-Transistor Q1 eingeschaltet wird, fließt über das magnetoresistive Tunnelelement MR00 ein geringer oder gar kein Strom, wodurch an dem magnetoresistiven Tunnelelement MR00 kein Spannungsabfall bewirkt wird. Daher liegen beide Knoten N1 und N2 auf der Spannung Vref.
Wenn die Information in die Bitleitung BL0a ausgelesen wird, wird durch Zuführen der Spannung Vdd zu der Wortleitung WL0a und der Spannung Vss zu der Wortleitung WL0b der MOS-Transistor Q1 eingeschaltet, und der MOS-Transistor Q2 bleibt ausgeschaltet.
Wenn der MOS-Transistor Q1 eingeschaltet ist, fließt Strom durch das magnetoresistive Tunnelelement MR00, und der Strom fließt von dem Knoten N1 über den Knoten N2 zu dem Knoten N3. Der Betrag dieses Stromes wird durch den Widerstandswert des magnetoresistiven Tunnelelements MR00 bestimmt (d. h. durch die Magnetisierungsrichtung eines ferromagnetischen Materials). Der in diesem Lesevorgang durch den MOS-Transistor Q1 fließende Strom wird in Fig. 19 als negativer "-" Strom bezeichnet.
Da der MOS-Transistor Q2 ausgeschaltet ist, fließt fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR00 fließt, über den MOS-Transistor Q1 als Strom I00 zu der Bitleitung BL0.
Wenn einem Schalter BB0 eines Puffers mit Schalter B0 eine vorbestimmte Spannung zugeführt wird, so dass der Puffer B0 eingeschaltet ist, wird der Strom I00 verstärkt und dem Leseverstärker SA1 zugeführt. In dem Leseverstärker SA1 wird der verstärkte Strom I0a zum Lesen der Information erfasst und verstärkt.
Nachdem die Information auf die Bitleitung BL0 ausgelesen wurde, wird dem Schalter BB0 des Puffers mit Schalter B0 eine vorbestimmte Spannung zugeführt, so dass der Puffer B0 ausgeschaltet wird.
Weiterhin wird den Wortleitungen WL0a und WL0b die Spannung Vss zugeführt, so dass die MOS-Transistoren Q1 und Q2 ausgeschaltet werden.
Anschließend wird die Spannung Vss dem Gatesteuersignal RR1 des MOS-Transistors Q3 zugeführt, der der Ausgangsschalter der Referenzspannungsquelle VR1 ist, so dass der MOS-Transistor Q3 ausgeschaltet wird. Die Spannung an der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen.
Demzufolge wird die Spannung Vss den Wortleitungen WL0a und WL0b und den Bitleitungen BL0 und BL1 zugeführt, und die Spannung der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen, wodurch die Bereitschaftszeit begonnen wird.
Da eine Stromquelle mit Schalter S1 und ein MOS-Transistor 31, der als Ausgangsschalter der Referenzspannungsquelle VR1 dient, unabhängig von dem Daten/Schreib-Lese-Vorgang an der Adresse AD00 sind, behalten die dem Schalter W1 der Stromquelle mit Schalter S1 zugeführte Spannung und das Gatesteuersignal RR1 des MOS-Transistors Q31 den Zustand der Spannung Vss. Auch die Speicherleitung ML1 behält den Zustand der Spannung Vss.
Um Information in die Bitleitung BL1 zu lesen, kann der Wortleitung WL0a die Spannung Vss und der Wortleitung WL0b die Spannung Vdd zugeführt werden, so dass der MOS-Transistor Q2 eingeschaltet wird und Strom durch das magnetoresistive Tunnelelement MR00 fließt. Der Strom fließt von dem Knoten N1 über den Knoten N2 zu dem Knoten N4. Der Betrag dieses Stromes wird durch den Widerstandswert des magnetoresistiven Tunnelelements MR00 bestimmt (d. h. durch die Magnetisierungsrichtung eines ferromagnetischen Materials).
Der in diesem Lesevorgang durch den MOS-Transistor Q1 fließende Strom wird in Fig. 19 als positiver "+" Strom bezeichnet.
Im folgenden wird der Betrieb beschrieben, bei dem Informationen aus Speicherzellen an unterschiedlichen Adressen, die gemeinsam eine Bitleitung nutzen, mit unabhängigem Zeitablauf (d. h. asynchron) gelesen werden. Es folgt der Vorgang des Lesens von Information aus den magnetoresistiven Tunnelelementen MR00 und MR10.
Zunächst wird eine vorbestimmte Spannung als Gatesteuerspannungen RR0 und RR1 zugeführt, so dass die MOS-Transistoren Q3 und Q31, die ein Ausgangsschalter der Referenzspannungsquelle VR1 dienen, eingeschaltet wird. Dadurch wird den Speicherleitungen ML0 und ML1 eine Referenzspannung Vref zugeführt.
Dann wird der Wortleitung WL0a die Spannung Vdd und der Wortleitung WL0b die Spannung Vss zugeführt, wodurch die MOS- Transistoren Q1 an den Adressen Ad00 und Ad01 eingeschaltet werden, während die MOS-Transistoren Q2 an den Adressen Ad00 und Ad01 ausgeschaltet bleiben.
Wenn die MOS-Transistoren Q1 eingeschaltet werden, fließt Strom durch die magnetoresistiven Tunnelelemente MR00 und MR10. An der Adresse AD00 fließt der Strom von dem Knoten N1 über den Knoten N2 zu dem Knoten N3, während an der Adresse AD01 der Strom von dem Knoten N10 über den Knoten N9 zu dem Knoten N4 fließt. An der Adresse AD01 wird die Richtung des von dem Knoten N4 zu dem Knoten N9 fließenden Strom als positive "+"- Richtung bezeichnet.
In Fig. 19 wird ein Pluszeichen "+" verwendet, wenn der durch den MOS-Transistor Q1 fließende Strom von Knoten N3 nach N2 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist.
Demzufolge wird die Information des magnetoresistiven Tunnelelements MR00 auf die Bitleitung BL0 ausgelesen und die Information des magnetoresistiven Elements MR01 auf die Bitleitung BL1.
Der durch die MOS-Transistoren Q1 an der Adresse AD00 und AD01 in diesem Lesevorgang fließende Strom wird in Fig. 19 als negativer "-" Strom bezeichnet.
Durch Zuführen der Spannung Vdd zu Schaltern BB0 und BB1 von Puffern mit Schalter B0 und B1 werden die Puffer B0 und B1 eingeschaltet, so dass die Ströme I00 und I01 verstärkt und den jeweiligen Leseverstärkern SA1 zugeführt, durch die die Ströme zum Lesen der Information erfasst und verstärkt werden. Danach verbleibt das MRAM 300 in dem Bereitschaftszustand bis zum nächsten Schreib- oder Lesevorgang.
Es wurde der Betrieb beschrieben, bei dem die Informationen der magnetoresistiven Tunnelelemente MR00 und MR01 asynchron gelesen wird. Es ist natürlich auch möglich, die Information der magnetoresistiven Tunnelelemente MR00 und MR10 asynchron zu lesen, wie vorausgehend in der ersten Ausführungsform beschrieben. Dieser Betrieb ist derselbe wie mit Bezug auf Fig. 11 beschrieben.
Wie oben beschrieben, ist in dem MRAM 300 für eine einzelne Speicherzelle ein Paar von Bitleitungen bereitgestellt, und ein Schaltelement ist zwischen das magnetoresistive Tunnelelement und jede der beiden Bitleitungen geschaltet. Durch eine Steuerung, bei der die Schaltelemente selektiv eingeschaltet werden, wenn die Information der magnetoresistiven Tunnelelemente gelesen wird, ist es möglich, Information von verschiedenen Speicherzellen an unterschiedlichen Adressen, die dieselbe Bitleitung nutzen, mit unabhängigem Zeitverlauf (asynchron) zu lesen.
Weiterhin nutzen benachbarte Speicherzellen, die in verschiedenen Bitreihen bereitgestellt sind, die dazwischenliegende Bitleitung gemeinsam. Dieser Aufbau ermöglicht es, die Anzahl der Bitleitungen und die von dem Speicherbereich bedeckte Fläche zu verringern. Auch in benachbarten Speicherzellen in unterschiedlichen Bitreihen ist es möglich, Informationen mit voneinander unabhängigem Zeitablauf (asynchron) zu lesen.
In dem oben beschriebenen MRAM 300 sind die magnetoresistiven Elemente MR00, MR10, MR01 und MR11 in derselben Lage bereitgestellt wie die Gateelektroden der MOS-Transistoren, wie mit Bezug auf Fig. 17 beschrieben. Es ist jedoch auch möglich, einen Aufbau wie bei dem in Fig. 20 dargestellten MRAM 300A zu verwenden.
Fig. 17 ist eine Darstellung, die Fig. 117 entspricht, wobei ähnliche Teile mit denselben Bezugszeichen versehen sind wie in Fig. 17. Eine Beschreibung dieser ähnlichen Teile unterbleibt im folgenden.
Wie in Fig. 12 dargestellt, sind in dem MRAM 300A die magnetoresistiven Elemente MR00, MR10, MR01 und MR11 (in Fig. 17 sind nur die Elemente MR10 und MR11 dargestellt) auf der Oberseite einer Lage bereitgestellt, in der die Bitleitung BL0a, BL0b, BL1a und BL1b gebildet werden.
Insbesondere sind die jeweiligen Source/Drain-Schichten SD der MOS-Transistoren Q10 und Q11 mit einem Kontaktierungspfropfen PG1 aus einem elektrisch leitenden Material verbunden. Zwei Kontaktierungspfropfen PG1, die mit benachbarten Source/Drain- Schichten SD verbunden sind, wobei zwischen ihnen eine Elementetrennisolierschicht STI eingebettet ist, sind mit einer gemeinsamen Verdrahtung CL verbunden. Die gemeinsame Verdrahtung CL besteht aus demselben Material und ist in derselben Lage ausgebildet wie die Bitleitungen, um die oben erwähnten zwei Kontaktierungspfropfen PG1 elektrisch miteinander zu verbinden.
Die Kontaktierungspfropfen PG1, der nicht mit der gemeinsamen Verdrahtung CL verbunden sind, sind in einer Einheitszelle UC10 mit der Bitleitung BL0 bzw. BL1 verbunden und in einer Einheitszelle UC11 mit den Bitleitungen BL1 und BL2.
Die magnetoresistiven Tunnelelemente MR10 und MR11 sind auf der gemeinsamen Verdrahtung CL ausgebildet, wobei eine Barrierenmetallschicht BM1 dazwischen liegt. Die magnetoresistiven Tunnelelemente MR10 und MR11 werden dadurch gebildet, dass eine antiferromagnetische Schicht AFM, eine ferromagnetische Schicht FM2, eine Isolierschicht BT1 und eine ferromagnetische Schicht FM1 in dieser Reihenfolge gestapelt werden.
Die ferromagnetischen Schichten FM1 der magnetoresistiven Tunnelelemente MR10 und MR11 sind jeweils mit der Speicherleitung ML0 bzw. ML1 verbunden.
Die magnetoresistiven Tunnelelemente MR10 und MR11 sind in den Zwischenlagenisolierschichten IZ3 und IZ4 ausgebildet. Die Speicherleitungen ML0 und ML1 sind in einer Zwischenlagenisolierschicht IZ5 ausgebildet, und Zwischenlagenisolierschichten IZ6 und IZ7 sind in dieser Reihenfolge auf der Zwischenlagenisolierschicht IZ5 gestapelt. Auch wenn die vorangegangene Beschreibung sich auf den Aufbau der Einheitszellen UC10 und UC11 bezieht, haben die anderen Einheitszellen denselben Aufbau, und dasselbe gilt für einen Dummy-Bereich. Der Betrieb des MRAM 300A ist derselbe wie der des MRAM 300.
In dem MRAM 300A sind die magnetoresistiven Tunnelelemente oberhalb der Lage der Bitleitungen ausgebildet, und daher werden diese Elemente gebildet, nachdem die Bitleitungen gebildet worden sind.
Wenn das magnetoresistive Tunnelelement einer Temperatur ausgesetzt ist, die höher ist als die Curie-Temperatur, verliert das magnetische Material seine magnetischen Eigenschaften. Jedoch auch wenn es nicht die Curie-Temperatur erreicht, können eine lange Wärmebehandlung bzw. häufige Wärmebehandlungen die Magnetisierungsstärke des ferromagnetischen Materials allmählich schwächen und die charakteristischen Eigenschaften des magnetoresistiven Tunnelelements verschlechtern. Das magnetoresistive Tunnelelement wird vorzugsweise in einem späteren MRAN- Herstellungsschritt gebildet. Der Aufbau des MRAM 100A ist in dieser Hinsicht effektiv.
Fig. 21 zeigt ein Schaltbild eines MRAM 400 nach einer vierten Ausführungsform der vorliegenden Erfindung. In Fig. 21 sind vier Speicherzellen an den Adressen AD00, AD01, AD10 und AD11 gezeigt, in denen ein magnetoresistives Element zwischen einer Speicherleitung und einer Bitleitung vorgesehen und wie bei dem in der ersten Ausführungsform beschriebenen MRAM 100 mit einem Symbol eines veränderlichen Widerstands bezeichnet ist. Der Aufbau des magnetoresistiven Elements ist derselbe wie bei dem mit Bezug auf Fig. 6 beschriebenen MRAM 100.
Wie in Fig. 21 dargestellt beinhaltet die Speicherzelle an der Adresse AD00 in Reihe geschaltete n-Kanal-MOS-Transistoren Q21 und Q22, die zwischen den Bitleitungen WBL0a und WBL0b bereitgestellt sind, und in Reihe geschaltete n-Kanal-MOS- Transistoren Q23 und Q24 sowie ein magnetoresistives Tunnelelement MR00, die zwischen den Bitleitungen RBL0a und RBL0b bereitgestellt sind. Die Gateelektroden der MOS-Transistoren Q21 und Q22 sind jeweils mit den Wortleitungen WWL0a und WWL0b verbunden. Die Gateelektroden der MOS-Transistoren Q23 und Q24 sind jeweils mit den Wortleitungen RWL0a und RWL0b verbunden.
Das magnetoresistive Tunnelelement MR00 ist zwischen eine Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS- Transistoren Q21 und Q22 geschaltet. Im folgenden wird der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR00 und der Speicherleitung ML0 als "Knoten N1" bezeichnet, der zwischen den MOS-Transistoren Q21 und Q22 als "Knoten N2", der zwischen dem MOS-Transistor Q21 und der Bitleitung WBL1a als "Knoten N3", der zwischen dem MOS-Transistor Q22 und der Bitleitung WBL1b als "Knoten N4", der zwischen den MOS- Transistoren Q23 und Q24 als "Knoten N5", der zwischen dem MOS- Transistor Q23 und der Bitleitung RBL1a als "Knoten N6" und der zwischen dem MOS-Transistor Q24 und der Bitleitung RBL1b als "Knoten N7". Es sei angemerkt, dass der Knoten N2 elektrisch mit dem Knoten N5 verbunden ist.
Die Speicherzelle an der Adresse AD10 beinhaltet in Reihe geschaltete n-Kanal-MOS-Transistoren Q25 und Q26, die zwischen den Bitleitungen WBL0a und WBL0b bereitgestellt sind, und in Reihe geschaltete n-Kanal-MOS-Transistoren Q27 und Q29 sowie ein magnetoresistives Tunnelelement MR10, die zwischen den Bitleitungen RBL0a und RBL0b bereitgestellt sind. Die Gateelektroden der MOS-Transistoren Q25 und Q26 sind jeweils mit den Wortleitungen WWL1a und WWL1b verbunden. Die Gateelektroden der MOS-Transistoren Q25 und Q26 sind jeweils mit den Wortleitungen RWL1a und RWL1b verbunden.
Das magnetoresistive Tunnelelement MR10 ist zwischen eine Speicherleitung ML0 und einen Verbindungsknoten zwischen den MOS- Transistoren Q21 und Q22 geschaltet. Im folgenden wird der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR10 und der Speicherleitung ML0 als "Knoten N8" bezeichnet, der zwischen den MOS-Transistoren Q25 und Q26 als "Knoten N9", der zwischen dem MOS-Transistor Q25 und der Bitleitung WBL0a als "Knoten N8", der zwischen dem MOS-Transistor Q26 und der Bitleitung WBL0b als "Knoten N11", der zwischen den MOS- Transistoren Q27 und Q28 als "Knoten N12", der zwischen dem MOS-Transistor Q27 und der Bitleitung RBL0a als "Knoten N13" und der zwischen dem MOS-Transistor Q28 und der Bitleitung RBLOb als "Knoten N14". Es sei angemerkt, dass der Knoten N9 elektrisch mit dem Knoten N12 verbunden ist.
Die Speicherzelle an der Adresse AD11 beinhaltet in Reihe geschaltete n-Kanal-MOS-Transistoren Q25 und Q26, die zwischen den Bitleitungen WBL1a und WBL1b bereitgestellt sind, und in Reihe geschaltete n-Kanal-MOS-Transistoren Q27 und Q29 sowie ein magnetoresistives Tunnelelement MR11, die zwischen den Bitleitungen RBL1a und RBL1b bereitgestellt sind. Die Gateelektroden der MOS-Transistoren Q25 und Q26 sind jeweils mit den Wortleitungen WWL1a und WWL1b verbunden. Die Gateelektroden der MOS-Transistoren Q25 und Q26 sind jeweils mit den Wortleitungen RWL1a und RWL1b verbunden.
Das magnetoresistive Tunnelelement MR11 ist zwischen eine Speicherleitung ML1 und einen Verbindungsknoten zwischen den MOS- Transistoren Q21 und Q22 geschaltet. Im folgenden wird der Verbindungsknoten zwischen dem magnetoresistiven Tunnelelement MR10 und der Speicherleitung ML1 als "Knoten N8" bezeichnet, der zwischen den MOS-Transistoren Q25 und Q26 als "Knoten N9", der zwischen dem MOS-Transistor Q25 und der Bitleitung WBL1a als "Knoten N10", der zwischen dem MOS-Transistor Q26 und der Bitleitung WBL1b als "Knoten N11", der zwischen den MOS- Transistoren Q27 und Q28 als "Knoten N12", der zwischen dem MOS-Transistor Q27 und der Bitleitung RBL1a als "Knoten N13" und der zwischen dem MOS-Transistor Q28 und der Bitleitung RBL1b als "Knoten N14". Es sei angemerkt, dass der Knoten N9 elektrisch mit dem Knoten N12 verbunden ist.
Die Speicherleitungen ML0 und ML1 sind jeweils über die n- Kanal-MOS-Transistoren Q3 und Q31 gemeinsam mit einer Referenzspannungsquelle VR1 verbunden, und sie sind auch jeweils mit einer Stromquelle mit Schalter S1 bzw. S2 verbunden.
Die Bitleitungen RBL0a, RBL0b, RBL1a und RBL1b sind Bitleitungen zum Lesen von Information und sie sind jeweils mit den Eingängen der Puffer mit Schalter B1, B2, B3 bzw. B4 verbunden. Die Ströme I0a, I0b, I1a und I1b werden jeweils den Puffern B1 bis B4 zugeführt und verstärkt, und die resultierenden Ausgaben werden dann den entsprechenden Leseverstärkern SA1 zugeführt.
Die Bitleitungen WBL0a, WBL0b, WBL1a und WBL1b sind Bitleitungen zum Schreiben von Information. Die Wortleitung RWL0a, RWL0b, RWL1a und RWL1b sind Wortleitungen zum Lesen von Information. Die Wortleitungen WWL0a, WWL0b, WWL1a und WWL1b sind Wortleitungen zum Schreiben von Information.
Unter Verwendung der in Fig. 22 und 23 dargestellten Zeitverlaufsdiagramme und mit Bezug auf Fig. 21 wird der Betrieb des MRAM 400 beschrieben. Das folgende Beispiel bezieht sich auf den Daten/Schreib-Lesebetrieb an der Adresse AD00.
Fig. 22 und 23 sind Zeitverlaufsdiagramme verschiedener Spannungen und Ströme bei einem Datenschreib/Lese-Vorgang an der Adresse AD00 in dem MRAM 400.
Beim Schreiben von Daten an die Adresse AD00 wird einem Schalter W1 einer Stromquelle mit Schalter S1 eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und ein Strom I1 durch eine Speicherleitung ML0 fließt. Durch den hindurchfließenden Strom ändert sich die Spannung an der Speicherleitung ML0 so, dass sie wie in Fig. 22 dargestellt größer wird als die Spannung Vss. Der Bitleitung WBL0a wird für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung WBLOb für diese Zeitspanne die Spannung Vss zugeführt wird.
Anschließend wird beiden Wortleitungen WWL0a und WWL0b für eine vorbestimmte Zeitspanne die Versorgungsspannung Vdd zugeführt, so dass die n-Kanal-MOS-Transistoren Q1 und Q2 eingeschaltet werden. Dadurch fließt ein Strom I3 von dem Knoten N3 zu dem Knoten N4. Die Richtung des Stroms I3 wird als positive "+"Richtung angenommen und im folgenden durch die Bezeichnung "Strom +I3" bezeichnet.
Fig. 23 zeigt ein Zeitverlaufsdiagramm der durch die MOS- Transistoren Q21 und Q22 fließenden Ströme und zeigt an, dass der Strom +I3 mit dem oben erwähnten Zeitverlauf fließt. In Fig. 23 wird ein Pluszeichen "+" verwendet, wenn der durch den MOS-Transistor Q21 fließende Strom von Knoten N3 nach N2 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist. Ein Pluszeichen "+" wird verwendet, wenn der durch den MOS-Transistor Q22 fließende Strom von Knoten N2 zu N4 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist. Durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I3 erzeugen, wird demzufolge zum Durchführen des Schreibens der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelementes MR00 festgelegt. Der Magnetisierungsvektor der ferromagnetischen Schicht FM2 ist fest und bleibt unverändert.
Durch die oben beschriebene Abfolge von Vorgängen wird Information in das magnetoresistive Tunnelelement MR00 (d. h. an die Adresse AD00) geschrieben. Diese geschriebene Information wird als "logisch 0" betrachtet.
Wenn daraufhin der Schalter W1 der Stromquelle mit Schalter S1 ausgeschaltet wird, fließt kein Strom I1 durch die Speicherleitung ML0. Anschließend wird das Potential der Speicherleitung ML0 auf die Spannung Vss vorgeladen.
Die Spannungen der Wortleitungen WWL0a und WWL0b werden beide auf die Spannung Vss gelegt, so dass die MOS-Transistoren Q21 und Q22 ausgeschaltet werden. Auch den Bitleitungen WBL0a und WBL0b wird die Spannung Vss zugeführt. Diese Zeitspanne wird als "Bereitschaftszeit" (standby) bezeichnet.
Zum Schreiben einer dem oben genannten Logikpegel entgegengesetzten "logischen 1" in das magnetoresistive Tunnelelement MR00 wird dem Schalter W1 der Stromquelle mit Schalter S1 eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und der Strom I1 durch die Speicherleitung ML0 fließt. Durch den hindurchfließenden Strom ändert sich die Spannung auf der Speicherleitung ML0 so, dass sie wie in Fig. 22 dargestellt größer wird als die Spannung Vss. Dann wird der Bitleitung BL0b für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung BL0a für diese Zeitspanne die Spannung Vss zugeführt wird.
Anschließend wird den Wortleitungen WWL0a und WWL0b für eine vorbestimmte Zeitspanne die Spannung Vdd zugeführt, so dass die n-Kanal-MOS-Transistoren Q21 und Q22 eingeschaltet werden. Dadurch fließt ein Strom I3 von dem Knoten N4 zu dem Knoten N3. Die Richtung dieses Stromes I3 wird als negative "-" Richtung betrachtet und als "Strom -I3" bezeichnet.
Das in Fig. 23 dargestellte Zeitverlaufsdiagramm der durch die Transistoren Q1 und Q2 fließenden Ströme zeigt an, dass der Strom -I3 mit dem oben beschriebenen Zeitverlauf fließt.
Demzufolge wird zum Durchführen des Schreibens durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I3 erzeugen, der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelements MR00 festgelegt. Da der Strom I3 von dem Knoten N4 zu dem Knoten N3 fließt, ist die Richtung des Magnetisierungsvektors anders als beim Schreiben von "logisch 0", so dass das dem "logisch 0" entgegensetzte "logisch 1" geschrieben wird. Dabei bleibt der Magnetisierungsvektor der ferromagnetischen Schicht FM2 unverändert.
Beim Lesen von Daten von der Adresse AD00 wird zunächst dem MOS-Transistor Q3, der als Ausgangsschalter einer Referenzspannungsquelle VR1 wirkt, eine vorbestimmte Spannung als Gatesteuersignal RR1 zugeführt, so dass der MOS-Transistor Q3 eingeschaltet wird. Die Zeitspanne, in der die vorbestimmte Spannung zugeführt wird, ist wie in Fig. 23 dargestellt so eingestellt, dass sie größer ist als eine vorbestimmte Zeitspanne, die für das Lesen erforderlich ist.
Durch diesen Vorgang wird der Speicherleitung ML0 die Referenzspannung Vref zugeführt.
Wenn die Information in die Bitleitung RBL0a ausgelesen wird, wird durch Zuführen der Spannung Vdd zu der Wortleitung RWL0a und der Spannung Vss zu der Wortleitung RWL0b der MOS- Transistor Q23 eingeschaltet, und der MOS-Transistor Q24 bleibt ausgeschaltet.
Wenn der MOS-Transistor Q23 eingeschaltet ist, fließt Strom durch das magnetoresistive Tunnelelement MR00, und der Strom fließt von dem Knoten N1 über die Knoten N2 und N5 zu dem Knoten N6. Der Betrag dieses Stromes wird durch den Widerstandswert des magnetoresistiven Tunnelelements MR00 bestimmt (d. h. durch die Magnetisierungsrichtung eines ferromagnetischen Materials).
Der in diesem Lesevorgang durch den MOS-Transistor Q1 fließende Strom wird in Fig. 23 als negativer "-" Strom bezeichnet.
Da der MOS-Transistor Q24 ausgeschaltet ist, fließt fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR00 fließt, über den MOS-Transistor Q23 als Strom I0a zu der Bitleitung RBL0.
Wenn einem Schalter BB1 eines Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt wird, so dass der Puffer B1 eingeschaltet ist, wird der Strom I0a verstärkt und dem Leseverstärker SA1 zugeführt. In dem Leseverstärker SA1 wird der verstärkte Strom I0a zum Lesen der Information erfasst und verstärkt.
Nachdem die Information auf die Bitleitung RBL0 ausgelesen wurde, wird dem Schalter BB1 des Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt, so dass der Puffer B1 ausgeschaltet wird.
Weiterhin wird den Wortleitungen RWL0a und RWL0b die Spannung Vss zugeführt, so dass die MOS-Transistoren Q23 und Q24 ausgeschaltet werden.
Anschließend wird die Spannung Vss dem Gatesteuersignal RR1 des MOS-Transistors Q3 zugeführt, der der Ausgangsschalter der Referenzspannungsquelle VR1 ist, so dass der MOS-Transistor Q3 ausgeschaltet wird. Die Spannung an der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen.
Demzufolge wird die Spannung Vss den Wortleitungen RWL0a und RWL0b und den Bitleitungen RBL0a und RBLOb zugeführt, und die Spannung der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen, wodurch die Bereitschaftszeit begonnen wird.
Um Information in die Bitleitung RBL0b zu lesen, kann der Wortleitung RWL0a die Spannung Vss und der Wortleitung RWL0b die Spannung Vdd zugeführt werden, so dass der MOS-Transistor Q24 eingeschaltet wird und Strom durch das magnetoresistive Tunnelelement MR00 fließt. Der Strom fließt von dem Knoten N1 über die Knoten N2 und N5 zu dem Knoten N7. Der Betrag dieses Stromes wird durch den Widerstandswert des magnetoresistiven Tunnelelements MR00 bestimmt (d. h. durch die Magnetisierungsrichtung eines ferromagnetischen Materials).
Der in diesem Lesevorgang durch den MOS-Transistor Q1 fließende Strom wird in Fig. 23 als positiver "+" Strom bezeichnet.
In dem MRAM 400 sind für jedes magnetoresistive Tunnelelement zusätzlich ein Paar von Bitleitungen zum Schreiben von Information, ein Paar von Bitleitungen zum Lesen von Information, ein Paar von Wortleitungen zum Schreiben von Information und ein Paar von Wortleitungen zum Lesen von Information bereitgestellt. Dieser Aufbau ermöglicht es, gleichzeitig verschiedene Informationen z. B. in die magnetoresistiven Tunnelelemente MR00 und MR10 zu schreiben.
Insbesondere in dem Zustand, in dem der Strom I1 von der Stromquelle S1 zu der Speicherleitung ML0 fließt, wird die Spannung Vdd den Bitleitungen WBL0a und RBL0b zugeführt, die Spannung Vss den Bitleitungen WBL0b und RBL0a, die Spannung Vdd den Wortleitungen RWL1a und RWL1b sowie die Spannung Vdd den Wortleitungen WWL0a und WWL0b. Dadurch werden die MOS-Transistoren Q27 und Q28 an der Adresse AD10 eingeschaltet, und die MOS- Transistoren Q21 und Q22 der Adresse AD00 werden eingeschaltet.
In diesem Zeitpunkt wird die Richtung des Stroms I5, der durch die MOS-Transistoren Q27 und Q28 fließt, und des Stromes I3, der durch die MOS-Transistoren Q21 und Q22 fließt, von rechts nach links umgekehrt. Daher ist es möglich, gleichzeitig verschiedene Informationen zu schreiben.
In dem obigen Fall arbeiten die Bitleitungen RBL0a, RBL0b, RBL1a und RBL1b zum Lesen von Information als Bitleitungen zum Schreiben von Information.
Weiterhin sind in dem MRAN 400 vier Pfadtransistoren (die MOS- Transistoren Q21 bis Q24 an der Adresse AD00) pro magnetoresistives Tunnelelement bereitgestellt. Daher können in dem Datenlesevorgang Informationen gleichzeitig von mehreren Pfadtransistoren in derselben Bitreihe gelesen werden.
Im obigen Fall wirken die Bitleitungen WBL0a, WBL0b, WBL1a und WBL1b zum Schreiben von Information als Bitleitungen zum Lesen von Information.
Es ist natürlich möglich, dass Information asynchron aus verschiedenen Speicherzellen an verschiedenen Adressen in derselben Bitreihe gelesen werden kann.
Fig. 24 ist eine schematische Darstellung einer Draufsicht auf das Layout einer Speicherzelle, aus der ein MRAM 400 aufgebaut ist. Insbesondere zeigt Fig. 24 den Zustand, in dem die Layouts der jeweiligen Lagen der Speicherzelle an der Adresse AD00 sich gegenseitig überlappen, wobei Gateelektroden GA der MOS- Transistoren Q21 bis Q24 parallel in zwei Zeilen und zwei Spalten um ein magnetoresistives Tunnelelement MR00 angeordnet sind.
D. h. die Gateelektroden GA der MOS-Transistoren Q21 und Q23 sind ihrer Weite nach parallel angeordnet, und die Gateelektroden GA der MOS-Transistoren Q22 und Q24 sind der Weite nach parallel angeordnet. Die Gateelektroden GA der MOS-Transistoren Q21 und Q22 sind der Länge nach in einer Zeile angeordnet und die Gateelektrode GA der MOS-Transistoren Q23 und Q24 sind der Länge nach in einer Zeile angeordnet.
Jede Gateelektrode GA ist über einen Kontaktabschnitt CH0 mit einer ersten Metallschicht M1 einer oberen Lage verbunden, die erste Metallschicht M1 ist über einen Kontaktabschnitt CH2 mit einer zweiten Metallschicht M2 einer oberen Lage verbunden, und die zweite Metallschicht M2 ist über einen Kontaktabschnitt CH3 mit einer dritten Metallschicht M3 einer oberen Lage verbunden.
Das magnetoresistive Tunnelelement MR00 ist zwischen der ersten Metallschicht M1 und der zweiten Metallschicht M2 angeordnet, und die erste Metallschicht M1 ist über einen Kontaktabschnitt CH1 mit einem aktiven Bereich AA verbunden.
Fig. 25 ist eine Draufsicht auf ein Layout der ersten Metallschicht M1 und der darunter liegenden Lagen, wobei jede erste Metallschicht M1 über den Kontaktabschnitt CH1 mit dem aktiven Bereich AA verbunden ist.
Fig. 26 ist eine Draufsicht auf ein Layout, die hauptsächlich die zweite Metallschicht M2 zeigt. D. h. die zweite Metallschicht M2, die einer Speicherleitung ML0 entspricht, ist oberhalb des magnetoresistiven Tunnelelements MR00 angeordnet. Oberhalb der aktiven Bereiche AA ist eine Mehrzahl von zweiten Metallschichten M2, die den Bitleitungen RBL0a, WBL0a, RBL0b und WBL0b entsprechen, in Fig. 26 von der linken Seite her in dieser Reihenfolge angeordnet.
Die mehreren zweiten Metallschichten M2 sind parallel angeordnet, so dass sie von oben gesehen senkrecht zu der Längenrichtung jeder Gateelektrode GA verlaufen.
Fig. 27 ist eine Draufsicht auf ein Layout, die hauptsächlich die dritte Metallschicht M3 zeigt, wobei eine Mehrzahl von dritten Metallschichten M3, die den Wortleitungen WWL0a, WWL0b, RWL0a und RWL0b entsprechen, in Fig. 27 in dieser Reihenfolge von oben her angeordnet, so dass diese Leitungen die zwei aktiven Bereiche AA kreuzen. Die mehreren dritten Metallschichten M3 sind parallel angeordnet, so dass sie von oben gesehen parallel zu der Längsrichtung jeder Gateelektrode GA verlaufen.
Wie oben beschrieben, sind in der Draufsicht auf das Layout des MRAM 400 alle Gateelektroden der MOS-Transistoren einer einzelnen Speicherzelle in zwei Zeilen und zwei Spalten um das magnetoresistive Tunnelelement herum parallel angeordnet. Es ist daher möglich, den CD-Versatz (critical dimension) beim Strukturieren der Gateelektroden (was den Übertragungsschritt und den Ätzschritt beinhaltet) in den Herstellungsschritten zu verringern.
Der Begriff "CD-Versatz" ist eine allgemeine Bezeichnung für folgendes: "CD-Verlust" bedeutet, dass eine Endgröße kleiner ist als ein Entwurfswert und "CD-Gewinn" bedeutet, dass eine Endgröße größer ist als ein Entwurfswert.
Der Grund dafür, dass die oben erwähnte Layout-Anordnung den CD-Versatz verringert, liegt darin, dass in dem Speicherfeld als Ganzem das Gateelektrodenfeldmuster konstant ist, wodurch eine Störung der stehenden optischen Welle in einem Resistübertragungsschritt und eine Abweichung der Plasmadichte in einem Ätzschritt verhindert wird. Dies wurde bereits beschrieben als Grund für das Bereitstellen des Dummy-Bereichs in der ersten Ausführungsform.
Wie oben beschreiben, sind in dem MRAM 400 für jedes magnetoresistive Tunnelelement zwei Paare von Bitleitungen bereitgestellt, und das Schaltelement ist zwischen das magnetoresistive Tunnelelement und jede der vier Bitleitungen geschaltet. Beim Lesen von Information aus dem magnetoresistiven Tunnelelement kann daher die Information aus Speicherzellen an verschiedenen Adressen, die die Bitleitung gemeinsam nutzen, mit unabhängigen Zeitabläufen (asynchron) gelesen werden, indem die Steuerung so durchgeführt wird, dass die Schaltelemente selektiv eingeschaltet werden.
Da weiterhin zwei gepaarte Wortleitungen für ein einzelnes magnetoresistives Tunnelelement bereitgestellt sind, kann unterschiedliche Information gleichzeitig in zwei Speicherzellen an zwei verschiedenen Adressen in derselben Bitreihe geschrieben werden.
Das Layout ist weiterhin so angeordnet, dass alle Gateelektroden der MOS-Transistoren in einer einzelnen Speicherzelle in zwei Zeilen und zwei Spalten um das magnetoresistive Tunnelelement herum angeordnet sind. Das ermöglicht es, den CD-Versatz beim Strukturieren der Gateelektroden in den Herstellungsschritten zu verringern.
Bei dem in Fig. 21 dargestellten Aufbau des MRAM 400 sind die Wortleitungen RWL0a, RWL0b, RWL1a und RWL1b als Wortleitungen zum Lesen von Information bereitgestellt und die Wortleitung WWL0a, WWL0b, WWL1a und WWL1b als Wortleitungen zum Schreiben von Information. Das MRAM 400 kann so aufgebaut sein, dass wie in dem in Fig. 28 dargestellten MRAM 400A eine einzige Wortleitung zum Schreiben von Information pro Speicherzelle bereitgestellt ist.
Insbesondere können in den Speicherzellen an den Adressen AD00 und AD01, wie in Fig. 28 dargestellt, die Gateelektroden der MOS-Transistoren Q21 und Q22 mit einer Wortleitung WWL0 verbunden sein, während in den Speicherzellen an den Adressen AD10 und AD11 die Gateelektroden der MOS-Transistoren Q25 und Q26 mit einer Wortleitung WWL1 verbunden sein können. Ansonsten ist der Aufbau derselbe wie der des in Fig. 21 dargestellten MRAM 400.
Mit dem obigen Aufbau ist es nicht möglich, Information gleichzeitig in Speicherzellen an verschiedenen Adressen in derselben Bitreihe zu schreiben. Es ist jedoch möglich, Information gleichzeitig aus Speicherzellen an verschiedenen Adressen in derselben Bitreihe zu lesen. Daher kann die durch das Speicherfeld belegte Fläche durch Verringern der Anzahl von Wortleitungen verringert werden.
Fig. 29 ist eine schematische Darstellung einer Draufsicht auf das Layout einer Speicherzelle, aus der ein MRAM 400A aufgebaut ist. Insbesondere zeigt Fig. 29 den Zustand, in dem die Layouts der jeweiligen Lagen der Speicherzelle an der Adresse AD00 sich gegenseitig überlappen. Die Gateelektroden GA der MOS- Transistoren Q23 und Q24 sind ihrer Weite nach parallel zu einer gemeinsamen Gateelektrode GA1 der MOS-Transistoren Q21 und Q22 angeordnet. Die Gateelektroden der MOS-Transistoren Q23 und Q24 sind der Länge nach in einer Zeile angeordnet. Ein magnetoresistives Tunnelelement MR00 ist in der Mitte eines Bereichs angeordnet, der von der Gateelektrode GA1 und dem Feld der Gateelektroden GA umgeben ist. Anders ausgedrückt sind die Gateelektrode GA und die Gateelektroden GA in bilateraler Symmetrie angeordnet.
Die Gateelektrode GA1 und jede Gateelektrode GA sind über einen Kontaktabschnitt CH0 mit einer ersten Metallschicht M1 einer oberen Lage verbunden, die erste Metallschicht M1 ist über einen Kontaktabschnitt CH2 mit einer zweiten Metallschicht M2 einer oberen Lage verbunden, und die zweite Metallschicht M2 ist über einen Kontaktabschnitt CH3 mit einer dritten Metallschicht M3 einer oberen Lage verbunden.
Das magnetoresistive Tunnelelement MR00 ist zwischen der ersten Metallschicht M1 und der zweiten Metallschicht M2 angeordnet, und die erste Metallschicht M1 ist über einen Kontaktabschnitt CH₁ mit einem aktiven Bereich AA verbunden.
Fig. 30 ist eine Draufsicht auf ein Layout der ersten Metallschicht M1 und der darunter liegenden Lagen, wobei jede erste Metallschicht M1 über den Kontaktabschnitt CH1 mit dem aktiven Bereich AA verbunden ist.
Fig. 31 ist eine Draufsicht auf ein Layout, die hauptsächlich die zweite Metallschicht M2 zeigt. D. h. die zweite Metallschicht M2, die einer Speicherleitung ML0 entspricht, ist oberhalb des magnetoresistiven Tunnelelements MR00 angeordnet. Oberhalb der aktiven Bereiche AA ist eine Mehrzahl von zweiten Metallschichten M2, die den Bitleitungen RBL0a, WBL0a, RBL0b und WBL0b entsprechen, in Fig. 31 von der linken Seite her in dieser Reihenfolge angeordnet.
Die mehreren zweiten Metallschichten M2 sind parallel angeordnet, so dass sie von oben gesehen senkrecht zu der Längenrichtung der Gateelektrode GA1 und der Gateelektroden GA verlaufen.
Fig. 32 ist eine Draufsicht auf ein Layout, die hauptsächlich die dritte Metallschicht M3 zeigt, wobei eine Mehrzahl von dritten Metallschichten M3, die den Wortleitungen WWL0a, WWL0b, RWL0a und RWL0b entsprechen, in Fig. 32 in dieser Reihenfolge von oben her angeordnet, so dass diese Leitungen die zwei aktiven Bereiche AA kreuzen. Die mehreren dritten Metallschichten M3 sind parallel angeordnet, so dass sie von oben gesehen parallel zu der Längsrichtung jeder Gateelektrode GA verlaufen.
Wie oben beschrieben, sind in dem Layout des MRAM 400A alle Gateelektroden der MOS-Transistoren einer einzelnen Speicherzelle in bilateraler Symmetrie um das magnetoresistive Tunnelelement herum angeordnet. Es ist daher möglich, den CD-Versatz beim Strukturieren der Gateelektroden in den Herstellungsschritten zu verringern.
Bei dem in Fig. 21 dargestellten Aufbau des MRAM 400 sind die Wortleitungen RWL0a, RWL0b, RWL1a und RWL1b als Wortleitungen zum Lesen von Information bereitgestellt und die Wortleitungen WWL0a, WWL0b, WWL1a und WWL1b als Wortleitungen zum Schreiben von Information. Weiterhin sind die Bitleitungen RBL0a, RBL0b, RBL1a und RBL1b als Bitleitungen zum Lesen von Information bereitgestellt und die Bitleitungen WBL0a, WBL0b, WBL1a und WBL1b als Bitleitungen zum Schreiben von Information. Alternativ dazu kann wie in dem in Fig. 33 dargestellten MRAM 400B eine einzige Wortleitung pro Speicherzelle zum Schreiben von Information bereitgestellt sein, eine einzige Bitleitung pro Speicherzelle zum Lesen von Information und eine einzige Bitleitung pro Speicherzelle zum Schreiben von Information.
Insbesondere beinhaltet die Speicherzelle an der Adresse AD00, wie in Fig. 33 dargestellt, nur den MOS-Transistor Q23 als einen MOS-Transistor zum Schreiben, und der MOS-Transistor Q23 ist elektrisch zwischen eine Bitleitung RBL0 und den Knoten N9 geschaltet.
Die Speicherzelle an der Adresse AD01 beinhaltet nur den MOS- Transistor Q23 als einen MOS-Transistor zum Schreiben, und der MOS-Transistor Q23 ist elektrisch zwischen eine Bitleitung RBL1 und den Knoten N9 geschaltet.
Die Speicherzelle an der Adresse AD10 beinhaltet nur den MOS- Transistor Q27 als einen MOS-Transistor zum Schreiben, und der MOS-Transistor Q27 ist elektrisch zwischen eine Bitleitung RBL0 und den Knoten N9 geschaltet.
Die Speicherzelle an der Adresse AD11 beinhaltet nur den MOS- Transistor Q27 als einen MOS-Transistor zum Schreiben, und der MOS-Transistor Q27 ist elektrisch zwischen eine Bitleitung RBL1 und den Knoten N9 geschaltet.
In den Speicherzellen an den Adressen AD00 und AD01 sind die Gateelektroden der MOS-Transistoren Q21 und Q22 mit einer Wortleitung WWL0 verbunden und die Gateelektroden des MOS- Transistors Q23 mit einer Wortleitung RWL0.
In den Speicherzellen an den Adressen AD00 und AD01 sind die Gateelektroden der MOS-Transistoren Q25 und Q26 mit einer Wortleitung WWL1 verbunden und die Gateelektroden des MOS- Transistors Q27 mit einer Wortleitung RWL1.
Ansonsten ist der Aufbau derselbe wie bei dem in Fig. 21 dargestellten MRAM 400.
Der Betrieb des MRAM 400B wird nun unter Verwendung der in Fig. 34 und 35 dargestellten Zeitverlaufsdiagramme beschrieben.
Fig. 34 und 35 sind Zeitverlaufsdiagramme verschiedener Spannungen und Ströme bei einem Datenschreib/Lese-Vorgang an der Adresse AD00 in dem MRAM 400B.
Beim Schreiben von Daten an die Adresse AD00 wird einem Schalter W1 einer Stromquelle mit Schalter S1 eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und ein Strom I1 durch eine Speicherleitung ML0 fließt.
Der Bitleitung WBL0a wird für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung WBL0b für diese Zeitspanne die Spannung Vss zugeführt wird.
Anschließend wird der Wortleitung WWL0 für eine vorbestimmte Zeitspanne die Versorgungsspannung Vdd zugeführt, so dass die n-Kanal-MOS-Transistoren Q21 und Q22 eingeschaltet werden. Dadurch fließt ein Strom I3 von dem Knoten N3 zu dem Knoten N4. Die Richtung des Stroms I3 wird als positive "+"Richtung angenommen und im folgenden durch die Bezeichnung "Strom +I3" bezeichnet.
Fig. 23 zeigt ein Zeitverlaufsdiagramm der durch die MOS- Transistoren Q21 und Q22 fließenden Ströme und zeigt an, dass der Strom +I3 mit dem oben erwähnten Zeitverlauf fließt. In Fig. 35 wird ein Pluszeichen "+" verwendet, wenn der durch den MOS-Transistor Q21 fließende Strom von Knoten N3 nach N2 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist. Ein Pluszeichen "+" wird verwendet, wenn der durch den MOS-Transistor Q22 fließende Strom von Knoten N2 zu N4 fließt, und ein Minuszeichen "-", wenn die Richtung umgekehrt ist.
Durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I3 erzeugen, wird demzufolge zum Durchführen des Schreibens der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelementes MR00 festgelegt. Der Magnetisierungsvektor der ferromagnetischen Schicht FM2 ist fest und bleibt unverändert.
Durch die oben beschriebene Abfolge von Vorgängen wird Information in das magnetoresistive Tunnelelement MR00 (d. h. an die Adresse AD00) geschrieben. Diese geschriebene Information wird als "logisch 0" betrachtet.
Wenn daraufhin der Schalter W1 der Stromquelle mit Schalter S1 ausgeschaltet wird, fließt kein Strom I1 durch die Speicherleitung ML0. Anschließend wird das Potential der Speicherleitung ML0 auf die Spannung Vss vorgeladen.
Die Spannungen der Wortleitung WWL0 wird auf die Spannung Vss gelegt, so dass die MOS-Transistoren Q21 und Q22 ausgeschaltet werden. Auch den Bitleitungen WBL0a und WBL0b wird die Spannung Vss zugeführt. Diese Zeitspanne wird als "Bereitschaftszeit" (standby) bezeichnet.
Zum Schreiben einer dem oben genannten Logikpegel entgegengesetzten "logischen 1" in das magnetoresistive Tunnelelement MR00 wird dem Schalter W1 der Stromquelle mit Schalter S1 eine vorbestimmte Spannung zugeführt, so dass der Schalter W1 eingeschaltet ist und der Strom I1 durch die Speicherleitung ML0 fließt.
Dann wird der Bitleitung WBL0b für eine bestimmte Zeitspanne, die für das Schreiben erforderlich ist, die Spannung Vdd zugeführt, wohingegen der Bitleitung WBL0a für diese Zeitspanne die Spannung Vss zugeführt wird.
Anschließend wird der Wortleitung WWL0 für eine vorbestimmte Zeitspanne die Spannung Vdd zugeführt, so dass die n-Kanal-MOS- Transistoren Q21 und Q22 eingeschaltet werden. Dadurch fließt ein Strom I3 von dem Knoten N4 zu dem Knoten N3. Die Richtung dieses Stromes I3 wird als negative "-" Richtung betrachtet und als "Strom -I3" bezeichnet.
Das in Fig. 35 dargestellte Zeitverlaufsdiagramm der durch die Transistoren Q1 und Q2 fließenden Ströme zeigt an, dass der Strom -13 mit dem oben beschriebenen Zeitverlauf fließt.
Demzufolge wird zum Durchführen des Schreibens durch ein gegenseitiges Magnetfeld, das die Ströme I1 und I3 erzeugen, der Magnetisierungsvektor der ferromagnetischen Schicht FM1 des magnetoresistiven Tunnelelements MR00 festgelegt. Da der Strom I3 von dem Knoten N4 zu dem Knoten N3 fließt, ist die Richtung des Magnetisierungsvektors anders als beim Schreiben von "logisch 0", so dass das dem "logisch 0" entgegensetzte "logisch 1" geschrieben wird. Dabei bleibt der Magnetisierungsvektor der ferromagnetischen Schicht FM2 unverändert.
Beim Lesen von Daten von der Adresse AD00 wird zunächst dem MOS-Transistor Q3, der als Ausgangsschalter einer Referenzspannungsquelle VR1 wirkt, eine vorbestimmte Spannung als Gatesteuersignal RR1 zugeführt, so dass der MOS-Transistor Q3 eingeschaltet wird. Die Zeitspanne, in der die vorbestimmte Spannung zugeführt wird, ist wie in Fig. 23 dargestellt so eingestellt, dass sie größer ist als eine vorbestimmte Zeitspanne, die für das Lesen erforderlich ist.
Durch diesen Vorgang wird der Speicherleitung ML0 die Referenzspannung Vref zugeführt.
Wenn die Information in die Bitleitung RBL0 ausgelesen wird, wird durch Zuführen der Spannung Vdd zu der Wortleitung RWL0 der MOS-Transistor Q23 eingeschaltet.
Wenn der MOS-Transistor Q23 eingeschaltet ist, fließt Strom durch das magnetoresistive Tunnelelement MR00, und der Strom fließt von dem Knoten N1 über den Knoten N2 zu dem Knoten N6. Der Betrag dieses Stromes wird durch den Widerstandswert des magnetoresistiven Tunnelelements MR00 bestimmt (d. h. durch die Magnetisierungsrichtung eines ferromagnetischen Materials).
Der in diesem Lesevorgang durch den MOS-Transistor Q1 fließende Strom wird in Fig. 23 als negativer "-" Strom bezeichnet.
Fast der gesamte Strom, der durch das magnetoresistive Tunnelelement MR00 fließt, fließt über den MOS-Transistor Q23 als Strom I00 zu der Bitleitung RBL0.
Wenn einem Schalter BB1 eines Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt wird, so dass der Puffer B1 eingeschaltet ist, wird der Strom I00 verstärkt und dem Leseverstärker SA1 zugeführt. In dem Leseverstärker SA1 wird der verstärkte Strom I00 zum Lesen der Information erfasst und verstärkt.
Nachdem die Information auf die Bitleitung RBL0 ausgelesen wurde, wird dem Schalter BB1 des Puffers mit Schalter B1 eine vorbestimmte Spannung zugeführt, so dass der Puffer B1 ausgeschaltet wird.
Weiterhin wird der Wortleitungen RWL0 die Spannung Vss zugeführt, so dass der MOS-Transistoren Q23 ausgeschaltet wird.
Anschließend wird die Spannung Vss dem Gatesteuersignal RR1 des MOS-Transistors Q3 zugeführt, der der Ausgangsschalter der Referenzspannungsquelle VR1 ist, so dass der MOS-Transistor Q3 ausgeschaltet wird. Die Spannung an der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen.
Demzufolge wird die Spannung Vss der Wortleitungen RWL0 und den Bitleitungen RBL0a und RBL0b zugeführt, und die Spannung der Speicherleitung ML0 wird auf die Spannung Vss vorgeladen, wodurch die Bereitschaftszeit begonnen wird.
In dem oben beschriebenen MRAM 400B kann ein Aufbau, in dem Leitungen zum Schreiben von Informationen in die Speicherzellen und Leitungen zum Lesen von Informationen aus den Speicherzellen getrennt bereitgestellt sind, auf einem Minimum gehalten werden.
Fig. 36 ist eine schematische Darstellung einer Draufsicht auf das Layout einer Speicherzelle, aus der ein MRAM 400A aufgebaut ist. Insbesondere zeigt Fig. 36 den Zustand, in dem die Layouts der jeweiligen Lagen der Speicherzelle an der Adresse AD00 sich gegenseitig überlappen. Die Gateelektroden GA des MOS- Transistoren Q23 und eine Dummygategelektrode DGA sind ihrer Weite nach parallel zu einer gemeinsamen Gateelektrode GA1 der MOS-Transistoren Q21 und Q22 angeordnet. Die Gateelektroden GA und die Dummygategelektrode DGA sind der Länge nach in einer Zeile angeordnet. Ein magnetoresistives Tunnelelement MR00 ist in der Mitte eines Bereichs angeordnet, der von der Gateelektrode GA1 und dem Feld der Gateelektroden GA und der Dummygategelektrode DGA umgeben ist.
Die Gateelektroden GA1 und GA sind über einen Kontaktabschnitt CH0 mit einer ersten Metallschicht M1 einer oberen Lage verbunden, die erste Metallschicht M1 ist über einen Kontaktabschnitt CH2 mit einer zweiten Metallschicht M2 einer oberen Lage verbunden, und die zweite Metallschicht M2 ist über einen Kontaktabschnitt CH3 mit einer dritten Metallschicht M3 einer oberen Lage verbunden.
Das magnetoresistive Tunnelelement MR00 ist zwischen der ersten Metallschicht M1 und der zweiten Metallschicht M2 angeordnet, und die erste Metallschicht M1 ist über einen Kontaktabschnitt CH1 mit einem aktiven Bereich AA verbunden.
Fig. 37 ist eine Draufsicht auf ein Layout der ersten Metallschicht M1 und der darunter liegenden Lagen, wobei jede erste Metallschicht M1 über den Kontaktabschnitt CH1 mit dem aktiven Bereich AA verbunden ist.
Fig. 38 ist eine Draufsicht auf ein Layout, die hauptsächlich die zweite Metallschicht M2 zeigt. D. h. die zweite Metallschicht M2, die einer Speicherleitung ML0 entspricht, ist oberhalb des magnetoresistiven Tunnelelements MR00 angeordnet. Oberhalb der aktiven Bereiche AA ist eine Mehrzahl von zweiten Metallschichten M2, die den Bitleitungen RBL0a, WBL0a, RBL0b und WBLOb entsprechen, in Fig. 38 von der linken Seite her in dieser Reihenfolge angeordnet. Diese zweiten Metallschichten M2 sind parallel angeordnet, so dass sie von oben gesehen senkrecht zu der Längenrichtung der Dummygateelektrode DGA und den Gateelektroden GA1 und GA verlaufen.
Das Layout des MRAM 400B beinhaltet das Dummy-Gatter DGA um zu vermeiden, dass das Feldmuster der Gateelektroden unregelmäßig wird, wenn die Anzahl der MOS-Transistoren pro Speicherzelle drei beträgt. Es ist daher möglich, den CD-Versatz beim Strukturieren der Gateelektroden in den Herstellungsschritten zu verringern.

Claims

1. Magnetische Speichervorrichtung mit einem Speicherzellenfeld aus mehreren in einer Matrix angeordneten Speicherzellen mit zumindest mehreren Bitleitungen, mehreren Wortleitungen und einem magnetischen Tunnelübergangselement (MR00, MR01, MR10, MR11, MR21-24);
wobei die Speicherzellen einen ersten Strompfad aufweisen, der elektrisch mit einem Paar aus einer ersten und einer zweiten Bitleitung verbunden ist, und der zumindest als ein Strompfad zum Lesen einer Information aus dem magnetischen Tunnelübergangselement dient;
der erste Strompfad ein erstes und ein zweites Schaltelement (Q1, Q2, Q10, Q11, Q12-Q18, Q21, Q22, Q25, Q26) beinhaltet, die in dem ersten Strompfad vorgesehen sind;
das erste Schaltelement die elektrische Verbindung/Trennung zwischen der ersten Bitleitung und dem magnetischen Tunnelübergangselement steuert; und
das zweite Schaltelement die elektrische Verbindung/Trennung zwischen der zweiten Bitleitung und dem magnetischen Tunnelübergangselement steuert.

2. Magnetische Speichervorrichtung nach Anspruch 1, bei der
der erste Strompfad auch als ein Strompfad zum Schreiben einer Information in das magnetische Tunnelübergangselement dient;
die Speicherzellen weiter einen zweiten Strompfad (ML0, ML1) aufweisen, der als ein Strompfad zum Schreiben/Lesen einer Information aus dem/in das magnetische Tunnelübergangselement dient;
der erste und der zweite Strompfad keinen Kontakt zueinander haben und einander in einer Draufsicht in rechten Winkeln kreuzen; und
das magnetische Tunnelübergangselement elektrisch zwischen den ersten und den zweiten Strompfad geschaltet ist.

3. Magnetische Speichervorrichtung nach Anspruch 2, bei der die Speicherzellen weiter einen dritten Strompfad aufweisen, der elektrisch mit einem Paar aus einer dritten und einer vierten Bitleitung verbunden ist, und der als ein Strompfad zum Schreiben/Lesen einer Information aus dem/in das magnetische Tunnelübergangselement dient;
der dritte Strompfad ein drittes und ein viertes Schaltelement (Q23, Q24, Q27, Q28) beinhaltet, die in dem dritten Strompfad vorgesehen sind;
das dritte Schaltelement die elektrische Verbindung/Trennung zwischen der dritten Bitleitung und dem magnetischen Tunnelübergangselement steuert; und
das vierte Schaltelement die elektrische Verbindung/Trennung zwischen der vierten Bitleitung und dem magnetischen Tunnelübergangselement steuert.

4. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 3, bei der von den mehreren in einer Matrix angeordneten Speicherzellen diejenigen Speicherzellen, die in verschiedenen Bitreihen und benachbart zueinander angeordnet sind, von der ersten und zweiten Bitleitung zumindest eine gemeinsam nutzen, die zwischen ihnen angeordnet ist.

5. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 4, bei der das erste und das zweite Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das jeweils von einer ersten bzw. einer zweiten Wortleitung zugeführt wird.

6. Magnetische Speichervorrichtung nach Anspruch 3 oder 4, bei der
das erste und das zweite Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das jeweils von einer ersten bzw. einer zweiten Wortleitung zugeführt wird; und
das dritte und das vierte Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das jeweils von einer dritten bzw. einer vierten Wortleitung zugeführt wird.

7. Magnetische Speichervorrichtung nach Anspruch 3 oder 4, bei der
das erste und das zweite Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das jeweils von einer ersten Wortleitung zugeführt wird; und
das dritte und das vierte Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das von einer zweiten bzw. einer dritten Wortleitung zugeführt wird.

8. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 7 mit
einer Spannungsquelle (VR1) und einer Stromquelle (S0-S2), die elektrisch mit dem zweiten Strompfad verbunden sind;
wobei selektiv eine Spannungszufuhr von der Spannungsquelle bzw. eine Stromzufuhr von der Stromquelle zu dem zweiten Strompfad durchgeführt wird.

9. Magnetische Speichervorrichtung nach Anspruch 1 oder 2, bei der
die Speicherzellen weiter einen dritten Strompfad aufweisen, der elektrisch mit einer dritten Bitleitung verbunden ist, und der als ein Strompfad zum Lesen einer Information aus dem magnetischen Tunnelübergangselement dient;
der dritte Strompfad ein drittes Schaltelement (Q23, Q27) beinhaltet, das in dem dritten Strompfad vorgesehen ist; und
das dritte Schaltelement so angeordnet ist, dass es die elektrische Verbindung/Trennung zwischen der dritten Bitleitung und dem magnetischen Tunnelübergangselement steuert.

10. Magnetische Speichervorrichtung nach Anspruch 9, bei der
das erste und das zweite Schaltelement auf der Grundlage eines Steuersignals öffnen bzw. schließen, das von einer ersten Wortleitung (WWL0, WWL1) zugeführt wird; und
das dritte Schaltelement auf der Grundlage eines Steuersignals öffnet bzw. schließt, das von einer zweiten Wortleitung (RWL0, RWL1) zugeführt wird.

11. Magnetische Speichervorrichtung nach Anspruch 1, bei der die Speicherzellen weiter beinhalten:
einen zweiten Strompfad (WC1, WC2), der als ein Strompfad zum Schreiben einer Information in das magnetische Tunnelübergangselement (MR21-MR24) dient; und
einen dritten Strompfad (WR21, WR22, WR23, WR24), der als ein Strompfad zum Steuern einer Magnetisierungsrichtung eines magnetischen Materials dient, das in dem magnetischen Tunnelübergangselement enthalten ist, wenn eine Information in das magnetische Tunnelübergangselement geschrieben wird;
wobei das magnetische Tunnelübergangselement elektrisch zwischen den ersten und den zweiten Strompfad geschaltet ist.

12. Magnetische Speichervorrichtung nach einem der Ansprüche 3 bis 8, bei der
das magnetische Tunnelübergangselement eine mehrlagige Magnetschicht beinhaltet, die durch Stapeln erstellt worden ist, zum Bilden zumindest eines magnetischen Tunnelübergangs;
der erste Strompfad elektrisch entweder mit der obersten oder der untersten Lage der mehrlagigen Schicht verbunden ist und der zweite Strompfad mit der jeweils anderen; und
der dritte Strompfad in der Nachbarschaft des zweiten Strompfads angeordnet ist, elektrisch von dem zweiten Strompfad getrennt ist und den ersten Strompfad in einer Draufsicht im rechten Winkel kreuzt.

13. Magnetische Speichervorrichtung nach Anspruch 12 mit
einer Stromquelle (S11, S12) und einer Spannungsquelle (VR11), die elektrisch mit dem zweiten Strompfad verbunden sind;
wobei die Stromquelle eine bidirektionale Stromquelle ist, die in der Lage ist, die Richtung des zu dem zweiten Strompfad hindurchfließenden Stromes auszuwählen;
und selektiv eine Spannungszufuhr von der Spannungsquelle bzw. eine Stromzufuhr von der Stromquelle zu dem zweiten Strompfad durchgeführt wird.

14. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 13, bei der die mehreren Bitleitungen und die mehreren Wortleitungen Zweigleitungen sind, die jeweils in einem hierarchischen Bitleitungsaufbau bzw. in einem hierarchischen Wortleitungsaufbau enthalten sind.

15. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 14, bei der die erste und die zweite Bitleitung jeweils mit einem Leseverstärker (SA1) verbunden sind.

16. Magnetische Speichervorrichtung nach Anspruch 15, bei der der Leseverstärker (SA1) mit einer Versorgungsleitung verbunden ist, die eine Zweigleitung ist, die in einem hierarchischen Versorgungsleitungsaufbau enthalten ist.

17. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 16, bei der das magnetische Tunnelübergangselement in einer Lage bereitgestellt ist, in der das erste und das zweite Schaltelement angeordnet ist.

18. Magnetische Speichervorrichtung nach einem der Ansprüche 1 bis 17, bei der das magnetische Tunnelübergangselement in einer höheren Lage bereitgestellt ist als die erste und die zweite Bitleitung.