DE60027973T2

DE60027973T2 - Digital-Analog-Wandler des Stromtyps

Info

Publication number: DE60027973T2
Application number: DE60027973T
Authority: DE
Inventors: Thierry Masson; Isabelle Icord
Original assignee: Atmel Grenoble SA
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 1999-09-17
Filing date: 2000-09-15
Publication date: 2007-01-11
Anticipated expiration: 2020-09-16
Also published as: FR2798791B1; FR2798791A1; JP4053223B2; DE60027973D1; ATE326790T1; JP2001119299A; EP1085659A1; US6337647B1; EP1085659B1

Description

Die vorliegende Erfindung betrifft einen Digital-Analog-Wandler für Stromsignale. Sie bezieht sich insbesondere auf Digital-Analog-Wandler vom Typ Sigma-Delta.
Die heutige Entwicklung der Technologien tendiert dazu, die Grenze zwischen den digitalen Techniken und den analogen Techniken zu verschieben, um den analogen Teil so weit wie möglich zu reduzieren. Dies hat insbesondere zum Ziel, die Hardware-Architektur der Systeme zu vereinfachen, indem die meisten Funktionen in Digitaltechniken hergestellt werden und gleichzeitig eine Reduzierung der Herstellungskosten ermöglicht wird. Eine wichtige Folge dieser Entwicklung ist der enorme Anstieg der auf den analog-digitalen oder digital-analogen Umwandlungsbereich verschobenen Beanspruchungen, da der Wandler sich dann am Ende oder fast am Ende der Verarbeitungsketten befindet. Die Wandler müssen also immer höheren Leistungsansprüchen genügen.
Was die Digital-Analog-Wandler angeht, so gibt es mehrere Typen. Unter diesen verschiedenen Typen haben die Sigma-Delta-Wandler einen beträchtlichen Vorteil, da sie mit nur einem Wandlungsbit arbeiten.
Bei dem Sigma-Delta-Wandlern wird das mit N Bits codierte und mit einer gegebenen Frequenz Fs getastete Binärsignal durch digitale Mittel in ein Signal mit einem überabgetasteten, d.h. mit einer wesentlich höheren Frequenz F's = M × Fs abgetasteten Bit umgewandelt. Dieses Signal wird anschließend mit Hilfe eines Ein-Bit-Digital-Analog-Wandlers und eines Tiefpassfilters, das sich am Ausgang des Wandlers befindet, in ein analoges Signal umgewandelt.
Es ist bekannt, diesen Typ von Digital-Analog-Wandler auf mehrere Arten herzustellen. Man kann einen Wandler für Spannungssignale herstellen, d.h., dass am Ausgang entweder eine positive Spannung auf einem Potential +V_ref, oder eine negative Spannung auf einem Potential –V_ref ausgegeben wird, je nach dem Zustand des Binärsignals. Dieser Aufbau ist aber insbesondere auf etwa 60 dB Verzerrung begrenzt und für die Instabilitäten des Bezugstaktgebers empfindlich, wobei diese Instabilitäten allgemein unter dem Begriff "Jitter" bekannt sind. Dieser Jitter bewirkt insbesondere ein Störrauschen am Ausgang des Wandlers.
Es werden auch Wandler für Stromsignale hergestellt. In diesem Fall wird am Ausgang entweder ein positiver Strom mit dem Wert +I_ref, oder ein negativer Strom mit dem Wert –I_ref ausgegeben, je nach dem Zustand des Binärsignals. Diese Wandler ermöglichen es, sehr hohe Verzerrungsleistungen zu erhalten, sie bleiben aber empfindlich für den Jitter des Taktgebers.
Es ist auch bekannt, Wandler mit geschalteten Kondensatoren herzustellen, die für den Jitter der Taktgeber unempfindlich sind, aber diese erfordern sehr schnelle Verstärker, um gute Verzerrungspegel zu erhalten.
Eine japanische Patentanmeldung JP-A-11122112 beschreibt eine Schaltung, die die Amplitude des Ausgangssignals in Abhängigkeit vom Jitter des Taktgebers variieren lässt und für die Digital-Analog-Wandler verwendet wird.
Ein Ziel der Erfindung ist es, die Herstellung eines Wandlers zu ermöglichen, der einen guten Verzerrungspegel garantiert und für den Jitter des Bezugstaktgebers unempfindlich ist.
Zu diesem Zweck hat die Erfindung einen Digital-Analog-Wandler für Stromsignale zum Gegenstand, wie er durch Anspruch 1 definiert ist.
In einer zweiten Ausführungsform weist der Prüfstromkreis der Aufbauzeit des Ausgangsstroms mindestens zwei Bezugsspannungen auf, wobei der Kondensator zwischen diesen beiden Spannungen geladen und dann entladen wird, wobei die Aufbauzeit des Ausgangsstroms dann die Summe der Zeit, die zum Laden des Kondensators benötigt wird, und der Zeit ist, die zum Entladen des Kondensators benötigt wird. Ein Vorteil dieser Ausführungsform ist es, dass sie es ermöglicht, einen guten elektrischen Wirkungsgrad zu erhalten.
In einer dritten Ausführungsform wird der Lade- und Entladestrom des Kondensators mit Hilfe von Schaltern und Stromspiegeln direkt in die Ausgangslast des Wandlers geschickt. Man verwendet zwei Kondensatoren, die man lädt und entlädt. Während einer der Kondensatoren sich auflädt, entlädt sich der andere. Ein Vorteil dieser Ausführungsform ist es, dass sie es ermöglicht, sich vom Stromrauschen des Wandlers zu befreien.
Weitere Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung anhand der beiliegenden Zeichnungen hervor. Es zeigen:
1 ein Schaltbild eines Digital-Analog-Wandlers vom Sigma-Delta-Typ;
2 ein Funktionsschaltbild eines Digital-Analog-Wandlers vom Stromtyp;
3 eine erste mögliche Ausführungsform eines Prüfstromkreises der Ladedauer des Ausgangsfilters in einem erfindungsgemäßen Wandler;
4 eine Darstellung von Signalen, die in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal im erwähnten Schaltkreis auftreten;
5 eine zweite mögliche Ausführungsform eines Prüfstromkreises der Ladedauer des Ausgangsfilters in einem erfindungsgemäßen Wandler;
6 eine Darstellung von Signalen, die in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal im erwähnten Schaltkreis auftreten;
7 eine weitere mögliche Ausführungsform eines erfindungsgemäßen Wandlers;
8 eine Darstellung von Signalen, die in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal im erwähnten Schaltkreis auftreten, wobei insbesondere die Geschwindigkeit des Ladestroms des Ausgangsfilters berücksichtigt wird.
1 stellt in einem Schaltbild eine digital-analoge Umwandlungskette vom Typ Sigma-Delta dar. Diese Kette ermöglicht die Umwandlung eines mit N Bits codierten digitalen Signals V_N in ein analoges Signal V_A. Das Signal V_N wird am Eingang eines Sigma-Delta-Wandlers 1 mit einer Frequenz Fs abgetastet. Dieser letztere, dessen Betriebsweise außerdem gut bekannt ist, liefert ein überabgetastetes, mit einem Bit codiertes Signal, d.h., dass die aufeinanderfolgenden Bits aus dem Sigma-Delta-Wandler mit einer Taktfolge F's austreten, die wesentlich höher ist als die Eingangstastfrequenz Fs, F's = M × Fs. Das Ausgangssignal des Sigma-Delta-Wandlers wird dann mit Hilfe eines Digital-Analog-Wandlers 2 und dann eines Tiefpassfilters 3 in ein analoges Signal umgewandelt.
Der Betrieb einer solchen Umwandlungskette kann kurz beschrieben werden. Das mit N Bits codierte, parallele Binärsignal V_N wird also vom Sigma-Delta-Wandler 1 in ein Seriensignal umgewandelt, das auf einem Bit übertragen wird. Wenn der Wert des Bits am Eingang des Wandlers 2 zum Beispiel 1 ist, liefert letzterer eine Spannung +V_ref, wenn er unter Spannung arbeitet, oder einen Strom +I_ref, wenn er unter Strom arbeitet. Wenn der Wert des Bits zum Beispiel 0 ist, liefert der Wandler eine Spannung –V_ref oder –I_ref. Das Tiefpassfilter 3, das am Ausgang des Digital-Analog-Wandlers 2 angeordnet ist, erzeugt einen zeitlichen Mittelwert der so vom Wandler gelieferten Signale. Dieser Mittelwert bildet das Ergebnis der Digital-Analog-Wandlung, d.h. das erwähnte Signal V_A.
2 zeigt ein Funktionsschaltbild eines Digital-Analog-Wandlers für Stromsignale. Dieser Wandler empfängt am Eingang ein mit einem Bit codiertes Binärsignal, dieses Signal ist mit y(k) bezeichnet. Dieses Signal wird zum Beispiel am Ausgang eines Sigma-Delta-Wandlers oder jedes anderen Mittels zur Umwandlung eines parallelen Signals mit N Bits in ein Seriensignal geliefert. Zum Beispiel besteht das Signal y(k) nacheinander aus den N Bits y(0), ... y(k), .... y(N – 1) des mit N Bits codierten parallelen Signals V_N, das in einen analogen Wert umgewandelt werden soll.
Der in 2 gezeigte Wandler weist eine erste Stromquelle SC1 auf, die einen Strom I_ref liefert. Diese Quelle ist am Eingang mit einer ersten, zum Beispiel positiven, Versorgungsklemme verbunden. Sie ist ausgangsseitig mit einem ersten Unterbrecher T1 verbunden, der als bipolarer Transistor oder als MOS-Transistor ausgebildet ist. Der Ausgang dieses ersten Unterbrechers ist mit dem Eingang eines zweiten Unterbrechers T2 verbunden, der auch auf als bipolarer oder als MOS-Transistor ausgebildet ist. Die andere Klemme des zweiten Unterbrechers ist mit einer zweiten Stromquelle SC2 verbunden, die außerdem mit einer zweiten Versorgungsklemme verbunden ist, deren Potential niedriger als dasjenige der ersten Quelle SC1 ist, zum Beispiel Massepotential. Der Verbindungspunkt der beiden Unterbrecher ist mit einem Tiefpassfilter verbunden, das zum Beispiel aus einem Widerstand R_b und einem Kondensator C_b in Parallelschaltung besteht. Der Ausgang S der Umwandlungskette ist der Verbindungspunkt des Widerstands und des Kondensators, während der andere Verbindungspunkt dieser Elemente zum Beispiel das Massepotential ist. Der erste Unterbrecher wird von dem erwähnten Signal y(k) gesteuert. Er wird nicht direkt von diesem Signal gesteuert, sondern in Kombination mit einem Taktsignal H, wobei die beiden Signale von einer Schaltung 21 kombiniert werden, die diesen beiden Signale über ein logisches UND verknüpft. Der zweite Unterbrecher wird von der konjugierten Form y_b(k} des vorhergehenden Signals wie oben in Kombination mit dem Taktsignal H über eine logische Schaltung 22 gesteuert, die die beiden Signale über ein logisches UND verknüpft. Die Ausgangssignale der logischen Schaltungen 21, 22, ggf. verstärkt, steuern dann die Basiselektroden oder die Gates von Unterbrecher-Transistoren T1, T2, je nachdem, ob sie als bipolare oder als MOS-Transistoren ausgebildet sind.
Der Betrieb des Wandlers ist dann folgendermaßen. Wenn das Bit y(k) 1 ist, liegt ein Strom oder eine Spannung an der Basis oder am Gate des Transistors T1, der stromleitend wird, wenn das Taktsignal H anliegt. Der von der ersten Stromquelle SC1 gelieferte Strom I_ref fließt über den Transistor T1 in das erste Tiefpassfilter R_bC_b. Gleichzeitig ist das Bit y_b(k) 0, wodurch der Transistor T2, der keinen Steuerstrom oder Steuerspannung bekommt, gesperrt bleibt. Wenn das Bit y(k) den Wert 0 hat, dann ist der Betrieb umgekehrt. Der Transistor T1 ist gesperrt, und der Transistor T2 ist stromleitend. In diesem Fall fließt der Strom I_ref der zweiten Stromquelle über den Transistor T2 in das Tiefpassfilter, wenn das Taktsignal H anliegt. Vom Filter aus gesehen, ist der Strom I_ref dann invertiert, er hat also einen Wert –I_ref anstelle von +I_ref im vorhergehenden Fall.
Ein solcher Wandler für Stromsignale, wie auch ein Wandler für Spannungssignale, erfährt den Jitter des Taktgebers H. Um gute Leistungen sowohl bezüglich der Verzerrung als auch der Unempfindlichkeit gegenüber dem Jitter des Taktgebers zu erhalten, verwendet die Erfindung einen Digital-Analog-Wandler für Stromsignale, um einen guten Verzerrungspegel zu erhalten, und enthält Regelmittel der Zeitspanne, während der man den Strom in das Tiefpassfilter schickt, unabhängig von der Breite des Taktsignals H, um sich vom Jitter dieses Taktgebers zu befreien. Diese Zeitspanne wird durch die Ladung oder Entladung eines Kondensators mit einem konstanten Strom bis zu einer Bezugsspannung geregelt. Die Zeitspanne ist dann gleich der für die Entladung des Kondensators benötigten Zeitspanne. Eine Clamp genannte Begrenzungsvorrichtung blockiert die Spannung des Kondensators auf der Bezugsspannung.
3 zeigt eine erste möglich Ausführungsform eines Prüfstromkreises der Strom-Einspeisezeit in das Ausgangsfilter, d.h. tatsächlich eine Schaltung zur Regelung der Aufbauzeit des Ausgangsstroms –I_ref oder +I_ref des Wandlers. Diese Schaltung enthält einen Kondensator C₀ und eine Lade- oder Entladeschaltung für diesen Kondensator. Sie weist also einen Unterbrecher Q1 auf, der so vom Taktsignal H gesteuert wird, dass Q1 leitend ist, wenn das Taktsignal den Wert 1 hat, und gesperrt ist, wenn das Taktsignal den Wert 0 hat. Eine Schnittstellenschaltung ermöglicht es, ausgehend vom Taktsignal H den Strom des Unterbrechers zu steuern, wenn es sich um einen bipolaren Transistor handelt, oder die Spannung zu steuern, wenn es sich um einen MOS-Transistor handelt. Der Unterbrecher Q1 ist zwischen eine positive Versorgungsklemme und eine Klemme einer Stromquelle SC1' eingefügt, die einen konstanten Strom I₀ liefert, während die andere Klemme dieser Quelle mit einer anderen Versorgungsklemme verbunden ist, zum Beispiel dem Massepotential. Ein Kondensator C₀, Clamp-Kondensator genannt, liegt zwischen dem Verbindungspunkt des Unterbrechers Q1 und der Stromquelle SC1' sowie der anderen Versorgungsklemme der Quelle, zum Beispiel dem Massepotential. Wenn der Unterbrecher Q1 leitend ist, d.h. in Gegenwart des Taktsignals H, fließt der Strom I₀ in den Unterbrecher Q1. Wenn letzterer gesperrt ist, lädt der Strom I₀ den Kondensator C₀. Die Spannung Vc an den Klemmen dieses letzteren nimmt dann ausgehend von einem Wert Null ab, wie es 4 zeigt.
4 zeigt die verschiedenen auftretenden Signale in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal H. Letzteres ist ein Binärsignal, das durch eine Kurve 41 dargestellt ist. Eine zweite Kurve 52 stellt die Spannung Vc an den Klemmen des Kondensators C₀ dar. An der ansteigenden Flanke 59 des Taktsignals beginnt der Kondensator, sich mit konstantem Strom –I₀ ausgehend von der Spannung 0 aufzuladen. Er lädt sich so, bis seine Spannung einen Wert –V₀ erreicht, Clamp-Spannung genannt.
Tatsächlich begrenzt eine Schaltung die Spannung Vc auf einen Mindestwert –V₀, die Bezugsspannung. Diese Schaltung weist einen Operationsverstärker 32 auf, dessen positiver Eingang mit einem Potential des Werts –V₀, und dessen negativer Eingang mit dem Emitter eines PNP-Transistors Q4 verbunden ist, wobei dieser Emitter mit der Verbindungspunkt der Stromquelle, des Kondensators C₀ und des Unterbrechers Q1 verbunden ist. Die Basis des Transistors Q4 wird vom Ausgangssignal des Operationsverstärkers 32 gesteuert, und sein Kollektor ist mit der positiven Versorgungsklemme verbunden. Wenn die Spannung Vc den Clamp-Wert –V₀ erreicht, liefert der Ausgang des Operationsverstärkers eine positive Spannung, die den Transistor Q4 in den leitenden Zustand steuert, wobei letzterer vorher gesperrt ist. Der Strom I₀ wird dann von Q4 abgezweigt, der Kondensator bleibt dann auf dem Spannungswert –V₀ geladen, was eine zweite Kurve 52 der 4 darstellt. Wenn der Unterbrecher Q1 wieder leitend wird, wird die Spannung Vc gleich der an den Klemmen der Stromquelle SC1' vorhandene Spannung, d.h. im Wesentlichen Null.
Eine dritte Kurve 53 stellt den Ladestrom I₀ des Kondensators in Abhängigkeit von der Zeit t dar. Die Dauer des Aufbaus dieses Stroms wird perfekt von der Ladedauer des Kondensators C₀ geregelt, die durch die Entwicklung der Spannung zwischen 0 und –Vc dargestellt wird. Diese Dauer ist unabhängig vom Jitter des Taktgebers H und kann somit verwendet werden, um die Unterbrecher T1, T2 des Wandlers zu steuern, wie zum Beispiel derjenige der 2. Hierzu sieht man eine Formgebungsschaltung vor, die ein logisches Signal erzeugt, dessen Dauer gleich der Ladezeit des Kondensators C₀ ist. Dieses Signal steuert dann die Unterbrecher T1, T2 in Kombination der Signale y(k) und y_b(k) als Ersatz für das Taktsignal H selbst. Es können andere Mittel vorgesehen werden, um die Breite des Ausgangsstroms des Wandlers I_ref der Entladezeit des Kondensators C₀ anzugleichen.
Das Ausführungsbeispiel einer Regelschaltung der Dauer des Aufbaus des Ausgangsstroms des Wandlers arbeitet auf der Basis der Entladezeit des Kondensators C₀. Es ist selbstverständlich möglich, eine solche Vorrichtung auf der Basis der Ladung des Kondensators C₀ herzustellen. Das Vorzeichen des Stroms I₀ im Kondensator ändert sich von einem Fall zum anderen.
Die Zeit T_on, während der die Transistoren T1, T2 gesteuert werden, die auch die Entladezeit des Kondensators C₀ ist, wird durch die folgende Beziehung angegeben:
Die in das Ausgangsfilter R_bC_b während der Taktperiode T injizierte Ladung ist:
Der Wirkungsgrad ist relativ schwach, da die Ladung des Ausgangsfilters nur während der Dauer Tc der Ladung des Kondensators C₀ erfolgt, die gegenüber der Periode T gering sein kann. Tc kann um Beispiel in der Größenordnung von T/4 liegen.
5 stellt eine zweite mögliche Ausführungsform einer Regelschaltung der Einspeisezeit des Stroms dar, die den Wirkungsgrad verbessert. In dieser Ausführungsform werden zwei Bezugsspannungen verwendet, und man lädt und entlädt den Kondensator zwischen diesen beiden Spannungen, die auch Clamp-Spannungen genannt werden. Die Zeit, während der der Wandler den Strom I_ref am Ausgang in die Last schickt, ist dann die Summe der Zeit, um den Kondensator zu laden und der Zeit, um den Kondensator zu entladen. Der Strom I_ref des Wandlers kann außerdem im Vergleich mit dem vorhergehenden Fall durch zwei geteilt werden, mit dem gleichen an den Ausgang geschickten Ladungspaket.
Die Schaltung enthält eine Lade- und Entladeschaltung des Kondensators C₀ mit zwei Bezugsspannungen. Sie weist also in Reihe eine erste Stromquelle SC1', die mit einer Versorgungsklemme verbunden ist, einen ersten Unterbrecher Q1, einen zweiten Unterbrecher Q2 und eine zweite Stromquelle SC2' auf, die mit einer zweiten Versorgungsklemme verbunden ist, zum Beispiel dem Massepotential. Die Unterbrecher sind zum Beispiel bipolare Transistoren oder MOS-Transistoren. Die beiden Stromquellen liefern einen Strom I₀. Der erste Unterbrecher Q1 wird vom Taktsignal H gesteuert, und der zweite Unterbrecher Q2 wird von der konjugierten Form H_b des Taktsignals gesteuert. Ein Kondensator C₀ ist zwischen den Verbindungspunkt der beiden Unterbrecher Q1, Q2 geschaltet. Das in diesem Kondensator C₀ vorhandene Signal EN ersetzt das mit den Bits y(k), y_b(k) kombinierte Signal H am Eingang des Wandlers, wie in 2 gezeigt.
Wenn das Taktsignal H den Wert 1 hat, d.h. vorhanden ist, lädt sich der Kondensator C₀ mit dem konstanten Strom I₀. In diesem Fall ist nämlich der Transistor Q1 leitend, und der Transistor Q2 ist gesperrt. Die Spannung Vc an den Klemmen des Kondensators C₀ steigt also linear an. Wenn das Taktsignal H den Wert 0 hat, hat das Signal H_b den Wert 1, und der Kondensator entlädt sich mit dem konstanten Strom I₀ über den zweiten Unterbrecher Q2. Die Spannung Vc an den Klemmen des Kondensators nimmt dann linear ab. Zwei Schaltungen begrenzen diese Spannung Vc, die eine auf einen maximalen Wert V₀, und die andere auf einen minimalen Wert –V₀. Die Schaltung zur Begrenzung auf V₀ besteht zum Beispiel aus einem Operationsverstärker 31 und einem bipolaren PNP-Transistor Q3. Der positive Eingang des Operationsverstärkers 31 empfängt die Spannung V₀, und sein negativer Eingang ist mit dem Emitter des Transistors Q3 verbunden, der außerdem mit dem Verbindungspunkt der beiden Unterbrecher Q1, Q2 verbunden ist. Der Ausgang des Operationsverstärkers steuert die Basis des Transistors Q3, dessen Source mit der zweiten Versorgungsklemme verbunden ist, zum Beispiel dem Massepotential. Wenn die Spannung Vc an den Klemmen des Kondensators C₀, die auch die am negativen Eingang des Operationsverstärkers vorhandene Spannung ist, den Wert V₀ erreicht, liefert der Ausgang des Verstärkers einen Basisstrom an den Transistor Q3, der dann den Strom I₀ abzweigt, den die erste Quelle SC1' während des Rests der Zeit, in der der Taktgeber H im Zustand 1 ist, weiter über den Unterbrecher Q1 liefert. Die Schaltung zur Begrenzung auf –V₀ besteht zum Beispiel aus einem Operationsverstärker 32 und einen bipolaren NPN-Transistor Q4. Der positive Eingang des Operationsverstärkers 32 empfängt die Spannung –V₀, und sein negativer Eingang ist mit dem Emitter des Transistors Q4 verbunden, der außerdem mit dem Verbindungspunkt der beiden Unterbrecher Q1, Q2 verbunden ist. Der Ausgang des Operationsverstärkers steuert die Basis des Transistors Q4, dessen Kollektor mit der ersten positiven Versorgungsklemme verbunden ist. Wenn die Spannung Vc an den Klemmen des Kondensators C₀, die auch die am negativen Eingang des Operationsverstärkers vorhandene Spannung ist, den Wert –V₀ erreicht, liefert der Ausgang des Verstärkers einen Basisstrom an den Transistor Q4, der dann den Strom I₀ abzweigt, den die zweite Quelle SC2' während des Rests der Zeit, in der der Taktgeber H im Zustand 0 ist, weiter über den Unterbrecher Q2 liefert.
6 stellt die verschiedenen auftretenden Signale in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal H dar. Letzteres ist ein Binärsignal, das durch eine Kurve 41 dargestellt ist. Eine zweite Kurve 42 stellt die Spannung Vc an den Klemmen des Kondensators C₀ dar. An der ansteigenden Flanke 49 des Taktsignals beginnt der Kondensator sich ausgehend von der Spannung –V₀ mit konstantem Strom I₀ zu laden. Er lädt sich auf, bis seine Spannung den Wert V₀ erreicht. Die Spannung Vc bleibt während des Rests der Zeit, in der das Taktsignal im Zustand 1 ist, auf V₀ begrenzt. Während der Zeit Tc des Ladens des Kondensators ist der Ladestrom dieses letzteren I₀. Dieser Strom ist während des Rests des Taktsignals H Null.
An der abfallenden Flanke 48 des Taktsignals H oder an der ansteigenden Flanke seiner konjugierten Form H_b beginnt der Kondensator sich ausgehend von der Spannung V₀ bei konstantem Strom I₀ zu entladen. Er entlädt sich, bis seine Spannung den Wert –V₀ erreicht. Die Spannung Vc bleibt während des Rests der Zeit, in der das Taktsignal im Zustand 0 ist, auf –V₀. Während der Zeit Tc des Ladens des Kondensators ist der Ladestrom dieses letzteren –I₀. Dieser Strom ist Null, sobald der Wert –V₀ erreicht ist. Eine Kurve 43 stellt die Geschwindigkeit des Stroms I₀ dar.
Ein Binärsignal EN kann durch bekannte Mittel ausgehend von der Spannung Vc an den Klemmen des Kondensators C₀ erzeugt werden. Die Breite dieses Signals ist gleich der Breite der Anstiegszeit der Spannung Vc. In anderen Worten ist bei jedem Anstieg der Spannung Vc das Signal EN 1 und ansonsten 0. Es ist das Signal EN, das anstelle des Taktsignals H mit den Bits y(k) und y_b(k) am Eingang des Wandlers kombiniert wird, wie zum Beispiel in 2 gezeigt. Gegebenenfalls kann das Signal EN auch während der Dauer des Abfalls der Spannung Vc 1 sein.
Die Ladedauer T_on des Kondensators C₀ wird durch die folgende Beziehung angegeben:
Diese Zeit ist auch die Zeit, während der die Unterbrecher T1, T2 des Wandlers gesteuert werden. Sie ist unabhängig vom Jitter des Taktgebers H.
Die während einer Taktperiode T eingespeiste Ladung Q ist:
Der Wirkungsgrad ist also im Vergleich mit einer Schaltung vom Typ der 3 verbessert.
Was das Rauschen des Wandlers angeht, das von der in das Ausgangsfilter R_b, C_b der Umwandlungskette eingespeisten Ladungsveränderung dQ abhängt, so ist es im Wesentlichen Null. Bei einem klassischen Wandler wird die eingespeiste Ladung Q durch die folgende Beziehung angegeben: Q = (Iref + dIref) × (T + dT) (5)wobei T die Ladezeit des Kondensators C_b des Filters am Ausgang des Wandlers ist.
Die Ladungsveränderung dQ wird also durch die folgende Beziehung angegeben: dQ = dIref × T + Iref × dT (6)
Bei einem erfindungsgemäßen Wandler wird T perfekt beherrscht und ist gleich T_on, also dT = 0. Das Restrauschen wird nur durch das Stromrauschen dI_ref verursacht.
7 zeigt eine weitere mögliche Ausführungsform eines erfindungsgemäßen Wandlers. In dieser Ausführungsform schickt man den Lade- und Entladestrom des Clamp-Kondensators C₀ mit Hilfe von Unterbrechern und Stromspiegeln direkt in die Ausgangslast, d.h. in das Ausgangsfilter R_bC_b. Man verwendet dann zwei Regelschaltungen vom Typ der 5, die differentiell verdrahtet sind, eine Lösung, die "mit doppeltem differentiellen Clamp" genannt wird, mit zwei Clamp-Kondensatoren, die man lädt und entlädt. Während einer der Kondensatoren sich lädt, entlädt sich der andere. Ein Vorteil dieser Ausführungsform ist es, dass sie es ermöglicht, sich vom Stromrauschen dI_ref des Wandlers zu befreien.
Die Stromladedauer-Regelschaltung weist also ein Paar von Differentialschaltungen auf. Genauer gesagt, weist er zwei parallele Zweige auf, die je einen Kondensator und eine Lade- und Entladeschaltung dieses Kondensators mit konstantem Strom von der Art der 5, aber in Gegenphase gesteuert, aufweisen. Die Stromquellen SC1, SC2' gehören zum Beispiel zu den beiden Schaltungen. Während die erste Schaltung gleich derjenigen der 5 ist, weist die zweite Schaltung in Reihe mit der ersten Stromquelle SC1' einen ersten Unterbrecher Q1' auf. Ein zweiter Unterbrecher Q2' ist mit der zweiten Stromquelle SC2' in Reihe geschaltet. Die Unterbrecher sind zum Beispiel bipolare Transistoren oder MOS-Transistoren. Der erste Unterbrecher Q1' wird von der konjugierten Form H_b des Taktsignals gesteuert, während der Unterbrecher Q1 vom Taktsignal H gesteuert wird. In gleicher Weise wird der zweite Unterbrecher Q2' vom Taktsignal H gesteuert, währende der Unterbrecher Q2 vom Taktsignal H_b gesteuert wird. In diesem Sinne werden die beiden Schaltungen des differentiellen Paars ausgehend vom Taktsignal H gegenphasig gesteuert. Ein Kondensator C'₀ ist zwischen den Verbindungspunkt der beiden Unterbrecher Q1', Q2' geschaltet. Dieser Kondensator C'₀ hat zum Beispiel den gleichen Wert wie der Kondensator C₀ der ersten Schaltung.
Von zwei Schaltungen begrenzt die eine die Spannung Vc an den Klemmen des Kondensators C'₀ auf den maximalen Wert V₀ und die andere auf den minimalen Wert –V₀. Die Schaltung zur Begrenzung auf V₀ besteht zum Beispiel aus einem Operationsverstärker 31' und aus einem bipolaren PNP-Transistor Q3'. Der positive Eingang des Operationsverstärkers 31' empfängt die Spannung V₀, und sein negativer Eingang ist mit dem Emitter des Transistors Q3' verbunden, der außerdem mit dem Verbindungspunkt der beiden Unterbrecher Q1', Q2' verbunden ist. Der Ausgang des Operationsverstärkers steuert die Basis des Transistors Q3', dessen Source mit der zweiten Versorgungsklemme verbunden ist, zum Beispiel dem Massepotential. Wenn die Spannung V'c an den Klemmen des Kondensators C'₀, die auch die am negativen Eingang des Operationsverstärkers vorhandene Spannung ist, den Wert V₀ erreicht, liefert der Ausgang des Verstärkers einen Basisstrom an den Transistor Q3', der dann den Strom I₀ abzweigt, den die erste Quelle SC1' während des Rests der Zeit, in der der Taktgeber H_b im Zustand 1 ist, weiterhin über den Unterbrecher Q1' liefert. Die Schaltung zur Begrenzung auf –V₀ besteht zum Beispiel aus einem Operationsverstärker 32' und einem bipolaren NPN-Transistor Q4'. Der positive Eingang des Operationsverstärkers 32' empfängt die Spannung –V₀, und sein negativer Eingang ist mit dem Emitter des Transistors Q4' verbunden, der außerdem mit dem Verbindungspunkt der beiden Unterbrecher Q1', Q2' verbunden ist. Der Ausgang des Operationsverstärkers steuert die Basis des Transistors Q4', dessen Source mit der ersten positiven Versorgungsklemme verbunden ist. wenn die Spannung V'c an den Klemmen des Kondensators C'₀, die auch die am negativen Eingang des Operationsverstärkers vorhandene Spannung ist, den Wert –V₀ erreicht, liefert der Ausgang des Verstärkers einen Basisstrom an den Transistor Q4', der dann den Strom I₀ abzweigt, den die zweite Quelle SC2' während des Rests der Zeit, in der der Taktgeber H_b im Zustand 0 ist, weiterhin über den Unterbrecher Q2' liefert.
Die beiden Clamp-Kondensatoren C₀, C'₀ sind je mit einem virtuellen Massepotential verbunden. In anderen Worten ist die Klemme des Kondensators C₀ oder C'₀, die nicht mit dem Verbindungspunkt der Unterbrechers Q1, Q2 oder Q1', Q2' verbunden ist, mit einem auf den Wert 0 Volt geregelten Potential verbunden. Die Funktion dieses geregelten Potentials wird weiter unten in der Beschreibung erläutert.
Da die beiden Schaltungen des differentiellen Paars gegenphasig gesteuert werden, wie oben erwähnt, entlädt sich der Kondensator C'₀ der zweiten Schaltung, wenn der Kondensator C₀ der ersten Schaltung sich lädt. 8 zeigt diese Situation. Wie die 4 und 6 zeigt diese Figur verschiedene auftretende Signale in Abhängigkeit von der Zeit t und in Abhängigkeit vom Taktsignal H. Eine erste Kurve 41 zeigt wie vorher die Geschwindigkeit des Taktsignals H in Abhängigkeit von der Zeit t. Eine zweite Kurve 82 zeigt die Geschwindigkeit der Spannung Vc an den Klemmen des Kondensators C₀, und eine dritte Kurve zeigt die Geschwindigkeit der Spannung V'c an den Klemmen des Kondensators C'₀. Während der Kondensator C₀ sich ausgehend von der ansteigenden Flanke 49 des Taktsignals lädt, entlädt sich der Kondensator C'₀. Ausgehend von der abfallenden Flanke 48 des Taktsignals H ist die Situation umgekehrt.
Eine vierte Kurve 84 zeigt den Strom Ic im Kondensator C₀, und eine fünfte Kurve 85 zeigt den Strom I'c im Kondensator C'₀. Die beiden Ströme sind gegenphasig. Wenn der Kondensator C₀ sich lädt, ist sein Strom Ic gleich I₀, und der Strom I'c, der durch den Kondensator C'₀ fließt, der sich dann entlädt, ist –I₀, und umgekehrt. Der Strom Ic entspricht dem Strom Ic der 6, d.h. dem Ladestrom des Kondensators C₀ der 5.
Das Ausgangsfilter R_bC_b wird wie vorher vom Strom I_ref gespeist, wobei der Ausgang S des Filters der Ausgang der Umwandlungskette ist, in der Praxis der Ausgang des Digital-Analog-Wandlers. Im in 7 gezeigten Ausführungsbeispiel ist der Ausgangsstrom I_ref der Lade- und Entladestrom der Kondensatoren C₀, C'₀. Die Ladedauer des Filters durch den Strom I_ref oder –I_ref wird also durch die Regelung der Ladedauer der Kondensatoren C₀, C'₀ perfekt definiert. Der Lade- und Entladestrom der Kondensatoren wird zum Beispiel mit Hilfe von Unterbrechern und Stromspiegeln an das Ausgangsfilter geschickt, indem er über den auf eine virtuelle Masse geregelten Potentialpunkt verläuft.
Die Schaltung, um das Potential auf 0 zu bringen, weist zum Beispiel einen Operationsverstärker 71, 71' auf, dessen positive Klemme mit einem Potential V_G gleich 0 Volt verbunden ist, und dessen negative Klemme, die das geregelte Potential darstellt, mit der Klemme des Kondensators C₀, C'₀ verbunden ist.
Auf der Seite der ersten Regelschaltung verbindet ein bipolarer NPN-Transistor Q5 die Klemme des Kondensators C₀ mit einem ersten Paar von Unterbrechern T1, T2. Der Kollektor des Transistors Q5 ist so mit dem Verbindungspunkt der beiden Unterbrecher verbunden, während die andere Klemme des Unterbrechers T1 mit einem ersten Stromspiegel und die andere Klemme des Unterbrechers T2 mit einer positiven Versorgungsklemme verbunden ist. Der Emitter des Transistors Q5 ist mit dem Kondensator C₀ verbunden. Die Basis des Transistors Q5 wird vom Ausgang des Operationsverstärkers 71 gesteuert.
In gleicher Weise verbindet ein PNP-Transistor Q6 die Klemme des Kondensators C₀ mit einem zweiten Paar von Unterbrechern T3, T4. Der Kollektor des Transistors Q6 ist so mit dem Verbindungspunkt der beiden Unterbrecher verbunden, die andere Klemme des Unterbrechers T3 ist mit dem Massepotential, und die andere Klemme des Unterbrechers T2 mit einem zweiten Stromspiegel verbunden. Der Emitter des Transistors Q6 ist mit dem Kondensator C₀ verbunden. Die Basis des Transistors Q6, wie diejenige des Transistors Q5, wird vom Ausgang des Operationsverstärkers 71 gesteuert.
Die beiden Paare von Unterbrechern werden vom Binärsignal y(k) und seiner konjugierten Form y_b(k) gesteuert. Der Unterbrecher T1 wird in den leitenden Zustand gesteuert, wenn das Signal y(k) den Wert 1 hat, der Unterbrecher T2 wird in den leitenden Zustand gesteuert, wenn das Signal y_b(k) den Wert 1 hat, der Unterbrecher T3 wird in den leitenden Zustand gesteuert, wenn das Signal y(k) den Wert 1 hat, und der Unterbrecher T4 wird in den leitenden Zustand gesteuert, wenn das Signal y_b(k) den Wert 1 hat.
Auf der Seite der zweiten Regelschaltung verbindet ein bipolarer NPN-Transistor Q5' die Klemme des Kondensators C'₀ mit einem ersten Paar von Unterbrechern T1', T2'. Der Kollektor des Transistors Q5' ist so mit dem Verbindungspunkt der beiden Unterbrecher verbunden, während die andere Klemme des Unterbrechers T1' mit dem ersten Stromspiegel, und die andere Klemme des Unterbrechers T2' mit einer positiven Versorgungsklemme verbunden ist. Der Emitter des Transistor Q5' ist mit dem Kondensator C'₀ verbunden. Die Basis des Transistor Q5' wird vom Ausgang des Operationsverstärkers 71' gesteuert.
Ein PNP-Transistor Q6' verbindet die Klemme des Kondensators C'₀ mit einem zweiten Paar von Unterbrechern T3', T4'. Der Kollektor des Transistors Q6' ist so mit dem Verbindungspunkt der beiden Unterbrecher verbunden, während die andere Klemme des Unterbrechers T3' mit dem Massepotential, und die andere Klemme des Unterbrechers T2' mit dem zweiten Stromspiegel verbunden ist. Der Emitter des Transistors Q6' ist mit dem Kondensator C'₀ verbunden. Die Basis des Transistors Q6', wie diejenige des Transistors Q5', wird vom Ausgang des Operationsverstärkers 71' gesteuert.
Der erste Stromspiegel weist zum Beispiel zwei PMOS-Transistoren auf, deren Gate mit den Unterbrechern T1, T1' verbunden ist, und deren Source mit der positiven Versorgungsklemme verbunden ist. Der Drain eines der beiden Transistoren Q7 ist mit den Unterbrechern T1, T1' verbunden. Der zweite Stromspiegel weist zum Beispiel zwei NMOS-Transistoren auf, deren Gate mit den Unterbrechern T3, T3' verbunden ist, und deren Source mit dem Massepotential verbunden ist. Der Drain eines der beiden Transistoren Q9 ist mit den Unterbrechern T3, T3' verbunden. Der Drain des anderen Transistors Q10 ist mit dem Drain des Transistors Q8 des ersten Stromspiegels verbunden. Der Verbindungspunkt dieser beiden Transistoren Q8, Q10 ist mit dem Eingang des Ausgangsfilters R_b, C_b verbunden. Letzteres wird also vom Ausgang der Drains der Transistoren Q8, Q10 geladen, d.h. vom Ausgang des Stromspiegels.
Die beiden Paare von Unterbrechern werden vom Binärsignal y(k) und seiner konjugierten Form y_b(k) in gleicher Weise gesteuert.
Wenn der Kondensator C₀ sich mit dem Strom I₀ auflädt, fließt dieser Strom in den Transistor Q6. Der Transistor Q5 wird dann durch die Spannung Vbe dieses letzteren gesperrt. In gleicher Weise ist der Transistor Q5' leitend, und der Transistor Q6' ist gesperrt, da der Kondensator C'₀ sich entlädt. Dann können zwei Fälle auftreten, je nachdem, ob das Signal y(k) im Zustand 1 oder 0 ist.
Wenn dieses Signal y(k) den Wert 1 hat, wird der über den Transistor Q6 fließende Strom Ic vom Unterbrecher T3 zum Massepotential abgezweigt, und der über den Transistor Q5' fließende Strom I'c wird vom Transistor T1' von den Transistoren Q7, Q8 des ersten Stromspiegels umgeleitet. Die beiden Transistors Q7, Q8, die mit der gleichen Gate-Source-Spannung gesteuert werden, leiten dann den gleichen Strom. Zu diesem Zweck ermöglicht das virtuelle Massepotential V_G den Übergang des Ladestroms Ic in den Stromspiegel. Da der Strom Ic dem Transistor Q7 aufgezwungen wird, führt der Transistor Q8 auch diesen Strom. Der von diesem Transistor Q8 gelieferte Strom ist der an das Ausgangsfilter gelieferte Strom I_ref. Er ist positiv und hat zum Beispiel den Wert I₀.
Wenn das Signal y(k) den Wert 0 hat, wird der über den Transistor Q6 fließende Strom Ic vom Transistor T4 zum zweiten Stromspiegel umgeleitet, während der Strom I'c, der durch den Transistor Q5' fließt, von der positiven Versorgung aus umgeleitet wird. Die beiden Transistoren Q9, Q10 des Stromspiegels, die von der gleichen Gate-Source-Spannung gesteuert werden, führen den gleichen Strom mit dem Wert I₀. Das Ausgangsfilter wird dann von diesem Strom entladen, der in den Drain des Transistors Q10 fließt. In diesem Fall ist der Ladestrom des Eingangsfilters I_ref negativ, zum Beispiel mit dem Wert –I₀.
Wenn der Kondensator C₀ sich mit dem Strom I₀ entlädt, fließt dieser Strom in den Transistor Q5. Der Transistor Q6 wird dann von der Spannung Vbe dieses letzteren gesperrt. In gleicher Weise ist der Transistor Q6' leitend, und der Transistor Q5' ist gesperrt, da der Kondensator C'₀ sich lädt. Die beiden gleichen Fälle wie oben können also vorliegen.
Wenn das Signal y(k) den Wert 1 hat, wird der durch den Transistor Q6' fließende Strom I'c vom Unterbrecher T3' zum Massepotential umgeleitet, und der durch den Transistor Q5 fließende Strom Ic wird vom Transistor T1 von den Transistoren Q7, Q8 des ersten Stromspiegels abgezweigt. Die beiden Transistoren Q7, Q8, die mit der gleichen Gate-Source-Spannung gesteuert werden, führen dann den gleichen Strom. Da der Strom Ic dem Transistor Q7 aufgezwungen wird, führt der Transistor Q8 auch diesen Strom. Der von diesem Transistor Q8 gelieferte Strom ist der Strom –I_ref, der an das Ausgangsfilter geliefert wird. Er ist positiv und hat zum Beispiel den Wert I₀.
Wenn das Signal y(k) den Wert 0 hat, wird der durch den Transistor Q6' fließende Strom Ic vom Transistor T4' zum zweiten Stromspiegel umgeleitet, während der Strom Ic, der durch den Transistor Q5 fließt, von der positiven Versorgung umgeleitet wird. Die beiden Transistoren Q9, Q10 des Stromspiegels, die von der gleichen Gate-Source-Spannung gesteuert werden, führen den gleichen Strom des Werts I₀. Das Ausgangsfilter wird dann von diesem Strom entladen, der in den Drain des Transistors Q10 fließt. In diesem Fall ist der Ladestrom des Eingangsfilters I_ref negativ, zum Beispiel mit dem Wert –I₀.
Wenn das Bit y(k) den Wert 1 hat, lädt so der Strom I_ref das Eingangsfilter, unabhängig davon, ob die Kondensatoren C₀, C'₀ sich laden oder entladen. In gleicher Weise, wenn das Bit y(k) den Wert 0 hat, ist der Strom im Ausgangsfilter –I_ref. Die Ladedauer des Stroms I_ref oder –I_ref im Filter wird perfekt durch die Dauer des Ladens oder Entladens der Kondensatoren C₀, C'₀ geregelt.
Die beiden letzten Kurven 86, 87 der 8 zeigen dieses Ergebnis. Eine Kurve 86 zeigt ein Beispiel einer Folge von Werten y(k), und eine Kurve 87 zeigt den Strom Is am Ausgang des Ausgangsfilters des Wandlers in Abhängigkeit von den Bits y(k). Die Regelzeit der Ladungen und Entladungen der Kondensatoren C₀, C'₀ ist derart, dass es zum Beispiel mindestens eine Ladung des Kondensators C₀ und eine Entladung des Kondensators C'₀ zwischen der Ankunft von zwei aufeinanderfolgenden Bits y(k) am Eingang des Wandlers gibt. Wenn ein Bit y(k) den Wert 1 hat, gibt es dann zwei aufeinanderfolgende positive Stromimpulse 90, 91 am Ausgangsfilter. Diese beiden Impulse entsprechen, der erste dem Ladestrom I'c des Kondensators C'₀, und der zweite dem Ladestrom Ic des Kondensators C₀. Wenn das Bit y(k) im Zustand 0 ist, gibt es dann zwei aufeinanderfolgende negative Stromimpulse 92, 93 am Ausgangsfilter. Diese beiden entsprechen, der erste dem Ladestrom Ic des Kondensators C₀, und der zweite dem Ladestrom I'c des Kondensators C'₀.
Das Beispiel eines Digital-Analog-Wandlers, wie er in 7 dargestellt ist, hat den Vorteil, insbesondere einen guten Wirkungsgrad zu haben, wie derjenige der 5, und aus den gleichen Gründen. Er ermöglicht es zusätzlich, sich vom Rauschen der Stromquellen dI_ref zu befreien. Dieses Stromrauschen induziert ein entsprechendes elektrisches Laderauschen dQ, das durch die folgende Beziehung angegeben wird:
gemäß der Beziehung (3), für die Dauer T_on von zwei Impulsen. Für die Dauer eines Stromimpulses I_ref wird das Rauschen angegeben durch:
Außerdem wird die elektrische Ladung Q, die während eines Impulses an das Ausgangsfilter geschickt wird, perfekt von der Clamp-Spannung V₀ und vom Clamp-Kondensator C₀ geregelt, sie beträgt, wie bekannt, C₀V₀. Daraus folgt also, dass dQ Null ist. Da dI_ref existiert, und da sein Wert nicht Null ist, stellt sich nämlich die Zeitspanne T_on oder T_on/2, während der man den Strom schickt, in Abhängigkeit vom Stromrauschen I₀ ein, da diese Zeitspanne T_on nämlich von I₀ abhängt, wie weiter oben in der Beziehung (3) angegeben wurde.
Tatsächlich gilt:
wobei Ib₀ das I₀ überlagernde Stromrauschen ist.
T_on wird so eingestellt, dass:
aufgrund der Clamp-Schaltung.
Da
folgt daraus, dass Q = 2C₀V₀, und folglich, dass dQ = 0.
Die Unterbrechers können bipolare Transistoren oder MOS-Transistoren sein. In gleicher Weise können die anderen in der Regelschaltung der Dauer des Stromaufbaus verwendeten Transistoren bipolare oder MOS-Transistoren sein. Diese Transistoren sind NPN-, PNP-, NMOS-, PMOS-Transistoren, je nach den verwendeten Polaritäten entsprechend dem Wissen des Fachmanns.

Claims

Digital-Analog-Wandler vom Stromtyp, der am Eingang eine Folge von Bits (y(k)) eines Binärsignals empfängt und am Ausgang je nach dem Zustand des Eingangsbits einen von einem Taktsignal (H) getasteten positiven (+I_ref) oder negativen Strom (–I_ref) liefert, dadurch gekennzeichnet, dass er mindestens einen Prüfstromkreis der Dauer (Tc) der Impulse (53) des Ausgangsstroms (+I_ref, –I_ref) des Wandlers aufweist, der einen Kondensator (C₀) und eine Ladeschaltung dieses Kondensators aufweist, die vom Taktsignal gesteuert wird, wobei die Dauer (Tc) der Impulse (53) durch die Ladung des Kondensators (C₀, C'₀) mit einem Gleichstrom (+I₀, –I₀) bis zu einer Bezugsspannung (+V₀, –V₀) geprüft wird.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Prüfstromkreis mindestens aufweist: – einen Unterbrecher Q1, der vom Taktsignal (H) derart gesteuert wird, dass Q1 leitend ist, wenn das Taktsignal im Zustand 1 ist, und gesperrt ist, wenn das Taktsignal im Zustand 0 ist, wobei der Unterbrecher Q1 zwischen einer positiven Versorgungsklemme und einer Klemme einer Stromquelle SC1' angeschlossen ist, die den Gleichstrom (+I₀, –I₀) liefert, wobei die andere Klemme dieser Quelle mit einer anderen Versorgungsklemme verbunden ist; – den Kondensator C₀, der mit dem Verbindungspunkt zwischen dem Unterbrecher Q1 und der Stromquelle SC1' verbunden ist, wobei der Strom (+I₀, –I₀) in den Unterbrecher Q1 übergeht, wenn letzterer offen ist, und den Kondensator C₀ lädt, wenn der Unterbrecher Q1 geschlossen ist; – einen Operationsverstärker (32), dessen positiver Eingang mit dem Bezugspotential (V₀, –V₀), und dessen negativer Eingang mit dem Emitter eines Transistors Q4 verbunden ist, wobei dieser Emitter mit dem Verbindungspunkt zwischen der Stromquelle, dem Kondensator C₀ und dem Unterbrecher Q1 verbunden ist, wobei die Basis des Transistors Q4 vom Ausgang des Operationsverstärkers (32) gesteuert wird und sein Kollektor mit der positiven Versorgungsklemme verbunden ist; wenn die Spannung (Vc) an den Klemmen des Kondensators (C₀) den Bezugswert (–V₀) erreicht, steuert der Ausgang des Operationsverstärkers (32) den Transistor Q4 in den leitenden Zustand, so dass der Strom (I₀) von Q4 abgelenkt wird, wobei der Kondensator dann auf der Bezugsspannung (–V₀) geladen bleibt.
Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Prüfstromkreis der Aufbauzeit des Ausgangsstroms (+I_ref, –I_ref) mindestens eine Lade- und Entladeschaltung des Gleichstromkondensators (I₀) aufweist, die vom Taktsignal (H) unter Verwendung von zwei Bezugsspannungen (+V₀, –V₀) gesteuert wird, wobei der Kondensator (C₀, C'₀) zwischen diesen beiden Spannungen geladen und dann entladen wird, wobei die Aufbauzeit (T_on) des Ausgangsstroms dann die Summe der Zeit, die zum Laden des Kondensators benötigt wird, und der Zeit ist, die zum Entladen des Kondensators benötigt wird.
Wandler nach Anspruch 3, dadurch gekennzeichnet, dass die Lade- und Entladeschaltung des Kondensators des Prüfstromkreises aufweist: – in Reihe eine erste einen Gleichstrom (I₀) liefernde Stromquelle SC1', die mit einer Versorgungsklemme verbunden ist, einen ersten Unterbrecher Q1, einen zweiten Unterbrecher Q2, und eine zweite einen Gleichstrom (I₀) liefernde Stromquelle SC2', die mit einer zweiten Versorgungsklemme verbunden ist, wobei der erste Unterbrecher Q1 vom Taktsignal (H) und der zweite Unterbrecher Q2 von der Konjugierten des Taktsignals (H_b) gesteuert wird, wobei der Kondensator C₀ zwischen dem Verbindungspunkt der beiden Unterbrechers Q1, Q2 angeschlossen ist und vom Gleichstrom (I₀) geladen und entladen wird; – zwei Schaltungen, die die Spannung (Vc) an den Klemmen des Kondensators (C₀) begrenzen, die eine auf eine erste Bezugsspannung (V₀) und die andere auf eine zweite Bezugsspannung (–V₀), wobei die Schaltung zur Begrenzung auf die erste Bezugsspannung (V₀) einen ersten Operationsverstärker (31) und einen bipolaren Transistor Q3 aufweist, wobei der positive Eingang des Operationsverstärkers (31) die erste Bezugsspannung (V₀) empfängt und sein negativer Eingang mit dem Emitter des Transistors Q3 verbunden ist, der mit dem Verbindungspunkt der beiden Unterbrecher Q1, Q2 verbunden ist, wobei der Ausgang des Operationsverstärkers die Basis des Transistors Q3 steuert, dessen Quelle mit der zweiten Versorgungsklemme verbunden ist, wobei die Schaltung zur Begrenzung auf die zweite Bezugsspannung (–V₀) einen Operationsverstärker (32) und einen Transistor Q4 aufweist, wobei der positive Eingang des Operationsverstärkers (32) die zweite Bezugsspannung (–V₀) empfängt und sein negativer Eingang mit dem Emitter des Transistors Q4 verbunden ist, der mit dem Verbindungspunkt der beiden Schalter Q1, Q2 verbunden ist, wobei der Ausgang des Operationsverstärkers die Basis des Transistors Q4 steuert, dessen Kollektor mit der ersten Versorgungsklemme verbunden ist, wobei der erste Verstärker (31) den Transistor Q3 steuert, der dann den Strom I₀ abzweigt, der von der ersten Quelle SC1' geliefert wird, wenn die Spannung (Vc) an den Klemmen des Kondensators (C₀) die erste Bezugsspannung (V₀) erreicht, und der zweite Verstärker (32) den Transistor Q4 steuert, der den von der zweiten Quelle SC2' gelieferten Strom I₀ abzweigt, wenn die Spannung (Vc) an den Klemmen des Kondensators (C₀) die zweite Bezugsspannung (–V₀) erreicht.
Wandler nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass er parallel zwei Zweige aufweist, die je enthalten: – eine Lade- und Entladeschaltung eines Kondensators (C₀, C'₀) unter Gleichstrom (I₀) mit zwei Bezugsspannungen (V₀, –V₀); – einen Kondensator (C₀), der zwischen dem Verbindungspunkt der Unterbrecher des ersten Zweigs und dem Emitter eines Transistors Q5 angeschlossen ist, der mit dem Kollektor eines Transistors Q6 verbunden ist; – einen Operationsverstärker (71), dessen positiver Eingang mit einem gegebenen Potential (V_G) verbunden ist und dessen negativer Eingang mit dem Verbindungspunkt der Transistoren und des Kondensators verbunden ist, wobei der Ausgang des Verstärkers die Transistoren steuert; – einen ersten Stromspiegel und einen zweiten Stromspiegel, die einen gemeinsamen Ausgang haben, wobei dieser gemeinsame Ausgang der Ausgang des Wandlers ist, wobei der Ausgang des ersten Spiegels einen positiven Strom und der Ausgang des zweiten Wandlers einen negativen Strom liefert; – ein erstes Paar von Unterbrechern T1, T2, deren gemeinsamer Verbindungspunkt mit dem Transistor Q5 verbunden ist, wobei der Unterbrecher T1 über seine andere Klemme mit dem ersten Stromspiegel (Q7, Q8) und der Unterbrecher T2 über seine andere Klemme mit einer Versorgungsklemme verbunden ist, wobei die Unterbrecher vom Eingangsbit y(k) derart gesteuert werden, dass T1 leitend ist, wenn das Bit im Zustand 1 ist, und T2 leitend ist, wenn das Bit im Zustand 0 ist, wobei der Entladestrom (I₀) des Kondensators (C₀) vom ersten Transistor Q7 des Stromspiegels auf den Kondensator über den Unterbrecher T1 und über den Transistor Q5 übergeht, wenn der Kondensator sich entlädt, wobei dieser Strom (I₀) dann am Ausgang des ersten Spiegels und des Wandlers vorhanden ist; – ein zweites Paar von Unterbrechern T3, T4, deren gemeinsamer Punkt mit dem Transistor Q6 verbunden ist, wobei der Unterbrecher T4 über seine andere Klemme mit dem zweiten Stromspiegel (Q9, Q10) und der Unterbrecher T3 über seine andere Klemme mit einer Masseklemme verbunden ist, wobei die Unterbrecher vom Eingangsbit y(k) derart gesteuert werden, dass T3 leitend ist, wenn das Bit im Zustand 1 ist, und T4 leitend ist, wenn das Bit im Zustand 0 ist, wobei der Ladestrom (I₀) des Kondensators (C₀) vom ersten Transistor Q9 des Stromspiegels zum Kondensator über den Unterbrecher T4 und den Transistor Q6 übergeht, wenn der Kondensator sich lädt, wobei dieser Strom (I₀) dann am Ausgang des zweiten Spiegels und des Wandlers vorhanden ist; wobei die beiden Zweige gegenphasig vom Taktsignal (H) gesteuert werden, wobei ein Kondensator (C₀) sich lädt, während der andere (C'₀) sich entlädt.
Wandler nach Anspruch 5, dadurch gekennzeichnet, dass die Lade- und Entladeschaltungen des Stroms der Kondensatoren (C₀, C'₀) die gleichen Stromquellen (SC1', SC2') haben.
Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Ausgangsstrom des Wandlers ein Filter (R_b, C_b) lädt.
Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Eingangsbit des Wandlers y(k) von einem Sigma-Delta-Wandler geliefert wird.