JPS62144346A - 半導体集積回路素子 - Google Patents
半導体集積回路素子Info
- Publication number
- JPS62144346A JPS62144346A JP60286084A JP28608485A JPS62144346A JP S62144346 A JPS62144346 A JP S62144346A JP 60286084 A JP60286084 A JP 60286084A JP 28608485 A JP28608485 A JP 28608485A JP S62144346 A JPS62144346 A JP S62144346A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- solder
- electrode
- layer
- onto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29012—Shape in top view
- H01L2224/29013—Shape in top view being rectangular or square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路素子に7′)jするもので、牛
〒にt’p部接続用電、1夕パノト上に突起型1曳を形
成し、その突起電極を接続すべき回路基板の電極上に直
接接合する半導体装法(以下フリップ、チップ法と呼ぶ
)に使用される半導体集積回路素子の放熱構造に特徴を
有するものである。
〒にt’p部接続用電、1夕パノト上に突起型1曳を形
成し、その突起電極を接続すべき回路基板の電極上に直
接接合する半導体装法(以下フリップ、チップ法と呼ぶ
)に使用される半導体集積回路素子の放熱構造に特徴を
有するものである。
従来の技術
近年の電子機器の小型、軽量化は、めざましいものがあ
り、その中でも半導体集積回路素子(以下ICと呼ぶ)
の発達が非常な速さで開発され前記目的のため大きく寄
与している。従来のICはDlL型、SIL型、フラッ
トパッケージ型等プラスチックパッケージ型が主流であ
った。しかし、最近はICのプラスチックパッケージ品
自体のサイズが太きすぎるという状況になり、ICの高
密度・実装方法が1つの大きな課題となってきた。
り、その中でも半導体集積回路素子(以下ICと呼ぶ)
の発達が非常な速さで開発され前記目的のため大きく寄
与している。従来のICはDlL型、SIL型、フラッ
トパッケージ型等プラスチックパッケージ型が主流であ
った。しかし、最近はICのプラスチックパッケージ品
自体のサイズが太きすぎるという状況になり、ICの高
密度・実装方法が1つの大きな課題となってきた。
その解決策としC1フリップチップ法が産業機器、特に
コンピュータ関係に広く使用され“Cいる。すなわち、
第4図に示した如く、表面に電極17を形成した配線基
板16に、ICチップ18の表面に一端が露出するよう
に形成された突起電極(以下バンブと呼ぶ)19を直接
接合する構造が王に使用されている。なお、第4図にお
い・C115は導体17の保護用コーティング層、20
は外部結線用アルミパッド、21は内部回路、22は前
記外部結線用アルミパッド20とバンプ19の異種材料
を接合するだめの下地電極であり通常2〜3種の金属を
使用している。23は内部回路保護用ガラス、24は外
部絶縁層である。
コンピュータ関係に広く使用され“Cいる。すなわち、
第4図に示した如く、表面に電極17を形成した配線基
板16に、ICチップ18の表面に一端が露出するよう
に形成された突起電極(以下バンブと呼ぶ)19を直接
接合する構造が王に使用されている。なお、第4図にお
い・C115は導体17の保護用コーティング層、20
は外部結線用アルミパッド、21は内部回路、22は前
記外部結線用アルミパッド20とバンプ19の異種材料
を接合するだめの下地電極であり通常2〜3種の金属を
使用している。23は内部回路保護用ガラス、24は外
部絶縁層である。
発明が解決しようとする問題点
ICチップ中の集積度は指数函数的な速度で高密度にな
り、チップ自体のサイズも大きくなってきCいる。その
ため、rCチップ自体の消費電力も増大し、その結果、
チップの温度上昇が無視出来なくなりつつある。コンピ
ュータ等の工Cチップを多数実装した基板等は水冷、空
冷等の方法で強制的に冷却しているのが現状である。先
に説明したフリノブチップ実装においても、従来の方式
は突起電極を通じて熱を放散するのが主体であるだめ高
消費電力のチップの実装が困難であったり複雑な放熱方
式をとらざるをえなかった。本発明は単純な構造、方法
で効率よく、放熱するフリップチップを提供する事にあ
る。
り、チップ自体のサイズも大きくなってきCいる。その
ため、rCチップ自体の消費電力も増大し、その結果、
チップの温度上昇が無視出来なくなりつつある。コンピ
ュータ等の工Cチップを多数実装した基板等は水冷、空
冷等の方法で強制的に冷却しているのが現状である。先
に説明したフリノブチップ実装においても、従来の方式
は突起電極を通じて熱を放散するのが主体であるだめ高
消費電力のチップの実装が困難であったり複雑な放熱方
式をとらざるをえなかった。本発明は単純な構造、方法
で効率よく、放熱するフリップチップを提供する事にあ
る。
問題点を解決するだめの手段
上記問題を解決するため本発明の半導体集積回路素子は
、ICチップ表面の突起電極以外の表面部に熱の良導体
で放熱極を形成し、この部分をフIJ 、yブチノブ実
装する外回路基板部に接続あるいは接触させ、その部分
を通じて大部分の放熱を行なわんとするものである。
、ICチップ表面の突起電極以外の表面部に熱の良導体
で放熱極を形成し、この部分をフIJ 、yブチノブ実
装する外回路基板部に接続あるいは接触させ、その部分
を通じて大部分の放熱を行なわんとするものである。
作用
上述の構造のフリップチップは、従来の突起電極部だけ
よりの放熱に加えて、突起電極部以外の部分に形成され
た放熱極からも熱が放熱され、その部分の面積は、一般
に突起電極部より数十倍以」二の大きさに設定可能であ
り、非常に優れた放熱効果が期待できるものである。
よりの放熱に加えて、突起電極部以外の部分に形成され
た放熱極からも熱が放熱され、その部分の面積は、一般
に突起電極部より数十倍以」二の大きさに設定可能であ
り、非常に優れた放熱効果が期待できるものである。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。第1図および第2図は本発明の半導体集積回路チッ
プの一実施例の断面図および斜視図であり、第3図は同
チップの実装状態を示す断面図である。
る。第1図および第2図は本発明の半導体集積回路チッ
プの一実施例の断面図および斜視図であり、第3図は同
チップの実装状態を示す断面図である。
第1図、第2図および第3図において、第4図の従来例
と同様な構成部品には同一符号を付しており、本実施例
の従来構成と異なる点は、外部絶縁層24上の一部に放
熱用の導体層25とその上に接続用のバンプ26が形成
されている点である。
と同様な構成部品には同一符号を付しており、本実施例
の従来構成と異なる点は、外部絶縁層24上の一部に放
熱用の導体層25とその上に接続用のバンプ26が形成
されている点である。
以下本実施例のICチップの構造、作り方について詳細
に述べる。通常の工程により、アルミパッド20、内部
回路21、および保護用ガラス層23が形成されたIC
ウェハー全面に、絶縁層24となる。例えば、感光性ポ
リイミド樹脂をスピナー法、ディップ法等で例えば1μ
厚みで塗布し、その上に外部結線用パッド2Qに対応す
る位置にそのパッド20と同じ大きさか、少し大きめの
パターンを形成したマスクを乗せ、紫外線露光、エツチ
ングし、前記パッド部分20に対応する位置の前記のポ
リイミド樹脂層を除去する。次に、通常使用されている
メタル層例えば、クロム、銅を全面に蒸着法あるいは、
スパッタリング法等で付ける。次にウェハー全面にホト
レジストをスピナー法等で塗布し、外部結線用パッド部
22および放熱用の導電体層25の形成部を残すように
フォトマスクを乗せ露光、エツチングすることにより、
バンド20と導電体層25の形成される孔を形成する。
に述べる。通常の工程により、アルミパッド20、内部
回路21、および保護用ガラス層23が形成されたIC
ウェハー全面に、絶縁層24となる。例えば、感光性ポ
リイミド樹脂をスピナー法、ディップ法等で例えば1μ
厚みで塗布し、その上に外部結線用パッド2Qに対応す
る位置にそのパッド20と同じ大きさか、少し大きめの
パターンを形成したマスクを乗せ、紫外線露光、エツチ
ングし、前記パッド部分20に対応する位置の前記のポ
リイミド樹脂層を除去する。次に、通常使用されている
メタル層例えば、クロム、銅を全面に蒸着法あるいは、
スパッタリング法等で付ける。次にウェハー全面にホト
レジストをスピナー法等で塗布し、外部結線用パッド部
22および放熱用の導電体層25の形成部を残すように
フォトマスクを乗せ露光、エツチングすることにより、
バンド20と導電体層25の形成される孔を形成する。
次に下地の全面鋼部を陰極に銅をさきにホトエッチした
孔の開いた部分にのみ、電気メブキしC銅を厚く付ける
。厚みは、例えば、1d〜20μとする。そして、不要
となったホトレジスト層、全面につけた銅、クロム層を
エツチングして除去する。次に外部結線用パッド部20
と導′π体層25の表面に、例えば、スクリーン印刷法
でハンダクリームを印刷して乗せ、最後にそのハンダ組
成で決まる融点以上に加熱しハンダを融かし同一高さの
バンプ部19と26を形成する。第2図は第1図の斜視
図を示したものである。本実施例のバンプ19と26の
材料はハンタ゛を使用したが、通常使用されている金等
も適用できる事は勿論のことである。なお、前記クロム
、銅蒸着層はアルミパソl’ 20強固に接続すると共
に上部メタルがアルミハツト20中に拡散するのを防止
するためのものであり、銅メッキ層は、ハンダ付けする
だめに必要なものである。勿論、別のバンプ材になれば
、前記22の材料は変える必要がある。
孔の開いた部分にのみ、電気メブキしC銅を厚く付ける
。厚みは、例えば、1d〜20μとする。そして、不要
となったホトレジスト層、全面につけた銅、クロム層を
エツチングして除去する。次に外部結線用パッド部20
と導′π体層25の表面に、例えば、スクリーン印刷法
でハンダクリームを印刷して乗せ、最後にそのハンダ組
成で決まる融点以上に加熱しハンダを融かし同一高さの
バンプ部19と26を形成する。第2図は第1図の斜視
図を示したものである。本実施例のバンプ19と26の
材料はハンタ゛を使用したが、通常使用されている金等
も適用できる事は勿論のことである。なお、前記クロム
、銅蒸着層はアルミパソl’ 20強固に接続すると共
に上部メタルがアルミハツト20中に拡散するのを防止
するためのものであり、銅メッキ層は、ハンダ付けする
だめに必要なものである。勿論、別のバンプ材になれば
、前記22の材料は変える必要がある。
次に本発明のバンプ付ICチップの実装形態について第
3図を用いて説明する。ICチップを実装する基板(例
えば樹脂系、セラミック系、金属系等)16の表面に本
発明のICチップ上のバンプ19,26と相対するパタ
ーンの電極17を形成し、そのパターン上にノ・ンダク
リームを薄く塗布し、その上に先に示しだ本発明のバン
プ付ICチップを乗せ加熱、ハンダ融触して接続する。
3図を用いて説明する。ICチップを実装する基板(例
えば樹脂系、セラミック系、金属系等)16の表面に本
発明のICチップ上のバンプ19,26と相対するパタ
ーンの電極17を形成し、そのパターン上にノ・ンダク
リームを薄く塗布し、その上に先に示しだ本発明のバン
プ付ICチップを乗せ加熱、ハンダ融触して接続する。
放熱用バンプ26に相対するパターン1γはアースライ
ンに接続しても、あるいは、独立していても良いが、ア
ースラインに接続する方が安定する。
ンに接続しても、あるいは、独立していても良いが、ア
ースラインに接続する方が安定する。
まだ、先の本発明のXOチップ形成時に放熱用バンプを
ICチップのアースラインに直接接続しておけば、IC
チップの回路がそれ以外の回路より受ける干渉等の影響
を少なくすることができ、大きな効果を発揮する。なお
、実施例ではハンダバンプの接続法の1例を示したが、
金バンプ等を本発明に適用する場合は、熱、・14音波
併用ギヤングボンテイング去を使用する必要がある。
ICチップのアースラインに直接接続しておけば、IC
チップの回路がそれ以外の回路より受ける干渉等の影響
を少なくすることができ、大きな効果を発揮する。なお
、実施例ではハンダバンプの接続法の1例を示したが、
金バンプ等を本発明に適用する場合は、熱、・14音波
併用ギヤングボンテイング去を使用する必要がある。
さらに、実施例の説明中絶縁層をポリイミド樹脂につい
て示したが、他の樹脂系絶縁体やガラス系等無機系の絶
縁体を使用してもなんら障害なく使用出来る。
て示したが、他の樹脂系絶縁体やガラス系等無機系の絶
縁体を使用してもなんら障害なく使用出来る。
発明の効果
以上実施例で説明したように本発明の半導体集積回路素
子は、工Cチップの表面より直接外回路基板に熱の良導
体をかいして放熱するため、非常に放熱性が良く、従来
法では使用出来なかった消費電力の大きいICチップも
簡単に使用できる。
子は、工Cチップの表面より直接外回路基板に熱の良導
体をかいして放熱するため、非常に放熱性が良く、従来
法では使用出来なかった消費電力の大きいICチップも
簡単に使用できる。
また、放熱用バンプをアースラインに接続すれば、工C
チップ上の回路が電気的に1呆獲され干渉、妨害等の影
響を下げることができる。
チップ上の回路が電気的に1呆獲され干渉、妨害等の影
響を下げることができる。
第1図は本発明のIC回路素子の一実施例を示す断面図
、第2図はその斜視図、第3図は同実施例のIC回路素
子を列回路基板に接合した状態を示す断面図、第4図は
従来のIC回路素子の列回路基板への接合状態を示す断
面図である。 15・・・・・・列回路基板上導体の保護コートe、1
6・・・・・列回路基板、17・・・・・・外回路基板
上の導体、18・・・・工Cチップ、19・・・・・・
バンプ、20・・・・・アルミパッド、21・・・・・
・工C中の回路、22・・・・・アルミパッドとパンダ
材との接合用層、23・・・・IC中の回路保護層、2
4・・・・・・外部絶縁層、25・・・・・放熱極接続
用下地金属層、26・・・・・・放熱険バンプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名18
−rc +:、7’ 24−一一りL印!−7!(舎7噛 26− 朕n尿\・叡。
、第2図はその斜視図、第3図は同実施例のIC回路素
子を列回路基板に接合した状態を示す断面図、第4図は
従来のIC回路素子の列回路基板への接合状態を示す断
面図である。 15・・・・・・列回路基板上導体の保護コートe、1
6・・・・・列回路基板、17・・・・・・外回路基板
上の導体、18・・・・工Cチップ、19・・・・・・
バンプ、20・・・・・アルミパッド、21・・・・・
・工C中の回路、22・・・・・アルミパッドとパンダ
材との接合用層、23・・・・IC中の回路保護層、2
4・・・・・・外部絶縁層、25・・・・・放熱極接続
用下地金属層、26・・・・・・放熱険バンプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名18
−rc +:、7’ 24−一一りL印!−7!(舎7噛 26− 朕n尿\・叡。
Claims (3)
- (1)一端が内部回路に接続され、他端が外部表面に設
けられた絶縁層を貫通して外部に露出した外部回路接続
用の突起電極と、前記絶縁層上に配置され前記突起電極
より大なる表面積を有する熱良導体よりなる放熱極を有
する半導体集積回路素子。 - (2)放熱極は突起電極と同一材質により形成されてい
ることを特徴とする特許請求の範囲第1項記載の半導体
集積回路素子。 - (3)放熱極は内部回路のアース線に電気的に接続され
ていることを特徴とする特許請求の範囲第1項記載の半
導体集積回路素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60286084A JPS62144346A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60286084A JPS62144346A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62144346A true JPS62144346A (ja) | 1987-06-27 |
Family
ID=17699731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60286084A Pending JPS62144346A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62144346A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315507A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 半導体集積回路チップ及び半導体装置 |
WO1999019907A1 (en) * | 1997-10-14 | 1999-04-22 | Amkor Technology, Inc. | Method and construction for thermally enhancing a microelectronic package |
EP0942635A1 (en) * | 1998-03-10 | 1999-09-15 | STMicroelectronics S.r.l. | A power semiconductor device for "flip-chip" connections |
KR100248682B1 (ko) * | 1995-04-27 | 2000-03-15 | 가네꼬 히사시 | 반도체 장치 및 반도체 칩 설치 방법 |
WO2002095817A2 (de) * | 2001-05-21 | 2002-11-28 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem halbleiterchip auf einem als substrat dienenden basischip und verfahren zu dessen herstellung |
JP2003224158A (ja) * | 2002-01-25 | 2003-08-08 | Texas Instruments Inc | バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ |
EP1316998A3 (en) * | 2001-11-06 | 2005-02-02 | Texas Instruments Incorporated | Bumpless Chip Scale Device (CSP) and board assembly |
WO2010038345A1 (ja) * | 2008-10-03 | 2010-04-08 | パナソニック株式会社 | 配線基板ならびに半導体装置及びその製造方法 |
US7910471B2 (en) | 2004-02-02 | 2011-03-22 | Texas Instruments Incorporated | Bumpless wafer scale device and board assembly |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591134A (en) * | 1978-12-28 | 1980-07-10 | Mitsubishi Electric Corp | Semiconductor device |
JPS5891646A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-12-19 JP JP60286084A patent/JPS62144346A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591134A (en) * | 1978-12-28 | 1980-07-10 | Mitsubishi Electric Corp | Semiconductor device |
JPS5891646A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置 |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05315507A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | 半導体集積回路チップ及び半導体装置 |
KR100248682B1 (ko) * | 1995-04-27 | 2000-03-15 | 가네꼬 히사시 | 반도체 장치 및 반도체 칩 설치 방법 |
WO1999019907A1 (en) * | 1997-10-14 | 1999-04-22 | Amkor Technology, Inc. | Method and construction for thermally enhancing a microelectronic package |
US6028354A (en) * | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
US6423576B1 (en) | 1997-10-14 | 2002-07-23 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
EP0942635A1 (en) * | 1998-03-10 | 1999-09-15 | STMicroelectronics S.r.l. | A power semiconductor device for "flip-chip" connections |
US6291893B1 (en) | 1998-03-10 | 2001-09-18 | Stmicroelectronics S.R.L. | Power semiconductor device for “flip-chip” connections |
WO2002095817A3 (de) * | 2001-05-21 | 2003-06-19 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem halbleiterchip auf einem als substrat dienenden basischip und verfahren zu dessen herstellung |
WO2002095817A2 (de) * | 2001-05-21 | 2002-11-28 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem halbleiterchip auf einem als substrat dienenden basischip und verfahren zu dessen herstellung |
EP1316998A3 (en) * | 2001-11-06 | 2005-02-02 | Texas Instruments Incorporated | Bumpless Chip Scale Device (CSP) and board assembly |
JP2003224158A (ja) * | 2002-01-25 | 2003-08-08 | Texas Instruments Inc | バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ |
EP1333494A3 (en) * | 2002-01-25 | 2006-06-07 | Texas Instruments Incorporated | Semiconductor device and method of fabricating a semiconductor assembly |
JP4698125B2 (ja) * | 2002-01-25 | 2011-06-08 | テキサス インスツルメンツ インコーポレイテッド | バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ |
US7910471B2 (en) | 2004-02-02 | 2011-03-22 | Texas Instruments Incorporated | Bumpless wafer scale device and board assembly |
WO2010038345A1 (ja) * | 2008-10-03 | 2010-04-08 | パナソニック株式会社 | 配線基板ならびに半導体装置及びその製造方法 |
US8283775B2 (en) | 2008-10-03 | 2012-10-09 | Panasonic Corporation | Wiring board, semiconductor device and method for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2146067C1 (ru) | Органический кристаллодержатель для интегральных схем с проволочными соединениями | |
JP3437369B2 (ja) | チップキャリアおよびこれを用いた半導体装置 | |
JP3313547B2 (ja) | チップサイズパッケージの製造方法 | |
JP3454888B2 (ja) | 電子部品ユニット及びその製造方法 | |
US7795072B2 (en) | Structure and method of high performance two layer ball grid array substrate | |
JP2009021620A (ja) | 電子部品の実装方法 | |
KR960019670A (ko) | 반도체칩 패키지 및 그의 제조 방법 | |
US6933602B1 (en) | Semiconductor package having a thermally and electrically connected heatspreader | |
US6521845B1 (en) | Thermal spreading enhancements for motherboards using PBGAs | |
JPS62144346A (ja) | 半導体集積回路素子 | |
JP4513973B2 (ja) | 半導体装置の製造方法 | |
JP3553195B2 (ja) | 半導体装置とその製造方法 | |
JP2570410B2 (ja) | 電子回路パッケージ | |
JPH03195053A (ja) | インバータ装置 | |
JPH0864635A (ja) | 半導体装置 | |
JP3173488B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JP2002057238A (ja) | 集積回路パッケージ | |
JP3529507B2 (ja) | 半導体装置 | |
JP3084648B2 (ja) | 半導体装置 | |
JP2001168226A (ja) | 半導体パッケージ及び半導体装置 | |
JPH09186272A (ja) | 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ | |
JP3182138B2 (ja) | チップ実装モジュール | |
JPH0661368A (ja) | フリップチップ型半導体装置 | |
JP3258564B2 (ja) | 半導体装置およびその製造方法 | |
JP3331146B2 (ja) | Bga型半導体装置の製造方法 |