DE10123818B4 - Anordnung mit Schutzfunktion für ein Halbleiterbauelement - Google Patents

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Abstract

Anordnung mit Schutzfunktion für ein Halbleiterbauelement (11), insbesondere IGBT, umfassend:
– einen Halbleiterkörper (13, 15, 16, 22), in den das Halbleiterbauelement (11) integriert ist, und
– eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet (22) des Halbleiterbauelementes (11) gesteuert ist,
dadurch gekennzeichnet,
dass die Einrichtung einen MOS-Transistors (10) enthält, dessen Gateelektrode mit dem floatenden Gebiet (22) elektrisch verbunden ist oder aus dem floatenden Gebiet (22) besteht.

Description

  • Die vorliegende Erfindung betrifft eine Anordnung mit Schutzfunktion, insbesondere Kurzschlussstrombegrenzung oder Abschaltung, für ein Halbleiterbauelement, insbesondere einen IGBT, umfassend: einen Halbleiterkörper, in den das Halbleiterbauelement integriert ist, und eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet des Halbleiterbauelements gesteuert ist.
  • Bei Graben- bzw. Trench-IGBTs kann durch eine gegenüber planaren IGBTs wesentlich erhöhte Kanalweite der Spannungsabfall im MOS-Kanal des IGBTs erheblich verringert werden, so dass mit solchen Trench-IGBTs eine sehr niedrige Durchlassspannung erreicht werden kann. Nachteilhaft an solchen Trench-IGBTs ist aber, dass sich der in einem Kurzschlussfall fließende Strom, also der Strom, der bei eingeschaltetem MOS-Kanal und gleichzeitig hoher anliegender Kollektor-Emitter-Spannung fließt, proportional zur Kanalweite erhöht, was die Kurzschlussfestigkeit erheblich beeinträchtigt. Das heißt, ohne Zusatzmaßnahmen kann mit Trench-IGBTs mit großer Kanalweite keine Kurzschlussfestigkeit erreicht werden.
  • Gewöhnliche Anforderungen hierfür liegen im Bereich von etwa 10 μs: diese Zeitspanne muss ein IGBT im Kurzschlusszustand überstehen, und er muss danach noch zuverlässig abgeschaltet werden können.
  • Im Einzelnen ist die Grundstruktur eines Trench-IGBTs beispielsweise in DE 196 51 108 A1 (vgl. dort insbesondere 49) und in EP 0 847 090 A2 (vgl. dort insbesondere 1) gezeigt. Diese bekannten Trench-IGBTs haben eine sehr große Kanalweite und damit bei einer im eingeschalteten Zustand üblichen Gatespannung von beispielsweise 15 V einen für Kurzschlussfestigkeit viel zu hohen Kurzschlussstrom. Um nun bei solchen Trench-IGBTs Kurzschlussfestigkeit zu erreichen, ist es erforderlich, im Kurzschlussfall die Gatespannung zu vermindern. Hierzu werden üblicherweise auf dem IGBT-Chip selbst ein Stromsensor zum Erfassen des Kurzschlussstromes und ein Zusatzchip, der mit Hilfe des Stromsensors den Kurzschlussfall erkennt, eingesetzt. Mit Hilfe dieses Stromsensors und des Zusatzchips wird die Gatespannung entsprechend dem erfassten Kurzschlussstrom geregelt, so dass sie verminderte Werte, also insbesondere Spannungsgrößen deutlich unterhalb der oben erwähnten 15 V annimmt. Stromsensoren dieser Art sind beispielsweise in Z. Shen et al.: Comparative Study of Integrated Current Sensors in N-channel IGBTs, Proc. ISPSD'94 Davos (1994), S. 75-80 und in S. Robb et al.: Current Sensing in IGBTs for Short-Circuit Protection, Proc. ISPSD'94 Davos (1994), S. 81-85 beschrieben.
  • Eine andere Möglichkeit, in Trench-IGBTs Kurzschlussfestigkeit zu erreichen, besteht darin, deren Kanalweite zu verringern. IGBTs dieser Art sind beispielsweise in der bereits erwähnten D 196 51 108 A1 (vgl. dort 52) und in US 5 329 142 A ; US 5 448 083 A und US 5 585 651 A beschrieben. Derartige IGBTs mit verringerter Kanalweite sind besonders für hohe Durchbruchspannungen etwa oberhalb von 2000 V vorteilhaft, da sie zu einer hohen Ladungsträgerüberschwemmung in ihrer niedrig dotierten n-leitenden Basis führen und der Spannungsabfall im MOS-Kanal im Vergleich zu anderen Durchlassspannungsanteilen nicht stark ins Gewicht fällt. Für niedrigere Durchbruchspannungen von beispielsweise 600 V sind IGBTs mit verringerter Kanalweite jedoch ungünstig, da dann auf den MOS-Kanal wegen der sehr hohen Stromdichten und einer relativ dünnen n-leitenden Basis ein erheblicher Anteil der Durchlassspannung in der Größenordnung von beispielsweise 40 entfällt.
  • Weiterhin ist aus US 4 996 575 A ein SOI-CMOS-Transistor (SOI = Silicon-On-Insulator) beschrieben, der eine unter einer Oxidschicht gelegene n–-leitende Abschirmungszone hat, wobei in der Oxidschicht im Bereich oberhalb dieser Abschirmungszone der CMOS-Transistor gelegen ist.
  • Schließlich ist eine Anordnung der eingangs genannten Art aus DE 195 30 664 C2 bekannt. Bei dieser Anordnung ist ein Leistungs-MOSFET mit einer Überlastungsschutzschaltung beschrieben, bei der als eine eine Schutzfunktion bewirkende Einrichtung ein floatendes Gebiet des Leistungs-MOSFETs gesteuert ist.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, eine Anordnung anzugeben, mit der auf einfache Weise beispielsweise in einem Trench-IGBT Kurzschlussfestigkeit erreicht werden kann.
  • Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass die Einrichtung einen MOS-Transistor enthält, dessen Gateelektrode mit dem floatenden Gebiet elektrisch verbunden ist oder aus dem floatenden Gebiet besteht.
  • Die Schutzfunktion kann durch eine Strombegrenzung für das Halbleiterbauelement oder ein Abschalten des Halbleiterbauelements bewirkt werden. Das Halbleiterbauelement kann ein durch ein MOS-Gate gesteuertes Bauelement sein. Der MOS-Transistor kann elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements und Gate des Halbleiterbauelements angeordnet sein.
  • Die Einrichtung der erfindungsgemäßen Anordnung lässt sich als Halbleiterbauelement beispielsweise mit einem IGBT oder einem EST (EST = Emitter Switched Thyristor) integrieren. Diese Einrichtung baut auf dem aus US 4 996 575 A bekannten SOI-CMOS-Transistor auf und unterscheidet sich von diesem allerdings in wesentlichen Punkten: als Gate wird kein über einer npn- oder pnp-Struktur liegendes polykristallines Silizium, sondern vielmehr ein der Abschirmungszone entsprechendes dotiertes Gebiet unter der Oxidschicht, die somit als Gateo xid eingesetzt wird, verwendet. Die Einrichtung bildet also einen MOS-Transistor mit beispielsweise einer n-leitenden Sourcezone, einem p-leitenden Bulkgebiet und einer n-leitenden Drainzone mit einem aus monokristallinem Silizium bestehenden Gate, das n- oder p-dotiert sein kann. Diese Zonen bzw. Gebiete können anstelle von monokristallinem Silizium auch aus polykristallinem Silizium bestehen. Ist der MOS-Transistor aus polykristallinem Silizium aufgebaut, so hat diese Anordnung den Vorteil, dass das Gateoxid trotzdem auf monokristallinem Silizium aufwächst und daher eine sehr gute Qualität hat.
  • Alternativ kann für die Einrichtung auch ein in das Halbleiterbauelement integrierter oder extern angebrachter n-Kanal-MOS-Transistor verwendet werden.
  • Auf jeden Fall dient die Einrichtung dazu, beispielsweise das Gatepotential eines IGBTs als Halbleiterbauelement so zu steuern, dass der Kurzschlussstrom auf einen für Kurzschlussfestigkeit hinreichend niedrigen Wert begrenzt ist. Dies geschieht im einfachsten Fall dadurch, dass die Einrichtung zwischen Gate und Emitter des IGBTs geschaltet wird. Durch Anlegen einer positiven Gatespannung am MOS-Transistor der Einrichtung kann dann dieser eingeschaltet werden, wodurch das Gate des IGBTs auf Emitterpotenzial gelegt und der IGBT ausgeschaltet wird. Wird zusätzlich zwischen den die Einrichtung bildenden MOS-Transistor und das Gate des IGBTs noch eine Zenerdiode eingefügt, so zieht der MOS-Transistor das Gate nicht auf Emitterpotenzial, sondern begrenzt die Gatespannung auf die Zenerdiodenspannung von beispielsweise 10 bis 12 V. In diesem Fall wird eine Strombegrenzung auf einem Wert erhalten, der durch die Zenerdiodenspannung, also beispielsweise 10 bis 12 V, bestimmt ist.
  • Wird eine zweite Zenerdiode antiseriell zur ersten Zenerdiode vorgesehen, deren Durchbruchspannung höher ist als der maximale Betrag der negativen Gatespannung, so wird die Möglich keit geschaffen, mit der IGBT-Ansteuerung eine negative Gatespannung am IGBT anzulegen.
  • Eine positive Gatespannung an dem die Einrichtung bildenden MOS-Transistor kann in der folgenden Weise erhalten werden:
    In dem das Halbleiterbauelement bildenden IGBT werden an dessen Oberfläche ein oder mehrere p-leitende Gebiete vorgesehen, die nicht an ein festes Potenzial, beispielsweise das Emitter- oder Kollektorpotenzial, angeschlossen sind. Derartige floatende Gebiete sind beispielsweise aus der bereits erwähnten DE 196 51 108 A1 (vgl. dort insbesondere die 47 und 52), EP 0 847 090 A2 (vgl. dort 4) oder US 5 329 142 A , US 5 448 083 A und US 5 585 651 A bekannt. Das Potenzial dieser floatenden Gebiete liegt im normalen Durchlassfall des Halbleiterbauelementes nur um eine kleine Spannung U1 von etwa 1 V oder weniger über dem Emitterpotenzial. Wenn am IGBT aber eine höhere Spannung von beispielsweise 20 V oder mehr anliegt, steigt das Potenzial der floatenden Gebiete deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U2 von etwa 5 V an. Dies ist vor allem dann der Fall, wenn gleichzeitig auch ein hoher Strom durch den IGBT fließt. Durch eine elektrische Verbindung der floatenden p-leitenden Gebiete mit dem Gate des die Einrichtung bildenden MOS-Transistors, der eine Einsatzspannung zwischen den Spannungswerten U1 und U2 haben muss, kann also gerade in den kritischen Betriebszuständen die oben beschriebene Strombegrenzung verwirklicht werden. Insbesondere kann ein derartiges p-leitendes Gebiet auch direkt als Gate benutzt werden, wenn der die Einrichtung bildende MOS-Transistor in der oben angegebenen Weise aufgebaut ist.
  • Ein wesentlicher Vorteil der erfindungsgemäßen Anordnung liegt darin, dass in kritischen Betriebszuständen des Halbleiterbauelementes, insbesondere des IGBTs, eine Strombegrenzung ohne Zusatzchip erreicht wird, während im normalen Durchlasszustand die hohe Kanalleitfähigkeit unvermindert für eine niedrige Durchlassspannung zur Verfügung steht. Um dies zu erreichen, wird das Potenzial des floatenden Gebietes im Halbleiterbauelement, insbesondere einem IGBT oder EST, zur Steuerung der Kurzschlussstrombegrenzung verwendet. Außerdem dient das floatende dotierte Gebiet im einkristallinen Halbleiterkörper aus insbesondere Silizium als Gate für den die Einrichtung bildenden MOS-Transistor, der gegebenenfalls auch aus polykristallinem Silizium, wie dies oben erläutert wurde, bestehen kann.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 die Grundstruktur eines Transistors als Einrichtung zur Kurzschlussstrombegrenzung bei der erfindungsgemäßen Anordnung,
  • 2 einen Trench-IGBT mit einem floatenden p-leitenden Gebiet, dessen Potenzial einen MOS-Transistor als Einrichtung zur Aktivierung einer Schutzfunktion kontrollieren kann,
  • 3 ein Schaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von 2 verwendet wird, wobei dieser IGBT bei einer zu hohen Spannung am floatenden p-leitenden Gebiet abgeschaltet wird,
  • 4 ein Schaltbild eines zweiten Ausführungsbeispiels der erfindungsgemäßen Anordnung, wobei hier der IGBT von 2 eine zusätzliche Diode aufweist, die verhindert, dass bei eingeschaltetem MOS-Transistor und negativer, von außen angelegter IGBT-Gatespannung ein Strom zwischen Gateansteuerung und Emitter durch den MOS-Transistor fließt, wobei die zusätzliche Diode als Zenerdiode ausgelegt sein kann, die den Betrag der negativen IGBT-Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates vor Überspannung bildet,
  • 5 ein Schaltbild eines dritten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von 2 mit einer zusätzlichen Zenerdiode, die umgekehrt zu der Diode von 4 gepolt ist, versehen ist, wobei hier die Gatespannung des IGBTs bei einer zu hohen Spannung am floatenden p-leitenden Gebiet auf die Zenerspannung begrenzt ist, so dass der Kurzschlussstrom entsprechend eingeschränkt ist,
  • 6 ein Schaltbild eines vierten Ausführungsbeispiels der erfindungsgemäßen Anordnung, das auf einer Kombination des zweiten und dritten Ausführungsbeispiels der 4 bzw. 5 beruht,
  • 7 eine Schnittdarstellung eines IGBTs, in welchem die Schaltungsanordnung des Ausführungsbeispiels von 6 integriert ist, und
  • 8 eine Schnittdarstellung eines zu 7 ähnlichen Ausführungsbeispiels mit gleicher Funktionalität, bei dem ein üblicher NMOS-Transistor in einen IGBT integriert ist.
  • 1 zeigt in einer Schnittdarstellung einen n-Kanal- bzw. NMOS-Transistor in SOI-Technik, bei dem eine n-leitende Sourcezone 2, eine p-leitende Bulkzone 3 und eine n-leitende Drainzone 4 in eine Siliziumdioxidschicht 5 eingebettet sind, welche auf einem monokristallinen Siliziumkörper 1 mit einem p-leitenden Gebiet 6 angebracht ist. Außerdem sind ein Sourcekontakt 7 für die Sourcezone 2, ein Drainkontakt 8 für die Drainzone 4 und ein Gatekontakt 9 für das p-leitende Gebiet 6 vorhanden. Die Kontakte 7, 8 und 9 können beispielsweise aus Aluminium bestehen.
  • Es sei angemerkt, dass bei einer Integration dieser Struktur in den IGBT gemäß 7 der Gatekontakt 9 entfällt.
  • Bei dem MOS-Transistor von 1 mit einer npn-Struktur wirkt das Gebiet 6 mit dem Gatekontakt 9 als Gate, so dass die Siliziumdioxidschicht 5 hier im Bereich zwischen der Zone 3 und dem Gebiet 6 als Gateoxid dient.
  • Es ist möglich, die Zonen 2, 3, 4 aus polykristallinem Silizium anstelle von monokristallinem Silizium zu bilden, wobei dann die Siliziumdioxidschicht 5 und damit das Gateoxid immer noch auf monokristallinem Silizium des Siliziumkörpers 1 bzw. des Gebietes 6 aufgewachsen ist und damit eine sehr gute Qualität zeigt.
  • Die in 1 dargestellte Einrichtung aus dem MOS-Transistor wird in vorteilhafter Weise dazu verwendet, das Gatepotenzial beispielsweise eines IGBTs als Halbleiterbauelement so zu steuern, dass der Kurzschlussstrom auf einen für Kurzschlussfestigkeit hinreichend niedrigen Wert begrenzt bleibt. Dies geschieht im einfachsten Fall dadurch, dass der dargestellte MOS-Transistor 10 von 1 oder aber auch ein externer Transistor 12 zwischen Gate G und Emitter E eines IGBTs 11 geschaltet wird, wie dies im Ausführungsbeispiel von 3 dargestellt ist. Hierbei wird das Gate des MOS-Transistors 10 oder 12 mit einem floatenden p-leitenden Gebiet 22 (vgl. 2) des IGBTs 11 elektrisch verbunden.
  • Durch Anlegen einer positiven Gatespannung an Gate 9 des MOS-Transistors 10 wird dieser eingeschaltet, so dass das Gate G des IGBTs 11 auf Emitterpotenzial gelegt ist und der IGBT ausgeschaltet wird. Der IGBT 11 wird also bei zu hoher Spannung am floatenden p-leitenden Gebiet 22 des IGBTs 11 abgeschaltet.
  • 2 zeigt in einer Schnittdarstellung einen Trench-IGBT mit einem n-leitenden Halbleiterkörper 13 aus Silizium, einer p-leitenden Kollektorzone 14, p-leitenden Bulkzonen 15, n-leitenden Sourcezonen 16, Gateoxidschichten 17 in Trenches 18, welche mit polykristallinem Silizium 19 als Gateelektroden gefüllt sind, Isolierschichten 20 aus insbesondere Siliziumdioxid, Sourcekontakten 21 und dem floatenden p-leitenden Gebiet 22 mit einem Kontakt 23. Das floatende p-leitende Gebiet 22 ist so an der Oberfläche des IGBTs angeordnet und befindet sich nicht auf einem festen Potenzial, wie beispielsweise Emitter oder Kollektor. Das Potenzial dieses Gebietes 22 liegt im normalen Durchlassfall nur um eine kleine Spannung U1 von etwa 1 V oder weniger über dem Emitterpotenzial. Wenn am IGBT aber eine höhere Spannung von 20 V oder mehr anliegt, steigt das Potenzial des Gebietes 22 deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U2 von 5 V an. Dies ist vor allem dann der Fall, wenn gleichzeitig auch ein hoher Strom durch den IGBT fließt. Durch eine elektrische Verbindung des floatenden p-leitenden Gebiets 22 mit dem Gate 9 des MOS-Transistors 10 oder 12, der eine Einsatzspannung zwischen den Spannungen U1 und U2 haben muss, kann also gerade in den kritischen Betriebszuständen die gewünschte Strombegrenzung erreicht werden. Weiter unten (vgl. das Ausführungsbeispiel von 7) wird gezeigt werden, wie ein derartiges p-leitendes Gebiet 22 auch direkt als Gate eingesetzt werden kann, wenn der MOS-Transistor 10 von der in 1 gezeigten Art ist.
  • Anstelle der p-leitenden Gebiete 6 bzw. 22 können gegebenenfalls auch n-leitende Gebiete eingesetzt werden, was vor allem dann gilt, wenn der MOS-Transistor 10 eine pnp-Struktur hat und in dem IGBT 11 von 2 die angegebenen Leitungstypen jeweils umgekehrt sind.
  • In 4 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Anordnung gezeigt, wobei hier zusätzlich zu dem Ausführungsbeispiel von 3 noch eine Diode 24 vorgesehen ist. Diese Diode 24 verhindert, dass bei eingeschaltetem MOS-Transistor 10, der wieder den in 1 gezeigten Aufbau haben kann, und negativer von außen über Gate mit einem Gatewiderstand RG am IGBT 11 angelegter Gatespannung ein Strom zwischen Gate G und Emitter E durch den MOS-Transistor 10 fließt. Diese Diode 24 kann in vorteilhafter Weise eine Zenerdiode sein, welche dann den Betrag der negativen IGBT-Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates G des IGBTs vor Überspannung bildet.
  • 5 zeigt ein drittes Ausführungsbeispiel der erfindungsgemäßen Anordnung, das wie die Ausführungsbeispiele der 3 und 4 einen IGBT mit dem in 2 gezeigten Aufbau verwendet und hier eine zusätzliche Zenerdiode 25 aufweist, die in entgegengesetzter Richtung wie die Diode 24 des Ausführungsbeispiel von 4 gepolt ist. Dadurch zieht der MOS-Transistor 10 das Gate G des IGBTs 11 nicht auf Emitterpotenzial. Vielmehr wird die Gatespannung auf die Spannung der Zenerdiode 25 von beispielsweise 10 bis 12 V begrenzt. Mit anderen Worten, bei zu hoher Spannung am floatenden p-leitenden Gebiet 22 wird die Gatespannung des IGBTs 11 auf die Zenerspannung der Zenerdiode 25 eingeschränkt, so dass der Kurzschlussstrom begrenzt ist.
  • In 6 ist eine Kombination der beiden Ausführungsbeispiele der 4 und 5 gezeigt: eine Zenerdiode 25 und eine Diode 24 liegen antiseriell zwischen Gate G des IGBTs 11 und dem MOS-Transistor 10. Das Ausführungsbeispiel der 6 ermöglicht eine Ansteuerung des IGBTs mit negativer Gatespannung.
  • In 7 ist ein Ausführungsbeispiel der erfindungsgemäßen Anordnung gezeigt, bei dem in einen IGBT der in 2 dargestellten Art eine Schaltung entsprechend dem Ausführungsbeispiel der 6 mit einem NMOS-Transistor gemäß 1 und hier insgesamt drei Zenerdioden Z1, Z2 und Z3 integriert ist. Es können auch weniger als drei Zenerdioden, beispielsweise nur eine Zenerdiode, integriert sein. Der Transistor 10 ist mit seiner n-leitenden Drainzone 4 an die Zenerdioden Z1 bis Z3 angeschlossen, welche jeweils durch die n-leitende Drainzone 4 und eine p-leitende Zone 26 für die Zenerdiode Z1, die p-leitende Zone 26 und eine n-leitende Zone 27 für die Zenerdiode Z2 und die n-leitende Zone 27 sowie eine p-leitende Zone 28 für die Zenerdiode Z3 gebildet sind. Die p-leitende Zone 28 ist mit einem Kontakt 29 versehen, der zum Gate G des IGBTs 11 führt.
  • Der MOS-Transistor 10 kann wie die Zenerdioden Z1 bis Z3 aus polykristallinem Silizium bestehen. Eine Siliziumdioxidschicht 30 bedeckt dabei den NMOS-Transistor 10 sowie die Zenerdioden Z1 bis Z3.
  • Als Gate des MOS-Transistors 10 dient das floatende, p-leitende Gebiet 22 des IGBTs 11.
  • In einem Zeitpunkt, in welchem ein Gatetest durchgeführt wird, um beispielsweise den Leckstrom bei einer vorgegebenen Gate-Emitter-Spannung zwischen Gate G und Emitter E zu messen, ist in vorteilhafter Weise die Verbindung zwischen dem Gate des IGBTs 11, also dem polykristallinen Silizium 19 in den Trenches 18, und dem Emitter E unterbrochen, wie dies im Ausführungsbeispiel von 7 zwischen den Zenerdioden Z1 bis Z3 und dem polykristallinen Silizium 19 gezeigt ist. Erst später kann dann beispielsweise durch eine Bondung eine entsprechende Verbindung hergestellt werden.
  • Im Ausführungsbeispiel von 7 sind insgesamt drei Zenerdioden Z1, Z2, Z3 vorgesehen, wobei die Zenerdioden Z1 und Z3 in einer Richtung und die Zenerdiode Z2 in der anderen, entgegengesetzten Richtung gepolt sind. Bei einer angenommenen Zenerspannung von beispielsweise 10 V und einer Flussspannung von 1 V wird so bei eingeschaltetem MOS-Transistor 10 die Gatespannung des IGBTs 11 in positiver Richtung auf etwa 12 V (1 V + 10 V + 1 V) und in negativer Richtung auf etwa –21 V (10 V + 1 V + 10 V) begrenzt. Durch unterschiedliche Anord nungen von Zenerdioden und gegebenenfalls durch Kurzschließen eines oder mehrerer pn-Übergänge lassen sich ohne weiteres auch andere, symmetrische oder asymmetrische Begrenzungsspannungen erreichen.
  • Die p-leitende Dotierung in der Bulkzone 3 bzw. im Kanalbereich des MOS-Transistors 10 wird zweckmäßigerweise erheblich niedriger gewählt als die Dotierung in den Zonen 26, 27, 28 der Zenerdioden Z1 bis Z3, damit geeignete Werte für die Einsatzspannung des Transistors 10 und die Zenerspannung der Zenerdioden Z1 bis Z3 unabhängig voneinander einstellbar sind.
  • Ein tatsächlich hergestellter IGBT kann als Ausführungsbeispiel der erfindungsgemäßen Anordnung neben den Gebieten der in 7 gezeigten Art auch Bereiche enthalten, in denen keine MOS-Transistoren 10 oder Zenerdioden Z1 bis Z3 enthalten sind und in denen die einzelnen IGBT-Zellen mit dem in 2 dargestellten Aufbau dichter gepackt sind, so dass sich insgesamt eine hohe Kanalweite ergibt. Die durch den MOS-Transistor 10 gegebene Begrenzung der Gatespannung soll dabei aber auf alle diese Bereiche einwirken.
  • Bei der Herstellung der Anordnung des Ausführungsbeispiels von 7 kann das Gateoxid des MOS-Transistors 10, also die Siliziumdioxidschicht 5, gemeinsam mit dem Gateoxid des IGBTs, also der Gateoxidschicht 17 in den Trenches 18, erzeugt werden. Die niedrige p-leitende Dotierung des MOS-Transistors 10 in der Bulkzone 3 kann beispielsweise durch eine ganzflächige Implantation eingebracht werden. Die n-leitenden Dotierungen des MOS-Transistors 10 und der Zenerdioden Z1 bis Z3, also die Dotierungen der Zonen 2, 4 und 27 können gemeinsam mit der n-leitenden Sourcezone 16 des IGBTs 11 durch Implantation erzeugt werden. Ebenso ist es möglich, die p-leitenden Dotierungen der Zenerdioden Z1 bis Z3 also die Dotierungen der Zonen 26 und 28, gemeinsam mit p+-leitenden Gebieten, etwa p+-leitenden Kontaktzonen unterhalb des Emitters E im IGBT 11 durch Implantation herzustellen. Auch die Dotierung der Gates des IGBTs 11 wird in vorteilhafter Weise durch Implantation erzeugt oder durch eine Belegung mit beispielsweise Phosphor und anschließender Diffusion, die im Bereich des MOS-Transistors 10 und der Zenerdioden Z1 bis Z3 maskiert ist, gebildet.
  • 8 zeigt schließlich ein Ausführungsbeispiel der erfindungsgemäßen Anordnung, bei dem anstelle des MOS-Transistors 10 mit SOI-Struktur entsprechend 1 ein herkömmlicher NMOS-Transistor 10' im IGBT 11 in einem p-leitenden Gebiet 34 integriert ist. Ein Kontakt 31 zum floatenden p-leitenden Gebiet 22 des IGBTs 11 ist dabei mit einer in einem Gateoxid 33 vorgesehenen Gateelektrode 32 aus polykristallinem Silizium des Transistors 10' verbunden. Wie im Ausführungsbeispiel von 7 ist auch der Kontakt 29 zu der Reihenschaltung der Dioden Z1 bis Z3 an Gate des IGBTs 11, also an das polykristalline Silizium 19 in den Trenches 18 angeschlossen. Das Gebiet 34 ist an den Emitter E angeschlossen.
  • Das Ausführungsbeispiel von 8 arbeitet in ähnlicher Weise wie das Ausführungsbeispiel von 7 bzw. das Ausführungsbeispiel von 6. Anstelle von drei Zenerdioden können selbstverständlich auch mehr oder weniger Zenerdioden vorgesehen werden.
  • Die angegebenen Leitfähigkeitstypen können, worauf bereits hingewiesen wurde, jeweils auch umgekehrt sein. Ebenso ist es möglich, anstelle von Silizium gegebenenfalls auch ein anderes Halbleitermaterial zu verwenden.
  • Bei der erfindungsgemäßen Anordnung können ohne weiteres alle Komponenten, also der MOS-Transistor 10 bzw. 10' und die Zenerdioden Z1 bis Z3 in den Chip des eigentlichen IGBTs 11 integriert werden. Ebenso ist es auch möglich, beispielsweise lediglich die Zenerdioden Z1 bis Z3 zu integrieren und den Rest der Schaltung, also insbesondere den MOS-Transistor 10 bzw. 10' extern anzuordnen. Schließlich kann auch ein IGBT der in 2 gezeigten Art in einem Chip untergebracht werden, wobei dann der MOS-Transistor 10' und gegebenenfalls auch die Zenerdioden Z1 bis Z3 außerhalb dieses Chips vorgesehen sind.
  • Die Erfindung ist in vorteilhafter Weise auf alle Halbleiterbauelemente anwendbar, bei denen der Laststrom durch ein MOS-Gate kontrolliert wird. Dies gilt insbesondere für Leistungshalbleiterbauelemente, in denen ein Teil des Laststromes als Löcherstrom speziell bei der in einem IGBT üblichen Abfolge und Polarität der Dotierungsgebiete fließt. In diesem Fall kann dann der am floatenden p-leitenden Gebiet 22 ankommende Löcherstrom das Gate des NMOS-Transistors 10 sehr schnell umladen. Daher ist die Erfindung besonders vorteilhaft auf IGBTs und ESTs anwendbar.

Claims (26)

  1. Anordnung mit Schutzfunktion für ein Halbleiterbauelement (11), insbesondere IGBT, umfassend: – einen Halbleiterkörper (13, 15, 16, 22), in den das Halbleiterbauelement (11) integriert ist, und – eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet (22) des Halbleiterbauelementes (11) gesteuert ist, dadurch gekennzeichnet, dass die Einrichtung einen MOS-Transistors (10) enthält, dessen Gateelektrode mit dem floatenden Gebiet (22) elektrisch verbunden ist oder aus dem floatenden Gebiet (22) besteht.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzfunktion durch Strombegrenzung für das Halbleiterbauelement (11) oder Abschalten des Halbleiterbauelements (11) bewirkt ist.
  3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Halbleiterbauelement (11) ein durch ein MOS-Gate gesteuertes Bauelement ist.
  4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der MOS-Transistor (10) elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements (11) und Gate des Halbleiterbauelements (11) angeordnet ist.
  5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der MOS-Transistor (10) in das Halbleiterbauelement (11) integriert ist.
  6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der MOS-Transistor (10) eine SOI-Struktur hat.
  7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass Source (2), Drain (4) und Bulk (3) des MOS-Transistors (10) aus polykristallinem Silizium gebildet sind.
  8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Gatedielektrikum (5) des MOS-Transistors (10) auf monokristallinem Silizium aufgewachsen ist.
  9. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass der MOS-Transistor (10') in ein an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) angeschlossenes Gebiet (34) integriert ist.
  10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Kanal des Transistor (10') durch das an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) angeschlossene Gebiet (34) gebildet ist.
  11. Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zu dem MOS-Transistor (10) eine Diode (24) in Reihe geschaltet ist, so dass die Diode (24) und der Transistor (10) zwischen Gate (G) und Source bzw. Emitter (E) des Halbleiterbauelements liegen.
  12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Diode in Flussrichtung zwischen Gate (G) und Source bzw. Emitter (E) liegt.
  13. Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der MOS-Transistor (10) in Reihe mit einer Zenerdiode (25) zwischen Gate (G) und Source bzw. Emitter (E) des Halbleiterbauelements (11) liegt.
  14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, dass die Zenerdiode (25) in Flussrichtung zwischen Source bzw. Emitter (E) und Gate (G) liegt.
  15. Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der MOS-Transistor (10) in Reihe mit einer Reihenschaltung aus wenigstens zwei Dioden (24, 25) zwischen Source bzw. Emitter (E) und Gate (G) des Halbleiterbauelements (11) liegt.
  16. Anordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Dioden (24, 25) antiseriell geschaltet sind.
  17. Anordnung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass wenigstens eine der Dioden (24, 25) eine Zenerdiode ist.
  18. Anordnung nach Anspruch 17, dadurch gekennzeichnet, dass alle Dioden Zenerdioden (Z1, Z2, Z3) sind.
  19. Anordnung nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass zu dem MOS-Transistor (10, 10') in Reihe liegende Dioden (Z1, Z2, Z3) aus polykristallinem Silizium gebildet sind.
  20. Anordnung nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet, dass mindestens eine zu dem Transistor in Reihe liegende Diode (Z1, Z2, Z3) in das Halbleiterbauelement (11) integriert ist.
  21. Anordnung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass das Halbleiterbauelement ein IGBT ist und der MOS-Transistor (10) zwischen dessen Gate (G) und Emitter (E) liegt.
  22. Anordnung nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, dass der Kanalbereich des MOS-Transistors (10) niedriger dotiert ist als die Zenerdioden (Z1, Z2, Z3) bildende Zonen (26, 27, 28) desselben Dotierungstyps.
  23. Anordnung nach einem der Ansprüche 11 bis 22, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und von Dioden bzw. Zenerdioden (Z1, Z2, Z3) durch Implantation eingebracht sind.
  24. Anordnung nach Anspruch 23, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und der Dioden bzw. Zenerdioden (Z1, Z2, Z3) gleichzeitig mit Dotierungen des Halbleiterbauelements (11) eingebracht sind.
  25. Anordnung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-IGBT ist.
  26. Anordnung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-EST ist.
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