DE10123818B4 - Arrangement with protective function for a semiconductor component - Google Patents

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Abstract

Anordnung mit Schutzfunktion für ein Halbleiterbauelement (11), insbesondere IGBT, umfassend:
– einen Halbleiterkörper (13, 15, 16, 22), in den das Halbleiterbauelement (11) integriert ist, und
– eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet (22) des Halbleiterbauelementes (11) gesteuert ist,
dadurch gekennzeichnet,
dass die Einrichtung einen MOS-Transistors (10) enthält, dessen Gateelektrode mit dem floatenden Gebiet (22) elektrisch verbunden ist oder aus dem floatenden Gebiet (22) besteht.Arrangement with protective function for a semiconductor component (11), in particular IGBT, comprising:
- A semiconductor body (13, 15, 16, 22), in which the semiconductor device (11) is integrated, and
A protective function causing device controlled by a floating region (22) of the semiconductor device (11),
characterized,
in that the device comprises a MOS transistor (10) whose gate electrode is electrically connected to the floating region (22) or consists of the floating region (22).

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft eine Anordnung mit Schutzfunktion, insbesondere Kurzschlussstrombegrenzung oder Abschaltung, für ein Halbleiterbauelement, insbesondere einen IGBT, umfassend: einen Halbleiterkörper, in den das Halbleiterbauelement integriert ist, und eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet des Halbleiterbauelements gesteuert ist.The The present invention relates to an arrangement with protective function, in particular short-circuit current limiting or disconnection, for a semiconductor component, in particular an IGBT, comprising: a semiconductor body, in the semiconductor device is integrated, and a protective function causing Device passing through a floating region of the semiconductor device is controlled.

Bei Graben- bzw. Trench-IGBTs kann durch eine gegenüber planaren IGBTs wesentlich erhöhte Kanalweite der Spannungsabfall im MOS-Kanal des IGBTs erheblich verringert werden, so dass mit solchen Trench-IGBTs eine sehr niedrige Durchlassspannung erreicht werden kann. Nachteilhaft an solchen Trench-IGBTs ist aber, dass sich der in einem Kurzschlussfall fließende Strom, also der Strom, der bei eingeschaltetem MOS-Kanal und gleichzeitig hoher anliegender Kollektor-Emitter-Spannung fließt, proportional zur Kanalweite erhöht, was die Kurzschlussfestigkeit erheblich beeinträchtigt. Das heißt, ohne Zusatzmaßnahmen kann mit Trench-IGBTs mit großer Kanalweite keine Kurzschlussfestigkeit erreicht werden.at Trench IGBTs can be essential due to their planar IGBTs increased channel width the voltage drop in the MOS channel of the IGBT is significantly reduced so that with such trench IGBTs a very low forward voltage can be achieved. A disadvantage of such trench IGBTs, however, is that the current flowing in a short circuit, ie the current, when the MOS channel is switched on and at the same time higher Collector-emitter voltage flows, proportionally increased to channel width, which significantly affects the short-circuit resistance. That is, without additional measures can with big trench IGBTs Channel width no short-circuit strength can be achieved.

Gewöhnliche Anforderungen hierfür liegen im Bereich von etwa 10 μs: diese Zeitspanne muss ein IGBT im Kurzschlusszustand überstehen, und er muss danach noch zuverlässig abgeschaltet werden können.ordinary Requirements for this lie in the range of about 10 μs: this period of time must survive an IGBT in the short-circuited state, and he still has to be reliable after that can be turned off.

Im Einzelnen ist die Grundstruktur eines Trench-IGBTs beispielsweise in DE 196 51 108 A1 (vgl. dort insbesondere 49) und in EP 0 847 090 A2 (vgl. dort insbesondere 1) gezeigt. Diese bekannten Trench-IGBTs haben eine sehr große Kanalweite und damit bei einer im eingeschalteten Zustand üblichen Gatespannung von beispielsweise 15 V einen für Kurzschlussfestigkeit viel zu hohen Kurzschlussstrom. Um nun bei solchen Trench-IGBTs Kurzschlussfestigkeit zu erreichen, ist es erforderlich, im Kurzschlussfall die Gatespannung zu vermindern. Hierzu werden üblicherweise auf dem IGBT-Chip selbst ein Stromsensor zum Erfassen des Kurzschlussstromes und ein Zusatzchip, der mit Hilfe des Stromsensors den Kurzschlussfall erkennt, eingesetzt. Mit Hilfe dieses Stromsensors und des Zusatzchips wird die Gatespannung entsprechend dem erfassten Kurzschlussstrom geregelt, so dass sie verminderte Werte, also insbesondere Spannungsgrößen deutlich unterhalb der oben erwähnten 15 V annimmt. Stromsensoren dieser Art sind beispielsweise in Z. Shen et al.: Comparative Study of Integrated Current Sensors in N-channel IGBTs, Proc. ISPSD'94 Davos (1994), S. 75-80 und in S. Robb et al.: Current Sensing in IGBTs for Short-Circuit Protection, Proc. ISPSD'94 Davos (1994), S. 81-85 beschrieben.Specifically, the basic structure of a trench IGBT is, for example, in DE 196 51 108 A1 (See there in particular 49 ) and in EP 0 847 090 A2 (See there in particular 1 ). These known trench IGBTs have a very large channel width and thus at a common in the on state gate voltage of, for example, 15 V for short-circuit strength much too high short-circuit current. In order to achieve short circuit resistance in such trench IGBTs, it is necessary to reduce the gate voltage in the event of a short circuit. For this purpose, a current sensor for detecting the short-circuit current and an additional chip which detects the short-circuit case with the aid of the current sensor are usually used on the IGBT chip itself. With the aid of this current sensor and the additional chip, the gate voltage is regulated in accordance with the detected short-circuit current, so that it assumes reduced values, ie in particular voltage values significantly below the above-mentioned 15 V. Current sensors of this type are described, for example, in Z. Shen et al .: Comparative Study of Integrated Current Sensors in N-channel IGBTs, Proc. ISPSD'94 Davos (1994), pp. 75-80; and S. Robb et al .: Current Sensing in IGBTs for Short-Circuit Protection, Proc. ISPSD'94 Davos (1994), pp. 81-85.

Eine andere Möglichkeit, in Trench-IGBTs Kurzschlussfestigkeit zu erreichen, besteht darin, deren Kanalweite zu verringern. IGBTs dieser Art sind beispielsweise in der bereits erwähnten D 196 51 108 A1 (vgl. dort 52) und in US 5 329 142 A ; US 5 448 083 A und US 5 585 651 A beschrieben. Derartige IGBTs mit verringerter Kanalweite sind besonders für hohe Durchbruchspannungen etwa oberhalb von 2000 V vorteilhaft, da sie zu einer hohen Ladungsträgerüberschwemmung in ihrer niedrig dotierten n-leitenden Basis führen und der Spannungsabfall im MOS-Kanal im Vergleich zu anderen Durchlassspannungsanteilen nicht stark ins Gewicht fällt. Für niedrigere Durchbruchspannungen von beispielsweise 600 V sind IGBTs mit verringerter Kanalweite jedoch ungünstig, da dann auf den MOS-Kanal wegen der sehr hohen Stromdichten und einer relativ dünnen n-leitenden Basis ein erheblicher Anteil der Durchlassspannung in der Größenordnung von beispielsweise 40 entfällt.Another way to achieve trench IGBT short-circuit strength is to reduce their channel width. IGBTs of this kind are, for example, in the already mentioned D 196 51 108 A1 (see there 52 ) and in US 5,329,142 A. ; US 5,448,083 A and US 5 585 651 A described. Such reduced channel width IGBTs are particularly advantageous for high breakdown voltages above about 2000V since they result in high carrier flooding in their low-doped n-type base and the voltage drop in the MOS channel is not significant as compared to other forward voltage levels. However, for lower breakdown voltages of, for example, 600 V, IGBTs with reduced channel width are unfavorable, because then the MOS channel accounts for a considerable portion of the forward voltage on the order of, for example, 40 because of the very high current densities and a relatively thin n-type base.

Weiterhin ist aus US 4 996 575 A ein SOI-CMOS-Transistor (SOI = Silicon-On-Insulator) beschrieben, der eine unter einer Oxidschicht gelegene n–-leitende Abschirmungszone hat, wobei in der Oxidschicht im Bereich oberhalb dieser Abschirmungszone der CMOS-Transistor gelegen ist.Furthermore, it is off US 4 996 575 A describes an SOI-CMOS transistor (SOI = silicon-on-insulator), which has a lying under an oxide layer N - conductive shielding zone, wherein in the oxide layer in the region above this shielding zone, the CMOS transistor is located.

Schließlich ist eine Anordnung der eingangs genannten Art aus DE 195 30 664 C2 bekannt. Bei dieser Anordnung ist ein Leistungs-MOSFET mit einer Überlastungsschutzschaltung beschrieben, bei der als eine eine Schutzfunktion bewirkende Einrichtung ein floatendes Gebiet des Leistungs-MOSFETs gesteuert ist.Finally, an arrangement of the type mentioned above DE 195 30 664 C2 known. In this arrangement, a power MOSFET having an overload protection circuit in which a floating region of the power MOSFET is controlled as a protective function causing means is described.

Es ist Aufgabe der vorliegenden Erfindung, eine Anordnung anzugeben, mit der auf einfache Weise beispielsweise in einem Trench-IGBT Kurzschlussfestigkeit erreicht werden kann.It The object of the present invention is to specify an arrangement with the easy way, for example, in a trench IGBT short-circuit strength can be achieved.

Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass die Einrichtung einen MOS-Transistor enthält, dessen Gateelektrode mit dem floatenden Gebiet elektrisch verbunden ist oder aus dem floatenden Gebiet besteht.These The object is achieved in an arrangement of the type mentioned in the present invention that the device includes a MOS transistor, the gate electrode with is electrically connected to the floating area or from the floating Territory.

Die Schutzfunktion kann durch eine Strombegrenzung für das Halbleiterbauelement oder ein Abschalten des Halbleiterbauelements bewirkt werden. Das Halbleiterbauelement kann ein durch ein MOS-Gate gesteuertes Bauelement sein. Der MOS-Transistor kann elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements und Gate des Halbleiterbauelements angeordnet sein.The Protection can be provided by a current limit for the semiconductor device or a shutdown of the semiconductor device can be effected. The Semiconductor device may be a controlled by a MOS gate device be. The MOS transistor can electrically between source and emitter of the semiconductor device and gate of the semiconductor device may be arranged.

Die Einrichtung der erfindungsgemäßen Anordnung lässt sich als Halbleiterbauelement beispielsweise mit einem IGBT oder einem EST (EST = Emitter Switched Thyristor) integrieren. Diese Einrichtung baut auf dem aus US 4 996 575 A bekannten SOI-CMOS-Transistor auf und unterscheidet sich von diesem allerdings in wesentlichen Punkten: als Gate wird kein über einer npn- oder pnp-Struktur liegendes polykristallines Silizium, sondern vielmehr ein der Abschirmungszone entsprechendes dotiertes Gebiet unter der Oxidschicht, die somit als Gateo xid eingesetzt wird, verwendet. Die Einrichtung bildet also einen MOS-Transistor mit beispielsweise einer n-leitenden Sourcezone, einem p-leitenden Bulkgebiet und einer n-leitenden Drainzone mit einem aus monokristallinem Silizium bestehenden Gate, das n- oder p-dotiert sein kann. Diese Zonen bzw. Gebiete können anstelle von monokristallinem Silizium auch aus polykristallinem Silizium bestehen. Ist der MOS-Transistor aus polykristallinem Silizium aufgebaut, so hat diese Anordnung den Vorteil, dass das Gateoxid trotzdem auf monokristallinem Silizium aufwächst und daher eine sehr gute Qualität hat.The device of the arrangement according to the invention can be integrated as a semiconductor component, for example with an IGBT or an EST (EST = Emitter Switched Thyristor). This facility is based on the US 4 996 575 A However, it differs from the known SOI-CMOS transistor in essential points: as a gate is not over a npn or pnp structure lying polycrystalline silicon, but rather the shielding zone corresponding doped region under the oxide layer, which thus as a gate oxide is used. The device thus forms a MOS transistor with, for example, an n-type source region, a p-type bulk region and an n-type drain region with a monocrystalline silicon gate, which may be n- or p-doped. These zones or areas may also consist of polycrystalline silicon instead of monocrystalline silicon. If the MOS transistor is made of polycrystalline silicon, this arrangement has the advantage that the gate oxide nevertheless grows on monocrystalline silicon and therefore has a very good quality.

Alternativ kann für die Einrichtung auch ein in das Halbleiterbauelement integrierter oder extern angebrachter n-Kanal-MOS-Transistor verwendet werden.alternative can for the device also has an integrated into the semiconductor device or externally mounted n-channel MOS transistor be used.

Auf jeden Fall dient die Einrichtung dazu, beispielsweise das Gatepotential eines IGBTs als Halbleiterbauelement so zu steuern, dass der Kurzschlussstrom auf einen für Kurzschlussfestigkeit hinreichend niedrigen Wert begrenzt ist. Dies geschieht im einfachsten Fall dadurch, dass die Einrichtung zwischen Gate und Emitter des IGBTs geschaltet wird. Durch Anlegen einer positiven Gatespannung am MOS-Transistor der Einrichtung kann dann dieser eingeschaltet werden, wodurch das Gate des IGBTs auf Emitterpotenzial gelegt und der IGBT ausgeschaltet wird. Wird zusätzlich zwischen den die Einrichtung bildenden MOS-Transistor und das Gate des IGBTs noch eine Zenerdiode eingefügt, so zieht der MOS-Transistor das Gate nicht auf Emitterpotenzial, sondern begrenzt die Gatespannung auf die Zenerdiodenspannung von beispielsweise 10 bis 12 V. In diesem Fall wird eine Strombegrenzung auf einem Wert erhalten, der durch die Zenerdiodenspannung, also beispielsweise 10 bis 12 V, bestimmt ist.On in each case, the device is used for this purpose, for example the gate potential to control an IGBT as a semiconductor device so that the short-circuit current on one for Short circuit resistance is limited to a sufficiently low value. This In the simplest case, this happens through the fact that the device is between Gate and emitter of the IGBTs is switched. By creating a positive gate voltage at the MOS transistor of the device can then this can be turned on, reducing the gate of the IGBTs to emitter potential placed and the IGBT is turned off. In addition, between the the device forming MOS transistor and the gate of the IGBTs still a Zener diode inserted, so the MOS transistor does not pull the gate to emitter potential, but rather limits the gate voltage to the zener diode voltage of, for example 10 to 12 V. In this case, a current limit on one Value obtained by the Zener diode voltage, so for example 10 to 12 V, is determined.

Wird eine zweite Zenerdiode antiseriell zur ersten Zenerdiode vorgesehen, deren Durchbruchspannung höher ist als der maximale Betrag der negativen Gatespannung, so wird die Möglich keit geschaffen, mit der IGBT-Ansteuerung eine negative Gatespannung am IGBT anzulegen.Becomes a second Zener diode is provided antiserially to the first Zener diode, their breakdown voltage higher is considered the maximum amount of negative gate voltage, so will the possibility created, with the IGBT control a negative gate voltage to invest in the IGBT.

Eine positive Gatespannung an dem die Einrichtung bildenden MOS-Transistor kann in der folgenden Weise erhalten werden:
In dem das Halbleiterbauelement bildenden IGBT werden an dessen Oberfläche ein oder mehrere p-leitende Gebiete vorgesehen, die nicht an ein festes Potenzial, beispielsweise das Emitter- oder Kollektorpotenzial, angeschlossen sind. Derartige floatende Gebiete sind beispielsweise aus der bereits erwähnten DE 196 51 108 A1 (vgl. dort insbesondere die 47 und 52), EP 0 847 090 A2 (vgl. dort 4) oder US 5 329 142 A , US 5 448 083 A und US 5 585 651 A bekannt. Das Potenzial dieser floatenden Gebiete liegt im normalen Durchlassfall des Halbleiterbauelementes nur um eine kleine Spannung U1 von etwa 1 V oder weniger über dem Emitterpotenzial. Wenn am IGBT aber eine höhere Spannung von beispielsweise 20 V oder mehr anliegt, steigt das Potenzial der floatenden Gebiete deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U2 von etwa 5 V an. Dies ist vor allem dann der Fall, wenn gleichzeitig auch ein hoher Strom durch den IGBT fließt. Durch eine elektrische Verbindung der floatenden p-leitenden Gebiete mit dem Gate des die Einrichtung bildenden MOS-Transistors, der eine Einsatzspannung zwischen den Spannungswerten U1 und U2 haben muss, kann also gerade in den kritischen Betriebszuständen die oben beschriebene Strombegrenzung verwirklicht werden. Insbesondere kann ein derartiges p-leitendes Gebiet auch direkt als Gate benutzt werden, wenn der die Einrichtung bildende MOS-Transistor in der oben angegebenen Weise aufgebaut ist.A positive gate voltage at the MOS transistor constituting the device can be obtained in the following manner:
In the semiconductor device forming the IGBT one or more p-type regions are provided on its surface, which are not connected to a fixed potential, such as the emitter or collector potential. Such floating areas are for example from the already mentioned DE 196 51 108 A1 (See there especially the 47 and 52 ) EP 0 847 090 A2 (see there 4 ) or US 5,329,142 A. . US 5,448,083 A and US 5 585 651 A known. The potential of these floating regions lies in the normal case of passage of the semiconductor component only by a small voltage U 1 of about 1 V or less above the emitter potential. However, when a higher voltage of, for example, 20 V or more is applied to the IGBT, the potential of the floating regions increases significantly above the emitter potential to, for example, a voltage U 2 of about 5 V. This is especially the case when at the same time a high current flows through the IGBT. By an electrical connection of the floating p-type regions to the gate of the device forming the MOS transistor, which must have a threshold voltage between the voltage values U 1 and U 2 , therefore, the above-described current limit can be realized just in the critical operating conditions. In particular, such a p-type region can also be used directly as a gate if the MOS transistor forming the device is constructed in the manner indicated above.

Ein wesentlicher Vorteil der erfindungsgemäßen Anordnung liegt darin, dass in kritischen Betriebszuständen des Halbleiterbauelementes, insbesondere des IGBTs, eine Strombegrenzung ohne Zusatzchip erreicht wird, während im normalen Durchlasszustand die hohe Kanalleitfähigkeit unvermindert für eine niedrige Durchlassspannung zur Verfügung steht. Um dies zu erreichen, wird das Potenzial des floatenden Gebietes im Halbleiterbauelement, insbesondere einem IGBT oder EST, zur Steuerung der Kurzschlussstrombegrenzung verwendet. Außerdem dient das floatende dotierte Gebiet im einkristallinen Halbleiterkörper aus insbesondere Silizium als Gate für den die Einrichtung bildenden MOS-Transistor, der gegebenenfalls auch aus polykristallinem Silizium, wie dies oben erläutert wurde, bestehen kann.One The essential advantage of the arrangement according to the invention is that that in critical operating conditions of the semiconductor component, in particular of the IGBT, a current limiting without additional chip is achieved while in the normal state of passage, the high channel conductivity unabated for a low Forward voltage is available. To achieve this, the potential of the floating area in the semiconductor device, in particular an IGBT or EST, for control used the short-circuit current limit. In addition, the floating serves doped region in the monocrystalline semiconductor body, in particular silicon as a gate for the device forming MOS transistor, if necessary also made of polycrystalline silicon, as explained above, can exist.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:following The invention will be explained in more detail with reference to the drawings. Show it:

1 die Grundstruktur eines Transistors als Einrichtung zur Kurzschlussstrombegrenzung bei der erfindungsgemäßen Anordnung, 1 the basic structure of a transistor as a device for short-circuit current limiting in the inventive arrangement,

2 einen Trench-IGBT mit einem floatenden p-leitenden Gebiet, dessen Potenzial einen MOS-Transistor als Einrichtung zur Aktivierung einer Schutzfunktion kontrollieren kann, 2 a trench IGBT with a floating p-type region whose potential is a MOS transistor as a means for activating a Can control protective function,

3 ein Schaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von 2 verwendet wird, wobei dieser IGBT bei einer zu hohen Spannung am floatenden p-leitenden Gebiet abgeschaltet wird, 3 a circuit diagram of a first embodiment of the inventive arrangement, wherein the IGBT of 2 is used, this IGBT is turned off at too high a voltage at the floating p-type region,

4 ein Schaltbild eines zweiten Ausführungsbeispiels der erfindungsgemäßen Anordnung, wobei hier der IGBT von 2 eine zusätzliche Diode aufweist, die verhindert, dass bei eingeschaltetem MOS-Transistor und negativer, von außen angelegter IGBT-Gatespannung ein Strom zwischen Gateansteuerung und Emitter durch den MOS-Transistor fließt, wobei die zusätzliche Diode als Zenerdiode ausgelegt sein kann, die den Betrag der negativen IGBT-Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates vor Überspannung bildet, 4 a circuit diagram of a second embodiment of the inventive arrangement, in which case the IGBT of 2 has an additional diode which prevents a current between the gate drive and emitter flows through the MOS transistor when the MOS transistor and negative, externally applied IGBT gate voltage, the additional diode can be designed as a Zener diode, the amount of limits negative IGBT gate voltage to the Zener voltage, thus protecting the gate from overvoltage,

5 ein Schaltbild eines dritten Ausführungsbeispiels der erfindungsgemäßen Anordnung, bei dem der IGBT von 2 mit einer zusätzlichen Zenerdiode, die umgekehrt zu der Diode von 4 gepolt ist, versehen ist, wobei hier die Gatespannung des IGBTs bei einer zu hohen Spannung am floatenden p-leitenden Gebiet auf die Zenerspannung begrenzt ist, so dass der Kurzschlussstrom entsprechend eingeschränkt ist, 5 a circuit diagram of a third embodiment of the inventive arrangement, wherein the IGBT of 2 with an additional zener diode, which is inverse to the diode of 4 is polarized, is provided, in which case the gate voltage of the IGBT is limited to a high voltage at the floating p-type region to the zener voltage, so that the short-circuit current is limited accordingly,

6 ein Schaltbild eines vierten Ausführungsbeispiels der erfindungsgemäßen Anordnung, das auf einer Kombination des zweiten und dritten Ausführungsbeispiels der 4 bzw. 5 beruht, 6 a circuit diagram of a fourth embodiment of the inventive arrangement, which is based on a combination of the second and third embodiment of the 4 respectively. 5 is based,

7 eine Schnittdarstellung eines IGBTs, in welchem die Schaltungsanordnung des Ausführungsbeispiels von 6 integriert ist, und 7 a sectional view of an IGBT, in which the circuit arrangement of the embodiment of 6 is integrated, and

8 eine Schnittdarstellung eines zu 7 ähnlichen Ausführungsbeispiels mit gleicher Funktionalität, bei dem ein üblicher NMOS-Transistor in einen IGBT integriert ist. 8th a sectional view of an 7 similar embodiment with the same functionality, in which a conventional NMOS transistor is integrated in an IGBT.

1 zeigt in einer Schnittdarstellung einen n-Kanal- bzw. NMOS-Transistor in SOI-Technik, bei dem eine n-leitende Sourcezone 2, eine p-leitende Bulkzone 3 und eine n-leitende Drainzone 4 in eine Siliziumdioxidschicht 5 eingebettet sind, welche auf einem monokristallinen Siliziumkörper 1 mit einem p-leitenden Gebiet 6 angebracht ist. Außerdem sind ein Sourcekontakt 7 für die Sourcezone 2, ein Drainkontakt 8 für die Drainzone 4 und ein Gatekontakt 9 für das p-leitende Gebiet 6 vorhanden. Die Kontakte 7, 8 und 9 können beispielsweise aus Aluminium bestehen. 1 shows in a sectional view of an n-channel or NMOS transistor in SOI technology, in which an n-type source zone 2 , a p-conducting bulk zone 3 and an n-type drain zone 4 in a silicon dioxide layer 5 which are embedded on a monocrystalline silicon body 1 with a p-type region 6 is appropriate. There is also a source contact 7 for the source zone 2 , a drain contact 8th for the drain zone 4 and a gate contact 9 for the p-type area 6 available. The contacts 7 . 8th and 9 For example, they can be made of aluminum.

Es sei angemerkt, dass bei einer Integration dieser Struktur in den IGBT gemäß 7 der Gatekontakt 9 entfällt.It should be noted that when this structure is integrated into the IGBT according to FIG 7 the gate contact 9 eliminated.

Bei dem MOS-Transistor von 1 mit einer npn-Struktur wirkt das Gebiet 6 mit dem Gatekontakt 9 als Gate, so dass die Siliziumdioxidschicht 5 hier im Bereich zwischen der Zone 3 und dem Gebiet 6 als Gateoxid dient.In the MOS transistor of 1 with an npn structure, the area works 6 with the gate contact 9 as a gate, leaving the silicon dioxide layer 5 here in the area between the zone 3 and the area 6 serves as a gate oxide.

Es ist möglich, die Zonen 2, 3, 4 aus polykristallinem Silizium anstelle von monokristallinem Silizium zu bilden, wobei dann die Siliziumdioxidschicht 5 und damit das Gateoxid immer noch auf monokristallinem Silizium des Siliziumkörpers 1 bzw. des Gebietes 6 aufgewachsen ist und damit eine sehr gute Qualität zeigt.It is possible the zones 2 . 3 . 4 of polycrystalline silicon instead of monocrystalline silicon, in which case the silicon dioxide layer 5 and thus the gate oxide still on monocrystalline silicon of the silicon body 1 or area 6 grew up and thus shows a very good quality.

Die in 1 dargestellte Einrichtung aus dem MOS-Transistor wird in vorteilhafter Weise dazu verwendet, das Gatepotenzial beispielsweise eines IGBTs als Halbleiterbauelement so zu steuern, dass der Kurzschlussstrom auf einen für Kurzschlussfestigkeit hinreichend niedrigen Wert begrenzt bleibt. Dies geschieht im einfachsten Fall dadurch, dass der dargestellte MOS-Transistor 10 von 1 oder aber auch ein externer Transistor 12 zwischen Gate G und Emitter E eines IGBTs 11 geschaltet wird, wie dies im Ausführungsbeispiel von 3 dargestellt ist. Hierbei wird das Gate des MOS-Transistors 10 oder 12 mit einem floatenden p-leitenden Gebiet 22 (vgl. 2) des IGBTs 11 elektrisch verbunden.In the 1 shown means of the MOS transistor is advantageously used to control the gate potential of, for example, an IGBT as a semiconductor device so that the short-circuit current remains limited to a value sufficiently low for short-circuit strength. This is done in the simplest case in that the illustrated MOS transistor 10 from 1 or an external transistor 12 between gate G and emitter E of an IGBT 11 is switched, as in the embodiment of 3 is shown. Here, the gate of the MOS transistor 10 or 12 with a floating p-type region 22 (see. 2 ) of the IGBT 11 electrically connected.

Durch Anlegen einer positiven Gatespannung an Gate 9 des MOS-Transistors 10 wird dieser eingeschaltet, so dass das Gate G des IGBTs 11 auf Emitterpotenzial gelegt ist und der IGBT ausgeschaltet wird. Der IGBT 11 wird also bei zu hoher Spannung am floatenden p-leitenden Gebiet 22 des IGBTs 11 abgeschaltet.By applying a positive gate voltage to the gate 9 of the MOS transistor 10 this is turned on, leaving the gate G of the IGBT 11 is set to emitter potential and the IGBT is turned off. The IGBT 11 So if too high voltage at the floating p-type region 22 of the IGBT 11 off.

2 zeigt in einer Schnittdarstellung einen Trench-IGBT mit einem n-leitenden Halbleiterkörper 13 aus Silizium, einer p-leitenden Kollektorzone 14, p-leitenden Bulkzonen 15, n-leitenden Sourcezonen 16, Gateoxidschichten 17 in Trenches 18, welche mit polykristallinem Silizium 19 als Gateelektroden gefüllt sind, Isolierschichten 20 aus insbesondere Siliziumdioxid, Sourcekontakten 21 und dem floatenden p-leitenden Gebiet 22 mit einem Kontakt 23. Das floatende p-leitende Gebiet 22 ist so an der Oberfläche des IGBTs angeordnet und befindet sich nicht auf einem festen Potenzial, wie beispielsweise Emitter oder Kollektor. Das Potenzial dieses Gebietes 22 liegt im normalen Durchlassfall nur um eine kleine Spannung U1 von etwa 1 V oder weniger über dem Emitterpotenzial. Wenn am IGBT aber eine höhere Spannung von 20 V oder mehr anliegt, steigt das Potenzial des Gebietes 22 deutlich über das Emitterpotenzial auf beispielsweise eine Spannung U2 von 5 V an. Dies ist vor allem dann der Fall, wenn gleichzeitig auch ein hoher Strom durch den IGBT fließt. Durch eine elektrische Verbindung des floatenden p-leitenden Gebiets 22 mit dem Gate 9 des MOS-Transistors 10 oder 12, der eine Einsatzspannung zwischen den Spannungen U1 und U2 haben muss, kann also gerade in den kritischen Betriebszuständen die gewünschte Strombegrenzung erreicht werden. Weiter unten (vgl. das Ausführungsbeispiel von 7) wird gezeigt werden, wie ein derartiges p-leitendes Gebiet 22 auch direkt als Gate eingesetzt werden kann, wenn der MOS-Transistor 10 von der in 1 gezeigten Art ist. 2 shows a sectional view of a trench IGBT with an n-type semiconductor body 13 made of silicon, a p-type collector zone 14 , p-type bulk zones 15 , n-type source zones 16 , Gate oxide layers 17 in trenches 18 , which with polycrystalline silicon 19 are filled as gate electrodes, insulating layers 20 in particular silicon dioxide, source contacts 21 and the floating p-type region 22 with a contact 23 , The floating p-type region 22 is thus located on the surface of the IGBT and is not at a fixed potential, such as emitter or collector. The potential of this area 22 in the normal on-state case is only a small voltage U 1 of about 1 V or less above the emitter potential. However, if the IGBT has a higher voltage of 20 V or more, the potential of the area increases 22 clearly above the emitter potential to, for example, a voltage U 2 of 5V. This is especially the case when at the same time a high current flows through the IGBT. By an electrical connection of the floating p-type region 22 with the gate 9 of the MOS transistor 10 or 12 , which must have a threshold voltage between the voltages U 1 and U 2 , so the desired current limit can be achieved just in the critical operating conditions. Below (see the embodiment of 7 ) will be shown how such a p-type region 22 can also be used directly as a gate, if the MOS transistor 10 from the in 1 shown type is.

Anstelle der p-leitenden Gebiete 6 bzw. 22 können gegebenenfalls auch n-leitende Gebiete eingesetzt werden, was vor allem dann gilt, wenn der MOS-Transistor 10 eine pnp-Struktur hat und in dem IGBT 11 von 2 die angegebenen Leitungstypen jeweils umgekehrt sind.Instead of the p-type regions 6 respectively. 22 Optionally, n-type regions can be used, which is especially true when the MOS transistor 10 has a pnp structure and in the IGBT 11 from 2 the specified line types are reversed.

In 4 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Anordnung gezeigt, wobei hier zusätzlich zu dem Ausführungsbeispiel von 3 noch eine Diode 24 vorgesehen ist. Diese Diode 24 verhindert, dass bei eingeschaltetem MOS-Transistor 10, der wieder den in 1 gezeigten Aufbau haben kann, und negativer von außen über Gate mit einem Gatewiderstand RG am IGBT 11 angelegter Gatespannung ein Strom zwischen Gate G und Emitter E durch den MOS-Transistor 10 fließt. Diese Diode 24 kann in vorteilhafter Weise eine Zenerdiode sein, welche dann den Betrag der negativen IGBT-Gatespannung auf die Zenerspannung begrenzt und so einen Schutz des Gates G des IGBTs vor Überspannung bildet.In 4 is shown a further embodiment of the inventive arrangement, in which case in addition to the embodiment of 3 another diode 24 is provided. This diode 24 prevents when the MOS transistor is turned on 10 who is back in 1 and negative from the outside via the gate with a gate resistance R G on the IGBT 11 applied gate voltage, a current between the gate G and emitter E through the MOS transistor 10 flows. This diode 24 may advantageously be a Zener diode, which then limits the amount of negative IGBT gate voltage to the Zener voltage and thus forms a protection of the gate G of the IGBTs against overvoltage.

5 zeigt ein drittes Ausführungsbeispiel der erfindungsgemäßen Anordnung, das wie die Ausführungsbeispiele der 3 und 4 einen IGBT mit dem in 2 gezeigten Aufbau verwendet und hier eine zusätzliche Zenerdiode 25 aufweist, die in entgegengesetzter Richtung wie die Diode 24 des Ausführungsbeispiel von 4 gepolt ist. Dadurch zieht der MOS-Transistor 10 das Gate G des IGBTs 11 nicht auf Emitterpotenzial. Vielmehr wird die Gatespannung auf die Spannung der Zenerdiode 25 von beispielsweise 10 bis 12 V begrenzt. Mit anderen Worten, bei zu hoher Spannung am floatenden p-leitenden Gebiet 22 wird die Gatespannung des IGBTs 11 auf die Zenerspannung der Zenerdiode 25 eingeschränkt, so dass der Kurzschlussstrom begrenzt ist. 5 shows a third embodiment of the inventive arrangement, which like the embodiments of the 3 and 4 an IGBT with the in 2 used construction shown here and an additional Zener diode 25 which is in the opposite direction as the diode 24 of the embodiment of 4 is poled. This pulls the MOS transistor 10 the gate G of the IGBT 11 not on emitter potential. Rather, the gate voltage is at the voltage of the zener diode 25 limited for example 10 to 12V. In other words, if the voltage at the floating p-type region is too high 22 becomes the gate voltage of the IGBT 11 to the zener voltage of the Zener diode 25 restricted, so that the short-circuit current is limited.

In 6 ist eine Kombination der beiden Ausführungsbeispiele der 4 und 5 gezeigt: eine Zenerdiode 25 und eine Diode 24 liegen antiseriell zwischen Gate G des IGBTs 11 und dem MOS-Transistor 10. Das Ausführungsbeispiel der 6 ermöglicht eine Ansteuerung des IGBTs mit negativer Gatespannung.In 6 is a combination of the two embodiments of 4 and 5 shown: a Zener diode 25 and a diode 24 lie antiserially between gate G of the IGBT 11 and the MOS transistor 10 , The embodiment of 6 enables control of the IGBT with negative gate voltage.

In 7 ist ein Ausführungsbeispiel der erfindungsgemäßen Anordnung gezeigt, bei dem in einen IGBT der in 2 dargestellten Art eine Schaltung entsprechend dem Ausführungsbeispiel der 6 mit einem NMOS-Transistor gemäß 1 und hier insgesamt drei Zenerdioden Z1, Z2 und Z3 integriert ist. Es können auch weniger als drei Zenerdioden, beispielsweise nur eine Zenerdiode, integriert sein. Der Transistor 10 ist mit seiner n-leitenden Drainzone 4 an die Zenerdioden Z1 bis Z3 angeschlossen, welche jeweils durch die n-leitende Drainzone 4 und eine p-leitende Zone 26 für die Zenerdiode Z1, die p-leitende Zone 26 und eine n-leitende Zone 27 für die Zenerdiode Z2 und die n-leitende Zone 27 sowie eine p-leitende Zone 28 für die Zenerdiode Z3 gebildet sind. Die p-leitende Zone 28 ist mit einem Kontakt 29 versehen, der zum Gate G des IGBTs 11 führt.In 7 an embodiment of the inventive arrangement is shown, in which in an IGBT of in 2 shown type a circuit according to the embodiment of the 6 with an NMOS transistor according to 1 and here a total of three Zener diodes Z1, Z2 and Z3 is integrated. It is also possible to integrate less than three Zener diodes, for example only one Zener diode. The transistor 10 is with its n-type drain zone 4 connected to the Zener diodes Z1 to Z3, which in each case by the n-type drain zone 4 and a p-type zone 26 for the zener diode Z1, the p-type zone 26 and an n-type zone 27 for the zener diode Z2 and the n-type zone 27 and a p-type zone 28 are formed for the Zener diode Z3. The p-type zone 28 is with a contact 29 provided to the gate G of the IGBT 11 leads.

Der MOS-Transistor 10 kann wie die Zenerdioden Z1 bis Z3 aus polykristallinem Silizium bestehen. Eine Siliziumdioxidschicht 30 bedeckt dabei den NMOS-Transistor 10 sowie die Zenerdioden Z1 bis Z3.The MOS transistor 10 Like the zener diodes Z1 to Z3, they can be made of polycrystalline silicon. A silicon dioxide layer 30 covers the NMOS transistor 10 and the Zener diodes Z1 to Z3.

Als Gate des MOS-Transistors 10 dient das floatende, p-leitende Gebiet 22 des IGBTs 11.As the gate of the MOS transistor 10 serves the floating, p-type region 22 of the IGBT 11 ,

In einem Zeitpunkt, in welchem ein Gatetest durchgeführt wird, um beispielsweise den Leckstrom bei einer vorgegebenen Gate-Emitter-Spannung zwischen Gate G und Emitter E zu messen, ist in vorteilhafter Weise die Verbindung zwischen dem Gate des IGBTs 11, also dem polykristallinen Silizium 19 in den Trenches 18, und dem Emitter E unterbrochen, wie dies im Ausführungsbeispiel von 7 zwischen den Zenerdioden Z1 bis Z3 und dem polykristallinen Silizium 19 gezeigt ist. Erst später kann dann beispielsweise durch eine Bondung eine entsprechende Verbindung hergestellt werden.At a time when a gate test is performed, for example, to measure the leakage current at a given gate-emitter voltage between gate G and emitter E, the connection between the gate of the IGBT is advantageously 11 So the polycrystalline silicon 19 in the trenches 18 , and the emitter E interrupted, as in the embodiment of 7 between the Zener diodes Z1 to Z3 and the polycrystalline silicon 19 is shown. Only later can then be made for example by bonding a corresponding connection.

Im Ausführungsbeispiel von 7 sind insgesamt drei Zenerdioden Z1, Z2, Z3 vorgesehen, wobei die Zenerdioden Z1 und Z3 in einer Richtung und die Zenerdiode Z2 in der anderen, entgegengesetzten Richtung gepolt sind. Bei einer angenommenen Zenerspannung von beispielsweise 10 V und einer Flussspannung von 1 V wird so bei eingeschaltetem MOS-Transistor 10 die Gatespannung des IGBTs 11 in positiver Richtung auf etwa 12 V (1 V + 10 V + 1 V) und in negativer Richtung auf etwa –21 V (10 V + 1 V + 10 V) begrenzt. Durch unterschiedliche Anord nungen von Zenerdioden und gegebenenfalls durch Kurzschließen eines oder mehrerer pn-Übergänge lassen sich ohne weiteres auch andere, symmetrische oder asymmetrische Begrenzungsspannungen erreichen.In the embodiment of 7 a total of three Zener diodes Z1, Z2, Z3 are provided, wherein the Zener diodes Z1 and Z3 are poled in one direction and the Zener diode Z2 in the other, opposite direction. With an assumed zener voltage of, for example, 10 V and a forward voltage of 1 V, this is the case when the MOS transistor is switched on 10 the gate voltage of the IGBT 11 in the positive direction to about 12 V (1 V + 10 V + 1 V) and in the negative direction to about -21 V (10 V + 1 V + 10 V) limited. By different Anord calculations of zener diodes and optionally by shorting one or more pn junctions can be easily reached other, symmetrical or asymmetric clamping voltages.

Die p-leitende Dotierung in der Bulkzone 3 bzw. im Kanalbereich des MOS-Transistors 10 wird zweckmäßigerweise erheblich niedriger gewählt als die Dotierung in den Zonen 26, 27, 28 der Zenerdioden Z1 bis Z3, damit geeignete Werte für die Einsatzspannung des Transistors 10 und die Zenerspannung der Zenerdioden Z1 bis Z3 unabhängig voneinander einstellbar sind.The p-type doping in the bulk zone 3 or in the channel region of the MOS transistor 10 is suitably chosen considerably lower than the doping in the zones 26 . 27 . 28 the Zener diodes Z1 to Z3, thus suitable values for the threshold voltage of the transistor 10 and the zener voltage of the Zener diodes Z1 to Z3 are independently adjustable.

Ein tatsächlich hergestellter IGBT kann als Ausführungsbeispiel der erfindungsgemäßen Anordnung neben den Gebieten der in 7 gezeigten Art auch Bereiche enthalten, in denen keine MOS-Transistoren 10 oder Zenerdioden Z1 bis Z3 enthalten sind und in denen die einzelnen IGBT-Zellen mit dem in 2 dargestellten Aufbau dichter gepackt sind, so dass sich insgesamt eine hohe Kanalweite ergibt. Die durch den MOS-Transistor 10 gegebene Begrenzung der Gatespannung soll dabei aber auf alle diese Bereiche einwirken.An actual IGBT produced as an embodiment of the arrangement according to the invention in addition to the areas of in 7 Type shown also contain areas where no MOS transistors 10 or Zener diodes Z1 to Z3 are included and in which the individual IGBT cells with the in 2 are shown packed denser, so that overall results in a high channel width. The through the MOS transistor 10 given limit of the gate voltage is intended to act on all these areas.

Bei der Herstellung der Anordnung des Ausführungsbeispiels von 7 kann das Gateoxid des MOS-Transistors 10, also die Siliziumdioxidschicht 5, gemeinsam mit dem Gateoxid des IGBTs, also der Gateoxidschicht 17 in den Trenches 18, erzeugt werden. Die niedrige p-leitende Dotierung des MOS-Transistors 10 in der Bulkzone 3 kann beispielsweise durch eine ganzflächige Implantation eingebracht werden. Die n-leitenden Dotierungen des MOS-Transistors 10 und der Zenerdioden Z1 bis Z3, also die Dotierungen der Zonen 2, 4 und 27 können gemeinsam mit der n-leitenden Sourcezone 16 des IGBTs 11 durch Implantation erzeugt werden. Ebenso ist es möglich, die p-leitenden Dotierungen der Zenerdioden Z1 bis Z3 also die Dotierungen der Zonen 26 und 28, gemeinsam mit p+-leitenden Gebieten, etwa p+-leitenden Kontaktzonen unterhalb des Emitters E im IGBT 11 durch Implantation herzustellen. Auch die Dotierung der Gates des IGBTs 11 wird in vorteilhafter Weise durch Implantation erzeugt oder durch eine Belegung mit beispielsweise Phosphor und anschließender Diffusion, die im Bereich des MOS-Transistors 10 und der Zenerdioden Z1 bis Z3 maskiert ist, gebildet.In the manufacture of the arrangement of the embodiment of 7 may be the gate oxide of the MOS transistor 10 So the silicon dioxide layer 5 , together with the gate oxide of the IGBT, ie the gate oxide layer 17 in the trenches 18 , be generated. The low p-type doping of the MOS transistor 10 in the bulk zone 3 can be introduced for example by a full-surface implantation. The n-type dopants of the MOS transistor 10 and the zener diodes Z1 to Z3, ie the doping of the zones 2 . 4 and 27 can work together with the n-type source zone 16 of the IGBT 11 be generated by implantation. It is likewise possible for the p-type dopants of the Zener diodes Z1 to Z3 to be the dopings of the zones 26 and 28 , together with p + -type regions, such as p + -type contact zones below the emitter E in the IGBT 11 by implantation. Also the doping of the gates of the IGBT 11 is produced in an advantageous manner by implantation or by an occupancy with, for example, phosphorus and subsequent diffusion, in the region of the MOS transistor 10 and the Zener diodes Z1 to Z3 is masked.

8 zeigt schließlich ein Ausführungsbeispiel der erfindungsgemäßen Anordnung, bei dem anstelle des MOS-Transistors 10 mit SOI-Struktur entsprechend 1 ein herkömmlicher NMOS-Transistor 10' im IGBT 11 in einem p-leitenden Gebiet 34 integriert ist. Ein Kontakt 31 zum floatenden p-leitenden Gebiet 22 des IGBTs 11 ist dabei mit einer in einem Gateoxid 33 vorgesehenen Gateelektrode 32 aus polykristallinem Silizium des Transistors 10' verbunden. Wie im Ausführungsbeispiel von 7 ist auch der Kontakt 29 zu der Reihenschaltung der Dioden Z1 bis Z3 an Gate des IGBTs 11, also an das polykristalline Silizium 19 in den Trenches 18 angeschlossen. Das Gebiet 34 ist an den Emitter E angeschlossen. 8th Finally, shows an embodiment of the inventive arrangement in which instead of the MOS transistor 10 with SOI structure accordingly 1 a conventional NMOS transistor 10 ' in the IGBT 11 in a p-type region 34 is integrated. A contact 31 to the floating p-type region 22 of the IGBT 11 is doing with a in a gate oxide 33 provided gate electrode 32 polycrystalline silicon of the transistor 10 ' connected. As in the embodiment of 7 is also the contact 29 to the series connection of the diodes Z1 to Z3 to the gate of the IGBT 11 So, to the polycrystalline silicon 19 in the trenches 18 connected. The area 34 is connected to the emitter E.

Das Ausführungsbeispiel von 8 arbeitet in ähnlicher Weise wie das Ausführungsbeispiel von 7 bzw. das Ausführungsbeispiel von 6. Anstelle von drei Zenerdioden können selbstverständlich auch mehr oder weniger Zenerdioden vorgesehen werden.The embodiment of 8th works in a similar way as the embodiment of 7 or the embodiment of 6 , Of course, instead of three Zener diodes, more or fewer Zener diodes can be provided.

Die angegebenen Leitfähigkeitstypen können, worauf bereits hingewiesen wurde, jeweils auch umgekehrt sein. Ebenso ist es möglich, anstelle von Silizium gegebenenfalls auch ein anderes Halbleitermaterial zu verwenden.The specified conductivity types can, which has already been pointed out, in each case also be the other way round. As well Is it possible, optionally also another semiconductor material instead of silicon to use.

Bei der erfindungsgemäßen Anordnung können ohne weiteres alle Komponenten, also der MOS-Transistor 10 bzw. 10' und die Zenerdioden Z1 bis Z3 in den Chip des eigentlichen IGBTs 11 integriert werden. Ebenso ist es auch möglich, beispielsweise lediglich die Zenerdioden Z1 bis Z3 zu integrieren und den Rest der Schaltung, also insbesondere den MOS-Transistor 10 bzw. 10' extern anzuordnen. Schließlich kann auch ein IGBT der in 2 gezeigten Art in einem Chip untergebracht werden, wobei dann der MOS-Transistor 10' und gegebenenfalls auch die Zenerdioden Z1 bis Z3 außerhalb dieses Chips vorgesehen sind.In the arrangement according to the invention can readily all components, so the MOS transistor 10 respectively. 10 ' and the Zener diodes Z1 to Z3 in the chip of the actual IGBT 11 to get integrated. Likewise, it is also possible to integrate, for example, only the Zener diodes Z1 to Z3 and the rest of the circuit, ie in particular the MOS transistor 10 respectively. 10 ' to arrange externally. Finally, an IGBT can also be found in 2 shown type are housed in a chip, in which case the MOS transistor 10 ' and optionally also the Zener diodes Z1 to Z3 are provided outside this chip.

Die Erfindung ist in vorteilhafter Weise auf alle Halbleiterbauelemente anwendbar, bei denen der Laststrom durch ein MOS-Gate kontrolliert wird. Dies gilt insbesondere für Leistungshalbleiterbauelemente, in denen ein Teil des Laststromes als Löcherstrom speziell bei der in einem IGBT üblichen Abfolge und Polarität der Dotierungsgebiete fließt. In diesem Fall kann dann der am floatenden p-leitenden Gebiet 22 ankommende Löcherstrom das Gate des NMOS-Transistors 10 sehr schnell umladen. Daher ist die Erfindung besonders vorteilhaft auf IGBTs und ESTs anwendbar.The invention is advantageously applicable to all semiconductor devices in which the load current is controlled by a MOS gate. This applies in particular to power semiconductor components in which part of the load current flows as a hole current, especially in the case of the sequence and polarity of the doping regions which are customary in an IGBT. In this case, then the floating p-type region 22 incoming hole current to the gate of the NMOS transistor 10 reload very fast. Therefore, the invention is particularly advantageously applicable to IGBTs and ESTs.

Claims (26)

Anordnung mit Schutzfunktion für ein Halbleiterbauelement (11), insbesondere IGBT, umfassend: – einen Halbleiterkörper (13, 15, 16, 22), in den das Halbleiterbauelement (11) integriert ist, und – eine die Schutzfunktion bewirkende Einrichtung, die durch ein floatendes Gebiet (22) des Halbleiterbauelementes (11) gesteuert ist, dadurch gekennzeichnet, dass die Einrichtung einen MOS-Transistors (10) enthält, dessen Gateelektrode mit dem floatenden Gebiet (22) elektrisch verbunden ist oder aus dem floatenden Gebiet (22) besteht.Arrangement with protective function for a semiconductor component ( 11 ), in particular IGBT, comprising: - a semiconductor body ( 13 . 15 . 16 . 22 ) into which the semiconductor device ( 11 ), and - a device providing protection by a floating area ( 22 ) of the semiconductor device ( 11 ), characterized in that the device is a MOS transistor ( 10 ) whose gate electrode is connected to the floating region ( 22 ) is electrically connected or from the floating area ( 22 ) consists. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzfunktion durch Strombegrenzung für das Halbleiterbauelement (11) oder Abschalten des Halbleiterbauelements (11) bewirkt ist.Arrangement according to claim 1, characterized in that the protective function by current limiting for the semiconductor device ( 11 ) or switching off the semiconductor device ( 11 ) is effected. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Halbleiterbauelement (11) ein durch ein MOS-Gate gesteuertes Bauelement ist.Arrangement according to claim 1 or 2, characterized characterized in that the semiconductor device ( 11 ) is a controlled by a MOS gate device. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der MOS-Transistor (10) elektrisch zwischen Source bzw. Emitter des Halbleiterbauelements (11) und Gate des Halbleiterbauelements (11) angeordnet ist.Arrangement according to one of claims 1 to 3, characterized in that the MOS transistor ( 10 ) electrically between the source or emitter of the semiconductor device ( 11 ) and gate of the semiconductor device ( 11 ) is arranged. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der MOS-Transistor (10) in das Halbleiterbauelement (11) integriert ist.Arrangement according to one of claims 1 to 4, characterized in that the MOS transistor ( 10 ) in the semiconductor device ( 11 ) is integrated. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der MOS-Transistor (10) eine SOI-Struktur hat.Arrangement according to one of claims 1 to 5, characterized in that the MOS transistor ( 10 ) has an SOI structure. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass Source (2), Drain (4) und Bulk (3) des MOS-Transistors (10) aus polykristallinem Silizium gebildet sind.Arrangement according to claim 6, characterized in that source ( 2 ), Drain ( 4 ) and bulk ( 3 ) of the MOS transistor ( 10 ) are formed of polycrystalline silicon. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Gatedielektrikum (5) des MOS-Transistors (10) auf monokristallinem Silizium aufgewachsen ist.Arrangement according to one of claims 1 to 7, characterized in that the gate dielectric ( 5 ) of the MOS transistor ( 10 ) has grown on monocrystalline silicon. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass der MOS-Transistor (10') in ein an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) angeschlossenes Gebiet (34) integriert ist.Arrangement according to claim 6, characterized in that the MOS transistor ( 10 ' ) in a to the source or the emitter (E) of the semiconductor device ( 11 ) connected area ( 34 ) is integrated. Anordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Kanal des Transistor (10') durch das an die Source bzw. den Emitter (E) des Halbleiterbauelements (11) angeschlossene Gebiet (34) gebildet ist.Arrangement according to claim 9, characterized in that the channel of the transistor ( 10 ' ) by the to the source or the emitter (E) of the semiconductor device ( 11 ) connected area ( 34 ) is formed. Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zu dem MOS-Transistor (10) eine Diode (24) in Reihe geschaltet ist, so dass die Diode (24) und der Transistor (10) zwischen Gate (G) und Source bzw. Emitter (E) des Halbleiterbauelements liegen.Arrangement according to one of claims 1 to 10, characterized in that to the MOS transistor ( 10 ) a diode ( 24 ) is connected in series so that the diode ( 24 ) and the transistor ( 10 ) lie between the gate (G) and the source or emitter (E) of the semiconductor component. Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Diode in Flussrichtung zwischen Gate (G) und Source bzw. Emitter (E) liegt.Arrangement according to claim 11, characterized that the diode in the flow direction between gate (G) and source or Emitter (E) is located. Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der MOS-Transistor (10) in Reihe mit einer Zenerdiode (25) zwischen Gate (G) und Source bzw. Emitter (E) des Halbleiterbauelements (11) liegt.Arrangement according to one of claims 1 to 10, characterized in that the MOS transistor ( 10 ) in series with a zener diode ( 25 ) between gate (G) and source or emitter (E) of the semiconductor device ( 11 ) lies. Anordnung nach Anspruch 13, dadurch gekennzeichnet, dass die Zenerdiode (25) in Flussrichtung zwischen Source bzw. Emitter (E) und Gate (G) liegt.Arrangement according to claim 13, characterized in that the zener diode ( 25 ) in the flow direction between the source or emitter (E) and gate (G). Anordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der MOS-Transistor (10) in Reihe mit einer Reihenschaltung aus wenigstens zwei Dioden (24, 25) zwischen Source bzw. Emitter (E) und Gate (G) des Halbleiterbauelements (11) liegt.Arrangement according to one of claims 1 to 10, characterized in that the MOS transistor ( 10 ) in series with a series arrangement of at least two diodes ( 24 . 25 ) between source or emitter (E) and gate (G) of the semiconductor device ( 11 ) lies. Anordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Dioden (24, 25) antiseriell geschaltet sind.Arrangement according to claim 15, characterized in that the diodes ( 24 . 25 ) are switched antiserially. Anordnung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass wenigstens eine der Dioden (24, 25) eine Zenerdiode ist.Arrangement according to claim 15 or 16, characterized in that at least one of the diodes ( 24 . 25 ) is a zener diode. Anordnung nach Anspruch 17, dadurch gekennzeichnet, dass alle Dioden Zenerdioden (Z1, Z2, Z3) sind.Arrangement according to claim 17, characterized all diodes are Zener diodes (Z1, Z2, Z3). Anordnung nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, dass zu dem MOS-Transistor (10, 10') in Reihe liegende Dioden (Z1, Z2, Z3) aus polykristallinem Silizium gebildet sind.Arrangement according to one of claims 11 to 18, characterized in that to the MOS transistor ( 10 . 10 ' ) in series diodes (Z1, Z2, Z3) are formed of polycrystalline silicon. Anordnung nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet, dass mindestens eine zu dem Transistor in Reihe liegende Diode (Z1, Z2, Z3) in das Halbleiterbauelement (11) integriert ist.Arrangement according to one of claims 11 to 19, characterized in that at least one diode in series with the transistor (Z1, Z2, Z3) in the semiconductor device ( 11 ) is integrated. Anordnung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass das Halbleiterbauelement ein IGBT ist und der MOS-Transistor (10) zwischen dessen Gate (G) und Emitter (E) liegt.Arrangement according to one of Claims 1 to 20, characterized in that the semiconductor component is an IGBT and the MOS transistor ( 10 ) lies between its gate (G) and emitter (E). Anordnung nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, dass der Kanalbereich des MOS-Transistors (10) niedriger dotiert ist als die Zenerdioden (Z1, Z2, Z3) bildende Zonen (26, 27, 28) desselben Dotierungstyps.Arrangement according to one of Claims 11 to 21, characterized in that the channel region of the MOS transistor ( 10 ) is doped lower than the zener diodes (Z1, Z2, Z3) forming zones ( 26 . 27 . 28 ) of the same doping type. Anordnung nach einem der Ansprüche 11 bis 22, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und von Dioden bzw. Zenerdioden (Z1, Z2, Z3) durch Implantation eingebracht sind.Arrangement according to one of claims 11 to 22, characterized in that the dopings of the transistor ( 10 ) and of diodes or Zener diodes (Z1, Z2, Z3) are introduced by implantation. Anordnung nach Anspruch 23, dadurch gekennzeichnet, dass die Dotierungen des Transistors (10) und der Dioden bzw. Zenerdioden (Z1, Z2, Z3) gleichzeitig mit Dotierungen des Halbleiterbauelements (11) eingebracht sind.Arrangement according to claim 23, characterized in that the dopings of the transistor ( 10 ) and the diodes or Zener diodes (Z1, Z2, Z3) simultaneously with dopings of the semiconductor device ( 11 ) are introduced. Anordnung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-IGBT ist.Arrangement according to one of Claims 1 to 24, characterized that the semiconductor device is a trench IGBT. Anordnung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Trench-EST ist.Arrangement according to one of Claims 1 to 24, characterized the semiconductor device is a trench EST.
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