DE10103390B4 - Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung - Google Patents

Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung Download PDF

Info

Publication number
DE10103390B4
DE10103390B4 DE10103390A DE10103390A DE10103390B4 DE 10103390 B4 DE10103390 B4 DE 10103390B4 DE 10103390 A DE10103390 A DE 10103390A DE 10103390 A DE10103390 A DE 10103390A DE 10103390 B4 DE10103390 B4 DE 10103390B4
Authority
DE
Germany
Prior art keywords
solder
wettable surface
wettable
metallization
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10103390A
Other languages
English (en)
Other versions
DE10103390A1 (de
Inventor
Wolfgang Dr. Nuechter
Thomas Ruzicka
Reiner Dr. Schuetz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE10103390A priority Critical patent/DE10103390B4/de
Publication of DE10103390A1 publication Critical patent/DE10103390A1/de
Application granted granted Critical
Publication of DE10103390B4 publication Critical patent/DE10103390B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/0939—Curved pads, e.g. semi-circular or elliptical pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

Verfahren zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung zwischen zwei Bauteilen mit den Schritten:
– Bereitstellen einer mit Lot benetzbaren Fläche (10) auf dem ersten Bauteil,
– Bereitstellen einer mit Lot benetzbaren Fläche (12) auf dem zweiten Bauteil,
–Aufbringen von Lot auf die mit Lot benetzbare Fläche (10) von mindestens einem der Bauteile,
– Zusammenfügen der Bauteile und
– Aufschmelzen des Lots, so dass eine Lotverbindung zwischen der mit Lot benetzbaren Fläche (10) des ersten Bauteils und der mit Lot benetzbaren Fläche (12) des zweiten Bauteils hergestellt wird,
dadurch gekennzeichnet,
– dass die mit Lot benetzbare Fläche (10) auf mindestens einem der Bauteile segmentiert ist und
– dass das Lot mindestens auf die segmentierte Fläche (10) aufgebracht wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung zwischen zwei Bauteilen mit den Schritten: Bereitstellen einer mit Lot benetzbaren Fläche auf dem ersten Bauteil, Bereitstellen einer mit Lot benetzbaren Fläche auf dem zweiten Bauteil, Aufbringen von Lot auf die mit Lot benetzbare Fläche von mindestens einem der Bauteile, Zusammenfügen der Bauteile und Aufschmelzen des Lots, so dass eine Lotverbindung zwischen der mit Lot benetzbaren Fläche des ersten Bauteils und der mit Lot benetzbaren Fläche des zweiten Bauteils hergestellt wird. Die Erfindung betrifft ferner ein System mit einer im Wesentlichen ringförmigen Lotverbindung zwischen zwei Bauteilen mit einem ersten Bauteil mit einer mit Lot benetzbaren Fläche und einem zweiten Bauteil mit einer mit Lot benetzbaren Fläche.
  • Stand der Technik
  • Gattungsgemäße Verfahren und gattungsgemäße Systeme sind bekannt, um Bauteile beispielsweise auf Schaltungsträgern zu befestigen. Zum Beispiel werden für die Kontaktierung der elektrischen Anschlüsse zwischen einem Flip-Chip und einem Schaltungsträger die Leiterbahnen des Chips für Lote benetzbar gemacht. Als Schaltungsträger kommen dabei zum Beispiel Epoxid-Leiterplatten oder Keramik-Schaltungsträger in Frage. Die Leiterbahnen des Chips werden vorzugsweise mittels einer Metallisierung benetzbar gemacht ("Underbump-Metallisierung" mit TiW/Cu, NiV/Cu, Ni/Au, etc.). Diese Underbump-Metallisierung des Chips wird dann mit Lot versehen; es entstehen die sogenannten "Bumps". Das Bauteil und der Schaltungsträger werden nachfolgend zusammengefügt, und in einem Aufschmelzprozess wird eine Lotverbindung zwischen den Bauteilen, das heißt dem Chip und dem Schaltungsträger hergestellt. Nach dem Aufschmelzen erfolgt vorzugsweise noch das Einbringen eines Klebstoffes ("Underfill") in den Spalt zwischen Schaltungsträger und Chip, um so die Zuverlässigkeit des beispielhaft genannten Flip-Chip-Aufbaus zu gewährleisten.
  • Im Allgemeinen wird bei verschiedenen Anwendungen die von dem Lot benetzbare Fläche als Ring gestaltet. Die nachfolgende Erzeugung eines Lotringes ist für verschiedene Anwendungen, beispielsweise Sensoren, Aktuatoren, Oberflächenwellefilter, etc., bevorzugt, um ein Medium nahe an den Chip heranzuführen, ohne die Zuverlässigkeit der Bauelemente zu beeinflussen. Der Lotring dient dabei, neben dem Herstellen einer elektrischen Verbindung, der Abgrenzung eines Bereiches mit "Underfill" von einem Bereich ohne "Underfill" im Inneren des Lotrings.
  • Problematisch an den dargestellten Verfahren und Systemen des Standes der Technik ist jedoch, dass bei ringförmigen mit Lot benetzbaren Flächen im Allgemeinen keine gleich mäßige Verteilung des aufgebrachten Lots über die gesamte Fläche erreicht werden kann. Das Lot sammelt sich vielmehr an einer bestimmten Stelle des Lotrings an. Auf diese Weise folgt das flüssige Lot seinem Bestreben, die Oberfläche bei gegebenem Volumen zu minimieren. Folglich entstehen Bereiche auf der mit Lot benetzbaren Fläche, in welchen sich das Lot in kugelähnlicher Form ansammelt. Dies hat Nachteile beim nachfolgenden Aufschmelzen des Lots im Hinblick auf die gleichmäßige Ausbildung einer ringförmigen Lotverbindung.
    •
  • Vorteile der Erfindung
  • Die Erfindung baut auf dem gattungsgemäßen Verfahren dadurch auf, dass die mit Lot benetzbare Fläche auf mindestens einem der Bauteile segmentiert ist und dass das Lot mindestens auf die segmentierte Fläche aufgebracht wird. Aufgrund der Segmentierung der Fläche ergibt sich bei dem Aufbringen des Lots kein durchgehender Ring. Die Bereiche zwischen den mit Lot benetzbaren Flächensegmenten sind lotfrei. Werden nun die zu verbindenden Bauteile zusammengefügt und das Lot aufgeschmolzen, so werden die Zwischenräume beispielsweise durch eine Gewichtskraft eines Bauteils geschlossen. Auf diese Weise entsteht eine gleichmäßige ringförmige Lotverbindung.
  • Es ist bevorzugt, dass das erste Bauteil ein Schaltungsträger ist, dass das zweite Bauteil ein Chip ist, dass der Schaltungsträger eine zusammenhängende mit Lot benetzbare Fläche aufweist und dass der Chip die segmentierte mit Lot benetzbare Fläche aufweist. Durch diesen Umstand wird zum einen sichergestellt, dass vor dem Aufschmelzprozess das Lot gleichmäßig über den Bereich verteilt ist, auf welchem später der verbindende Lotring entstehen soll. Ferner wird die Ausbildung eines geschlossenen Lotrings durch die zusammenhängende mit Lot benetzbare Fläche auf dem Schaltungsträger unterstützt. Es liegt ebenfalls im Rahmen der Erfindung, wenn die zusammenhängende mit Lot benetzbare Fläche auf dem Chip angeordnet ist und die mit Lot benetzbare segmentierte Fläche auf dem Schaltungsträger angeordnet ist.
  • Vorzugsweise sind die mit Lot benetzbaren Flächen durch eine Metallisierung realisiert. Diese aus dem Stand der Technik bekannte Maßnahme lässt sich auch im Rahmen der vorliegenden Erfindung vorteilhaft einsetzen, da durch Metallisierung sowohl zusammenhängende als auch segmentierte benetzbare Flächen herstellbar sind.
  • Es ist weiterhin bevorzugt, dass die Segmentierung einer mit Lot benetzbaren Fläche durch eine Unterbrechung der Metallisierung realisiert ist. Es gibt verschiedenste Verfahren, eine derartige Unterbrechung der Metallisierung bereitzustellen. Die Metallisierungsschicht kann von vornherein in unterbrochener Form aufgebracht werden. Ebenfalls ist es denkbar, dass eine zunächst zusammenhängende Metallisierungsschicht nachfolgend beispielsweise durch Ätzverfahren segmentiert wird.
  • Das erfindungsgemäße Verfahren ist dadurch in vorteilhafter Weise weitergebildet, dass die Segmentierung einer mit Lot benetzbaren Fläche durch eine Schicht auf einer Metallisierungsschicht realisiert ist und dass die Schicht auf der Metallisierungsschicht vor dem Aufschmelzen des Lots entfernt wird. Die benetzbare Fläche wird somit beispielsweise auf dem Chip zunächst ohne Unterbrechung hergestellt. In einem weiteren Schritt werden die Unterbrechungen mit einer dünnen Schicht auf der benetzbaren Fläche erzeugt. Nachfolgend wird das Lot auf die benetzbaren Bereiche aufgebracht. Nach dem Aufbringen des Lots werden die Unterbrechungen, das heißt die aufgebrachte Schicht, wieder entfernt, ohne hierbei die Belotung oder den Chip zu beschädigen. Werden nun die Bauteile zusammengefügt und das Lot aufgeschmolzen, so werden die freiliegenden benetzbaren Flächen ebenfalls benetzt, und es ergibt sich in besonders zuverlässiger Weise ein dichter Lotring.
  • Vorzugsweise wird nach dem Aufschmelzen des Lots ein Klebstoff zwischen die Bauteile gebracht. Dieser als "Underfill" dienende Klebstoff gewährleistet die Zuverlässigkeit des Aufbaus.
  • In einer besonders bevorzugten Ausführungsform grenzt das Lot einen klebstofffreien Bereich gegen einen mit Klebstoff versehenen Bereich ab. Dies ist auf der Grundlage der vorliegenden Erfindung besonders vorteilhaft umsetzbar, da besonders dichte Lotringe zur Verfügung gestellt werden können.
  • In bevorzugten Ausführungsformen der Erfindung umfasst die Metallisierung mindestens eine der Legierungen aus der Gruppe TiW/Cu, NiV/Cu und Ni/Au. Diese bereits bei Verfahren und Systemen des Standes der Technik verwende ten Legierungen eignen sich auch für einen Einsatz im Rahmen der vorliegenden Erfindung.
  • In einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird zusätzlich Lot auf die zusammenhängende mit Lot benetzbare Fläche gebracht. Dies ist insbesondere dann vorteilhaft, wenn die Lotmenge auf dem Chip nicht ausreicht, um im aufgelöteten Zustand einen geschlossenen Ring auszubilden. Auf das Substrat kann dann, beispielsweise im Rahmen eines standardmäßigen Lötpastendruckes für SMT-Bauteile (SMT = "surface mount technology"), zusätzlich Lotpaste gedruckt werden. Hierdurch wird die Lotmenge soweit erhöht, dass ein geschlossener Ring hergestellt werden kann.
  • Die Erfindung baut auf dem gattungsgemäßen System dadurch auf, dass die mit Lot benetzbare Fläche auf mindestens einem der Bauteile segmentiert ist. Aufgrund der Segmentierung der Fläche ergibt sich bei dem Aufbringen des Lots kein durchgehender Ring. Die Bereiche zwischen den mit Lot benetzbaren Flächensegmenten sind lotfrei. Werden nun die zu verbindenden Bauteile zusammengefügt und das Lot aufgeschmolzen, so werden die Zwischenräume beispielsweise durch eine Gewichtskraft eines Bauteils geschlossen. Auf diese Weise entsteht ein System mit einer gleichmäßigen ringförmigen Lotverbindung.
  • In einer bevorzugten Form ist das erfindungsgemäße System dadurch weitergebildet, dass das erste Bauteil ein Schaltungsträger ist, dass das zweite Bauteil ein Chip ist, dass der Schaltungsträger eine zusammenhängende mit Lot benetzbare Fläche aufweist und dass der Chip die segmen tierte mit Lot benetzbare Fläche aufweist. Durch diesen Umstand wird zum einen sichergestellt, dass vor dem Aufschmelzprozess das Lot gleichmäßig über den Bereich verteilt ist, auf welchem später der verbindende Lotring entstehen soll. Ferner wird die Ausbildung eines geschlossenen Lotrings durch die zusammenhängende mit Lot benetzbare Fläche auf dem Schaltungsträger unterstützt.
  • Vorzugsweise sind die mit Lot benetzbaren Flächen durch eine Metallisierung realisiert. Diese aus dem Stand der Technik bekannte Maßnahme lässt sich auch im Rahmen der vorliegenden Erfindung vorteilhaft einsetzen, da durch Metallisierung sowohl zusammenhängende als auch segmentierte benetzbare Flächen herstellbar sind.
  • Bevorzugt ist die Segmentierung einer mit Lot benetzbaren Fläche durch eine Unterbrechung der Metallisierung realisiert. Es gibt verschiedenste Verfahren, eine derartige Unterbrechung der Metallisierung bereitzustellen. Die Metallisierungsschicht kann von vornherein in unterbrochener Form aufgebracht werden. Ebenfalls ist es denkbar, dass eine zunächst zusammenhängende Metallisierungsschicht nachfolgend beispielsweise durch Ätzverfahren segmentiert wird.
  • In einer bevorzugten Ausführungsform ist das erfindungsgemäße System dadurch weitergebildet, dass die Segmentierung einer mit Lot benetzbaren Fläche durch eine Schicht auf einer Metallisierungsschicht realisiert ist und dass die Schicht auf der Metallisierungsschicht vor dem Aufschmelzen des Lots entfernbar ist. Die benetzbare Fläche wird somit beispielsweise auf dem Chip zunächst ohne Unterbrechung hergestellt. In einem weiteren Schritt werden die Unterbrechungen mit einer dünnen Schicht auf der benetzbaren Fläche erzeugt. Nachfolgend wird das Lot auf die benetzbaren Bereiche aufgebracht. Nach dem Aufbringen des Lots werden die Unterbrechungen, das heißt die aufgebrachte Schicht, wieder entfernt, ohne hierbei die Belotung oder den Chip zu beschädigen. Werden nun die Bauteile zusammengefügt und das Lot aufgeschmolzen, so werden die freiliegenden benetzbaren Flächen ebenfalls benetzt, und es ergibt sich in besonders zuverlässiger Weise ein dichter Lotring.
  • Weiter ist bevorzugt, dass nach dem Aufschmelzen des Lots ein Klebstoff zwischen die Bauteile gebracht werden kann. Dieser als "Underfill" dienende Klebstoff gewährleistet die Zuverlässigkeit des Aufbaus.
  • In diesem Zusammenhang ist es besonders nützlich, dass das Lot einen Klebstoff in einem Bereich abgrenzt. Dies ist auf der Grundlage der vorliegenden Erfindung besonders vorteilhaft umsetzbar, da besonders dichte Lotringe zur Verfügung gestellt werden können.
  • Vorzugsweise umfasst die Metallisierung mindestens eine der Legierungen aus der Gruppe TiW/Cu, NiV/Cu und Ni/Au. Diese bereits bei Verfahren und Systemen des Standes der Technik verwendeten Legierungen eignen sich auch für einen Einsatz im Rahmen der vorliegenden Erfindung.
  • Weiterhin kann es nützlich sein, dass zusätzlich Lot auf die mit Lot benetzbare Fläche gebracht werden kann. Dies ist insbesondere dann vorteilhaft, wenn die Lotmenge auf dem Chip nicht ausreicht, um im aufgelöteten Zustand einen geschlossenen Ring auszubilden. Auf das Substrat kann dann, beispielsweise im Rahmen eines standardmäßigen Lötpastendruckes für SMT-Bauteile (SMT = "surface mount technology"), zusätzlich Lotpaste gedruckt werden. Hierdurch wird die Lotmenge soweit erhöht, dass ein geschlossener Ring hergestellt werden kann.
  • Der Erfindung liegt die überraschende Erkenntnis zugrunde, dass ein besonders dichter zusammenhängender Lotring durch die Segmentierung einer mit Lot benetzbaren Fläche zur Verfügung gestellt werden kann. Es sind zahlreiche Varianten denkbar, die segmentierte Fläche bereitzustellen, wobei für unterschiedliche Anwendungen unterschiedliche Varianten besondere Vorzüge mit sich bringen.
    •
  • Zeichnungen
  • Die Erfindung wird nachfolgend mit Bezug auf die begleitenden Zeichnungen anhand bevorzugter Ausführungsformen beispielhaft erläutert.
  • Dabei zeigt:
  • 1 eine erste Ausführungsform einer benetzbaren Fläche auf einem Chip;
  • 2 eine zweite Ausführungsform einer benetzbaren Fläche auf einem Chip;
  • 3 eine dritte Ausführungsform einer benetzbaren Fläche auf einem Chip;
  • 4 eine vierte Ausführungsform einer benetzbaren Fläche auf einem Chip;
  • 5 eine fünfte Ausführungsform einer benetzbaren Fläche auf einem Chip;
  • 6 eine erste Ausführungsform einer benetzbaren Fläche auf einem Schaltungsträger;
  • 7 eine zweite Ausführungsform einer benetzbaren Fläche auf einem Schaltungsträger; und
  • 8 eine dritte Ausführungsform einer benetzbaren Fläche auf einem Schaltungsträger.
  • Beschreibung der Ausführungsbeispiele
  • In 1 ist eine erste Ausführungsform einer segmentierten benetzbaren Fläche 10 dargestellt. Die segmentierte Fläche 10 besteht aus vier Kreisringsegmenten. Die benetzbaren Teile des Kreisrings haben eine wesentlich größere Fläche als die Unterbrechungen.
  • In 2 ist eine zweite Ausführungsform einer benetzbaren Fläche dargestellt. Diese weist ebenfalls benetzbare Kreisringsegmente auf. Es sind acht benetzbare Kreisringsegmente mit dazwischenliegenden kleineren Unterbrechungen vorgesehen. Die einzelnen benetzbaren Segmente sowie auch die Unterbrechungen können durchaus unterschiedliche Flächenmaße aufweisen.
  • In 3 ist eine weitere Ausführungsform einer mit Lot benetzbaren Fläche 10 gezeigt. Die Form erinnert an eine Ellipse beziehungsweise an eine Raute, wobei die benetzbaren Flächensegmente auf dem Umfang der Gebilde angeordnet sind. Die zwischen den Segmenten liegenden Unterbrechungen sind kleiner als die Segmente selbst.
  • 4 zeigt eine achteckige Form, wobei jedes Flächensegment als Teil der mit Lot benetzbaren Oberfläche 10 eine Seitenlänge der achteckigen Form ausmacht und wobei weiterhin an den Ecken der achteckigen Form die Unterbrechungen angeordnet sind.
  • 5 zeigt eine weitere Ausbildung einer mit Lot benetzbaren segmentierten Fläche. Hier sind in etwa kreisförmig eine Vielzahl von mit Lot benetzbaren Punkten angeordnet.
  • 6 zeigt eine erste Ausführungsform einer mit Lot benetzbaren Fläche 12, welche vorzugsweise auf einem Substrat angeordnet wird. Diese mit Lot benetzbare Fläche 12 ist zusammenhängend. Bringt man beispielsweise die segmentierte mit Lot benetzbare Fläche 10 gemäß 1 mit der zusammenhängenden mit Lot benetzbaren Fläche 12 gemäß 6 zusammen, so fließt das Lot, welches auf die Segmente gemäß 1 aufgebracht ist zu einem zusammenhängenden Lotring zusammen. Dies wird durch die zusammenhängende Gestalt der Fläche 12 gemäß 6 unterstützt.
  • 7 zeigt eine mit Lot benetzbare Fläche 12 als Rand eines Achtecks. Diese Fläche 12 gemäß 7 ist in vorteilhafter Weise mit einer segmentierten mit Lot benetzbaren Fläche 10 kombinierbar, wie sie in 4 dargestellt ist. Zu betonen ist allerdings, dass auch grundsätzlich unterschiedliche Formen der mit Lot benetzbaren Flächen 10 und 12 miteinander kombinierbar sind. Beispielsweise kann es mitunter auch von Vorteil sein, die mit Lot benetzbare Fläche 12 gemäß 7 mit der segmentierten mit Lot benetzbaren Fläche 10 gemäß 2 zu kombinieren.
  • 8 zeigt eine sechseckige Form, wobei die mit Lot benetzbare Fläche 12 den Rand des Sechsecks bildet. Wiederum ist die mit Lot benetzbare Fläche 12 zusammenhängend, was das Verfließen des Lots beim Aufschmelzen zu einem zusammenhängenden Lotring begünstigt.
  • Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.

Claims (18)

  1. Verfahren zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung zwischen zwei Bauteilen mit den Schritten: – Bereitstellen einer mit Lot benetzbaren Fläche (10) auf dem ersten Bauteil, – Bereitstellen einer mit Lot benetzbaren Fläche (12) auf dem zweiten Bauteil, –Aufbringen von Lot auf die mit Lot benetzbare Fläche (10) von mindestens einem der Bauteile, – Zusammenfügen der Bauteile und – Aufschmelzen des Lots, so dass eine Lotverbindung zwischen der mit Lot benetzbaren Fläche (10) des ersten Bauteils und der mit Lot benetzbaren Fläche (12) des zweiten Bauteils hergestellt wird, dadurch gekennzeichnet, – dass die mit Lot benetzbare Fläche (10) auf mindestens einem der Bauteile segmentiert ist und – dass das Lot mindestens auf die segmentierte Fläche (10) aufgebracht wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, – dass das erste Bauteil ein Schaltungsträger ist, –dass das zweite Bauteil ein Chip ist, –dass der Schaltungsträger eine zusammenhängende mit Lot benetzbare Fläche (12) aufweist und –dass der Chip die segmentierte mit Lot benetzbare Fläche (10) aufweist.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mit Lot benetzbaren Flächen (10, 12) durch eine Metallisierung realisiert sind.
  4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Segmentierung einer mit Lot benetzbaren Fläche (10) durch eine Unterbrechung der Metallisierung realisiert ist.
  5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass die Segmentierung einer mit Lot benetzbaren Fläche durch eine Schicht auf einer Metallisierungs schicht realisiert ist und – dass die Schicht auf der Metallisierungsschicht vor dem Aufschmelzen des Lots entfernt wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Aufschmelzen des Lots ein Klebstoff zwischen die Bauteile gebracht wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Lot einen klebstofffreien Bereich gegen einen mit Klebstoff versehenen Bereich abgrenzt.
  8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Metallisierung mindestens eine der Legierungen aus der Gruppe TiW/Cu, NiV/Cu und Ni/Au umfasst.
  9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zusätzlich Lot auf die zusammenhängende mit Lot benetzbare Fläche (12) gebracht wird.
  10. System mit einer im Wesentlichen ringförmigen Lotverbindung zwischen zwei Bauteilen mit – einem ersten Bauteil mit einer mit Lot benetzbaren Fläche (10) und – einem zweiten Bauteil mit einer mit Lot benetzbaren Fläche (12), dadurch gekennzeichnet, dass die mit Lot benetzbare Fläche (10) auf mindestens einem der Bauteile segmentiert ist.
  11. System nach Anspruch 10, dadurch gekennzeichnet, – dass das erste Bauteil ein Schaltungsträger ist, – dass das zweite Bauteil ein Chip ist, – dass der Schaltuntgsträger eine zusammenhängende mit Lot benetzbare Fläche (12) aufweist und – dass der Chip die segmentierte mit Lot benetzbare Fläche (10) aufweist
  12. System nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die mit Lot benetzbaren Flächen (10, 12) durch eine Metallisierung realisiert sind.
  13. System nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die Segmentierung einer mit Lot benetzbaren Fläche (10) durch eine Unterbrechung der Metallisierung realisiert ist.
  14. System nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, – dass die Segmentierung einer mit Lot benetzbaren Fläche durch eine Schicht auf einer Metallisierungsschicht realisiert ist und – dass die Schicht auf der Metallisierungsschicht vor dem Aufschmelzen des Lots entfernbar ist.
  15. System nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass nach dem Aufschmelzen des Lots ein Klebstoff zwischen die Bauteile gebracht werden kann.
  16. System nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass das Lot einen klebstofffreien Bereich gegen einen mit Klebstoff versehenen Bereich abgrenzt.
  17. System nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die Metallisierung mindestens eine der Legierungen aus der Gruppe TiW/Cu, NiV/Cu und Ni/Au umfasst.
  18. System nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, dass zusätzlich Lot auf die zusammenhängende mit Lot benetzbare Fläche (12) gebracht werden kann.
DE10103390A 2001-01-26 2001-01-26 Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung Expired - Fee Related DE10103390B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10103390A DE10103390B4 (de) 2001-01-26 2001-01-26 Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10103390A DE10103390B4 (de) 2001-01-26 2001-01-26 Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung

Publications (2)

Publication Number Publication Date
DE10103390A1 DE10103390A1 (de) 2002-08-22
DE10103390B4 true DE10103390B4 (de) 2005-09-22

Family

ID=7671758

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10103390A Expired - Fee Related DE10103390B4 (de) 2001-01-26 2001-01-26 Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung

Country Status (1)

Country Link
DE (1) DE10103390B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5048744A (en) * 1988-12-23 1991-09-17 International Business Machines Corporation Palladium enhanced fluxless soldering and bonding of semiconductor device contacts
GB2297507A (en) * 1995-01-31 1996-08-07 Hewlett Packard Co Electrical interconnection assembly
US5620129A (en) * 1995-02-17 1997-04-15 Rogren; Philip E. Device and method for forming and attaching an array of conductive balls

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5048744A (en) * 1988-12-23 1991-09-17 International Business Machines Corporation Palladium enhanced fluxless soldering and bonding of semiconductor device contacts
GB2297507A (en) * 1995-01-31 1996-08-07 Hewlett Packard Co Electrical interconnection assembly
US5620129A (en) * 1995-02-17 1997-04-15 Rogren; Philip E. Device and method for forming and attaching an array of conductive balls

Also Published As

Publication number Publication date
DE10103390A1 (de) 2002-08-22

Similar Documents

Publication Publication Date Title
DE69628161T2 (de) Eine löthöckerstruktur für ein mikroelektronisches substrat
DE3814469C2 (de)
DE68908419T2 (de) Verfahren zur bildung von lötverbindungen.
DE19524739A1 (de) Kernmetall-Lothöcker für die Flip-Chip-Technik
DE112006000153T5 (de) Befestigung für eine elektronische Komponente
DE10259324A1 (de) Oberflächenwellenbauelement
DE4028556C1 (de)
DE10392158T5 (de) Oberflächenwellenbauelement
DE69104683T2 (de) System für das Zusammenschalten elektrischer Komponenten mit verschiedenen Verbindungserfordernissen zum Montieren der Komponenten auf Leiterplatten.
DE19811870A1 (de) Thermistorelement
DE19500655B4 (de) Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung
EP0867932B1 (de) Verfahren zur Herstellung von Bonddrahtverbindungen
DE69118308T2 (de) Verfahren zur Herstellung einer elektrischen Verbindung für eine integrierte Schaltung
DE602004009982T2 (de) Metallschablone und Verfahren zum Drucken von bleifreier Lötpaste mit derselben
DE4446471C2 (de) Verfahren zur Montage eines Chips auf einem flexiblen Schaltungsträger
DE10103390B4 (de) Verfahren und System zum Herstellen einer im Wesentlichen ringförmigen Lotverbindung
DE102018215672A1 (de) Verfahren zur Herstellung einer Leiterplattenanordnung und Leiterplattenanordnung
DE3316017A1 (de) Verfahren zur herstellung elektrischer verbindungen an multisubstratschaltungen, sowie hiernach hergestellte multisubstratschaltungen
DE4129964C2 (de) Verfahren zur Herstellung einer elektrisch leitenden Befestigung einer integrierten Schaltung auf einer gedruckten Schaltung
DE10313622B3 (de) Verfahren zur elektrischen und mechanischen Verbindung zweier Leiterplatten
DE3536431A1 (de) Loeten von oberflaechenmontierbaren bauelementen
EP0995235B1 (de) Kontakt für kleinste bondkontakte sowie verfahren zur herstellung eines kontaktes
DE102012112546A1 (de) Verfahren zur Herstellung von mischbestückten Leiterplatten
DE2840828A1 (de) Verbindungselement fuer gedruckte schaltungen
DE102019129971A1 (de) Verfahren zum Auflöten eines Bauelements auf eine Leiterplatte, Elektronikeinheit und Feldgerät der Automatisierungstechnik

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140801