DE10100497A1

DE10100497A1 - Ein einen niedrigen Verdrahtungszeitversatz aufweisendes Taktnetzwerk mit Strommoduspuffer

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Publication number: DE10100497A1
Application number: DE10100497A
Authority: DE
Inventors: Johnny Q Zhang
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2000-02-03
Filing date: 2001-01-08
Publication date: 2001-08-09
Anticipated expiration: 2021-01-09
Also published as: DE10100497B4; US6433605B1

Abstract

Eine Taktschaltung auf einem integrierten Schaltungschip umfaßt einen Treiber mit einem Ausgang, um ansprechend auf einen Taktsignalverlauf einer Taktsignalverlaufquelle einen Ausgangstaktsignalverlauf zu gewinnen, eine Taktleitung mit einem ersten Ende, das mit dem Ausgang des Treibers gekoppelt ist, und einen Empfänger mit einem Eingang, der mit einem zweiten Ende der Taktleitung gekoppelt ist. Der Empfänger weist eine resistive Eingangsimpedanz auf, die bewirkt, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang des Empfängers führt, für den Treiberausgang eine Impedanz mit einer Widerstand/Kapazität-Zeitkonstante darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine IC-Taktschaltungsanordnung (IC = integrated circuit = inte grierte Schaltung), und insbesondere auf eine solche Takt schaltungsanordnung, die einen Empfänger aufweist, dessen Eingangsimpedanz bewirkt, daß ein Draht, der einen Taktsi gnalverlauf zu dem Empfänger führt, für einen Treiber eine Impedanz mit einer Widerstand/Kapazität-Zeitkonstante (RC- Zeitkonstante) darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.

Ein integrierter Schaltungschip (IC-Chip) umfaßt häufig Taktbäume, um Taktsignalverläufe an physisch getrennte Ziel schaltungen (d. h. Empfängerschaltungen) zu verteilen. Typi scherweise liefert eine außerhalb des Chips angeordnete, ex terne Taktquelle Taktsignalverläufe an eine Mehrzahl von Taktbaumverzweigungen oder Taktbaumsegmenten, die sich auf dem IC-Chip befinden. Jede Verzweigung oder jedes Segment des Taktbaumes führt Taktsignalverläufe zu jeweils einer der physisch getrennten Zielschaltungen.

Die Taktsignalverläufe, die von einer beliebigen gegebenen Verzweigung geliefert werden, treffen im Idealfall synchron oder in Phase mit den anderen Taktsignalverläufen, die an ihren jeweiligen Zielschaltungen eintreffen, an der zugeord neten Zielschaltung ein. Auf diese Weise wird über dem ge samten integrierten Schaltungschip eine Synchronität beibe halten. In einem solchen Idealfall spricht man davon, daß die jeweiligen Taktsignalverläufe einen "Null"-Taktzeitver- Satz an den verschiedenen Zielschaltungen zeigen. Der Aus druck "Taktzeitversatz" stellt die relative Zeitverzögerung zwischen entsprechenden Taktsignalverläufen dar, wenn diese ihre jeweiligen Verzweigungen verlassen. Der Taktzeitversatz zwischen zwei Verzweigungen des Taktbaumes ist beispielswei se die Zeitverzögerung zwischen den ansteigenden Flanken entsprechender Taktsignalverläufe, die die zwei Verzweigun gen verlassen.

Obwohl der ideale Taktbaum Taktsignale mit einem Zeitversatz von Null liefert, gibt es in der Realität jedoch viele Fak toren, die den Taktzeitversatz in einem IC-Chip negativ be einflussen, d. h. erhöhen, wodurch verhindert wird, daß auf dem gesamten Chip ein Taktzeitversatz von Null erhalten wird. Ein Faktor sind dabei Materialverarbeitungsschwankun gen, die für den IC-Chip-Herstellungsprozeß inhärent sind; Chipkomponenten können lediglich mit vorbestimmten Toleran zen hergestellt werden, so daß verschiedene, nominell iden tische Komponenten an unterschiedlichen Positionen auf dem Chip unterschiedliche Charakteristika aufweisen. Weitere Faktoren umfassen Leistungsversorgungs- und Temperatur schwankungen über dem Chip. Da große IC-Chips während des Betriebs sowohl für räumliche als auch zeitliche Schwankun gen einer örtlich begrenzten Temperatur und einer Leistungs versorgungsspannung anfällig sind, und da die Chipkomponen tencharakteristika und das Chipkomponentenverhalten durch solche Schwankungen beeinflußt werden, variiert der Takt zeitversatz dementsprechend räumlich und zeitlich über dem Chip. Wenn sich die Größe eines IC-Chips erhöht, verschlim mert sich die Variabilität dieser Faktoren und folglich die Variabilität des Taktzeitversatzes.

Große IC-Chips erfordern Taktleitungen mit relativ großer Länge, um Taktsignalverläufe über den gesamten Chip zu füh ren. Bei Anwendungen mit großen Chips werden sowohl diese relativ langen Taktleitungen und die Zeitverzögerungen, die diese einbringen, als auch die anderen Faktoren, die den oben beschriebenen Taktsignalzeitversatz beeinflussen, mit einander kombiniert, wodurch der Taktsignalzeitversatz wei ter verschlimmert wird. Außerdem macht die Anforderung, IC- Chips bei hohen Frequenzen (z. B. bei 500 MHz oder mehr) zu betreiben, ferner eine enge Steuerung und eine Taktsignal zeitversatzminimierung erforderlich. Folglich besteht eine wichtige Herausforderung, die sich aufgrund einer erhöhten IC-Chipgröße und einer erhöhten Taktbetriebsfrequenz ergibt, darin, den Taktsignalzeitversatz innerhalb akzeptabler Tole ranzen zu steuern.

Fig. 1 ist ein Schaltungsdiagramm eines herkömmlichen Takt signalbaumverteilungssegments zum Verteilen von Taktsignal verläufen auf einem IC-Chip, der das Segment trägt. Die Schaltung von Fig. 1 befindet sich auf einem IC-Chip und um faßt sowohl einen Taktsignalverlauftreiber 4 und einen Takt signalverlaufempfänger 6, die voneinander räumlich beabstan det sind, als auch eine Verdrahtungs- oder Taktleitung 2, die zwischen den Treiber und den Empfänger geschaltet ist. Der Treiber 4 spricht üblicherweise in der Form einer Se quenz von Taktpulsen auf die Taktsignalverläufe an, die aus einer Taktquelle (nicht gezeigt) gewonnen werden, die sich nicht auf dem IC-Chip befindet. Der Treiber 4 liefert an einem Ausgangsanschluß 10 eine Folge von verstärkten Taktsi gnalverläufen in der Form von Taktpulsen. Der Anschluß 10 an dem Verbindungspunkt der Drain-Anschlüsse von komplementären Feldeffekttransistoren 11 und 13, deren Gate-Anschlüsse durch die Taktpulse aus einem Taktsignaleingang 12 parallel getrieben werden, ist mit einem ersten Ende der unsymmetri schen Leitung bzw. Eintakt-Leitung 2 (single-ended line) verbunden, um die gewonnenen Taktpulse dem ersten Ende der Taktleitung zuzuführen. Die Taktsignalverläufe überqueren die Taktleitung 2 und verlassen dieselbe an einem zweiten Ende, um in einen Eingangsanschluß 14 des Taktsignalverlauf empfängers 6 eingegeben zu werden.

Der Empfänger 6 umfaßt komplementäre FETs 17 und 19, deren Gate-Anschlüsse durch die Pulse an dem Anschluß 14 der Lei tung 2 parallel getrieben werden, und deren Drain-Anschlüsse mit einem gemeinsamen Anschluß 16 verbunden sind, an dem das Ausgangssignal gewonnen wird. Die FETs des Treibers 4 und des Empfängers 6 sind über Leistungsversorgungszuleitungen mit Gleichleistungsversorgungsanschlüssen +Vdd und mit Masse (GND) verbunden, so daß die Source-Anschlüsse der N-Kanal- FETs 11 und 17 auf Masse gelegt sind, und an den Source-An schlüssen der P-Kanal-FETs 13 und 19 die Spannung +Vdd an liegt, wobei im Stand der Technik typischerweise gilt, daß Vdd = 3 Volt ist. Die Taktpulse, die sich entlang der Lei tung 2 ausbreiten, werden aufgrund der beträchtlichen Impe danz der Leitung gedämpft, werden aufgrund der beträchtli chen Widerstand/Kapazität-Zeitkonstante (RC-Zeitkonstante) der Leitung phasenmäßig versetzt, und sind auf der Leitung, die mit dem Anschluß 14 gekoppelt ist, Rauschen ausgesetzt. Der Empfänger 6 spricht an dem Anschluß 14 auf die beein trächtigten Taktpulse an, um die Pulse beinahe auf Span nungswerte zu verstärken, die zwischen den Zuleitung-Zu-Zu leitung-Spannungen +Vdd und Massepotential liegen.

Wenn eine Mehrzahl von herkömmlichen Taktbaumverteilungsseg menten des in Fig. 1 dargestellten Typs Taktsignale über ei nen IC-Chip verteilt, treten zwischen den verschiedenen Taktsignalverteilungssegmenten Taktzeitversatzprobleme auf. Ein Grund, warum diese herkömmlichen Schaltungen zu einem Taktversatz beitragen, besteht darin, daß dieselben inhärent auf die Taktsignalverläufe große Zeitverzögerungen ausüben. Da diese Schaltungen selbst zum Teil große Zeitverzögerungen in die Taktsignalverläufe einbringen, tragen selbst geringe Änderungen oder Schwankungen bei dieser großen Zeitverzöge rung, wie sie zwischen den verschiedenen Taktbaumsegmenten auftreten, signifikant zu einer Erhöhung des Taktsignalzeit versatzes bei. Diese Änderungen der Zeitverzögerung zwischen den verschiedenen Taktsegmenten treten als Ergebnis kleiner Schwankungen der Betriebscharakteristika und des Betriebs verhaltens der einzelnen Komponenten, die die einzelnen Taktsegmente aufweisen, auf.

Das folgende Beispiel dient dazu, diesen Punkt zu erläutern. Im folgenden wird wieder auf die herkömmliche Taktschaltung von Fig. 1 Bezug genommen. Es wird angenommen, daß die Takt leitung 2 gemeinsam mit dem Eingangsanschluß 14 des Empfän gers 16 für den Ausgang 10 des Treibers 4 eine Eingangsimpe danz in der Größenordnung von mehreren hundert Ohm (Ω) dar stellt, die hauptsächlich aufgrund der hohen Gate-Source-Im pedanz, die der FET-Empfänger 6 für den Anschluß 14 dar stellt, und der Ausgangsimpedanz des Treibers 4 als auch der Impedanz der Leitung 2 auftritt. Typischerweise stellt die Taktleitung 2 eine kapazitive Last von etwa 2 picoFarad (pF) für den Ausgangsanschluß 10 des Treibers 4 dar. Unter Ver wendung dieser beispielhaften Annahmen ergibt sich für die Taktpulse an dem Ausgangsanschluß 10 des Treibers 4 eine ty pische RC-Zeitkonstante von etwa mehreren hundert Picosekun den. Bei einem integrierten Schaltungschip, der bei einer Frequenz von beispielsweise 1 GHz arbeitet, was Taktperioden oder Taktzyklen in der Größenordnung von 1 Nanosekunde (nS) entspricht, stellt die Zeitverzögerung von mehreren hundert Picosekunden, die durch die herkömmliche Taktschaltung von Fig. 1 eingebracht wird, einen beträchtlichen Anteil jedes Halbzykluspulses jeder Taktperiode dar. Folglich können kleine Änderungen der Verzögerungszeiten zwischen den Takt segnenten aufgrund der vorher erörterten Faktoren einen Taktversatz bewirken, der einen beträchtlichen Anteil eines Taktzyklusses annimmt. Offensichtlicherweise ist für IC- Chips, die bei hohen Frequenzen arbeiten, bei denen eine Taktsignalsynchronisation über dem Chip erforderlich ist, dieser Taktversatz nachteilig, wobei die herkömmliche Takt schaltung von Fig. 1 beträchtliche Probleme damit hat, den Taktversatz innerhalb akzeptabler Toleranzen zu steuern.

Obwohl die vorhergehende Näherung als nützliches Beispiel dient, um die nachteilige Wirkung der großen Verbindungs zeitverzögerung der Schaltung von Fig. 1 auf den Taktversatz darzustellen, ist eine mathematische Charakterisierung der RC-Verzögerung auf der Verbindung für Vergleichszwecke nütz lich. Die folgende verallgemeinerte Gleichung (Gleichung 1) kennzeichnet die RC-Gesamtverzögerungszeit (delay = Verzöge rung) der Taktleitung 2 zwischen dem Treiber 4 und dem Emp fänger 6:

In Gleichung (1) stellt Rdr die resistive Ausgangsimpedanz des Treibers 4 dar, Rint stellt die resistive Impedanz der Taktleitung 2 dar, wie sie gesehen wird, wenn man von dem ersten Ende der Leitung in die Leitung sieht, wobei das zweite Ende der Leitung mit der charakteristischen Leitungs impedanz verbunden ist, Krcv stellt die resistive Eingangs impedanz des Empfängers 6 dar, wie sie gesehen wird, wenn man von dem Anschluß 4 in die Gate-Anschlüsse des FET 17 und 19 sieht, und Cint stellt die kapazitive Impedanz der Takt leitung dar, wie sie gesehen wird, wenn man von dem ersten Ende der Leitung in die Leitung sieht, wobei das zweite Ende der Leitung mit der charakteristischen Leitungsimpedanz ver bunden ist.

Bei der herkömmlichen Taktschaltung von Fig. 1 befindet sich Krcv in der Größenordnung von Megaohm (MΩ), wodurch gilt Krcv << Rint und Rdr, wodurch die Gleichung (1) folgender maßen näherungsweise angegeben werden kann:

Wenn die RC-Verzögerung für die herkömmliche Schaltung, wie in Gleichung (2) dargestellt, festgelegt ist, folgt dann daraus, daß der Zeitversatz (Skew) aufgrund von Schwankungen von Rint und Cint infolge der vorher erörterten variablen Faktoren, wie z. B. Materialverarbeitungs-, Leistungsversor gungsspannung- und Temperaturschwankungen, wie folgt ausge drückt werden kann:

Gleichung 3 nimmt an, daß das Produkt Rint.Cint konstant ist, was im allgemeinen auch der Fall ist.

Da der Nennerterm (Rint) in Gleichung 3 im Vergleich zu dem Produkt der Terme im Zähler relativ klein ist, z. B. einige wenige Ohm, ist der Zeitversatz in der herkömmlichen Schal tung relativ groß. Die herkömmliche Taktschaltung von Fig. 1 ist aufgrund der sehr hohen Gate-Source-Eingangsimpedanz des FET-Empfängers 6 als eine Spannungsmodusverschaltung oder Taktschaltung charakterisiert, wobei der Empfänger haupt sächlich auf Spannungsauslenkungen an seinem Eingang an spricht. Folglich kennzeichnen die Gleichungen (2) und (3) jeweils die relativ große RC-Zeitverzögerung und den ent sprechenden Taktsignalversatz für die Spannungsmodusver schaltung oder die Taktschaltung von Fig. 1.

Eine Lösung, die im Stand der Technik vorgeschlagen wurde, um den Zeitversatz zu steuern, besteht darin, Treiber- und Empfängerpaare vorzusehen, die bei höheren Strom- und Lei stungspegeln arbeiten. Dieser Lösungsansatz bewirkt jedoch, daß große Stromumschaltübergänge die Leistungsdissipation und das Rauschen auf den Gleichleistungsversorgungsleitungen beträchtlich erhöhen. Folglich weist der Betrieb bei höheren Strom- und Leistungspegeln beträchtliche Nachteile auf. Zu sammenfassend kann festgestellt werden, daß ein Bedarf da nach besteht, den Taktsignalversatz bei Taktsignalvertei lungsnetzwerken auf IC-Chips zu reduzieren und zu steuern, ohne die Leistungsdissipation beträchtlich zu erhöhen oder ein übermäßiges Umschaltrauschen auf dem IC-Chip einzubrin gen.

Eine Taktschaltungsanordnung auf dem IC-Chip ist Rauschen und damit zugeordneten Problemen ausgesetzt. Insbesondere wird Rauschen in die Eintakt-Taktleitung eingebracht, die zwischen das Eintakt-Treiber- und Eintakt-Empfänger-Paar ge schaltet ist, das dieser Taktleitung zugeordnet ist. Die Rauschmenge, die in die Taktleitungen eingekoppelt wird, er höht sich mit der Zunahme der IC-Chip-Größe, da die Taktlei tungen bei größeren Chips notwendigerweise länger werden.

Bei der herkömmlichen, bekannten Taktschaltung von Fig. 1 verfälscht das auf die Taktleitung 2 eingebrachte Rauschen die Integrität der Taktpulse, die sich zwischen dem Treiber 4 und dem Empfänger 6 ausbreiten. Da der Empfänger 6 nicht inhärent unempfindlich gegenüber Rauschen ist und keine Rauschkorrektur oder Rauschbeseitigung vorsieht, wird das Taktleitungsrauschen, das an dem Eingangsanschluß 14 des Empfängers 6 eintrifft, einfach mit dem Ausgangssignal des Empfängers 6 gekoppelt, und/oder das Rauschen wird an dem Ausgangsanschluß 16 des Empfängers in ein Taktsignal-Jitter umgesetzt. Taktsignalpulse mit beträchtlichen Rauschkompo nenten, die auf demselben überlagert sind, treffen anspre chend auf das Ausgangssignal des Empfängers 6 an den Ziel schaltungen ein. Unter diesen Bedingungen weisen die Ziel schaltungen des IC-Chips üblicherweise kein optimales Ver halten auf. Folglich besteht ein Bedarf danach, die Auswir kungen des Rauschens, das in die Taktleitungen zwischen dem Treiber und dem Empfänger einer Taktschaltung eingebracht wird, zu beseitigen oder beträchtlich zu reduzieren, um ei nen im wesentlichen rauschfreien Taktsignalverlauf an eine Zielschaltung auf dem IC-Chip zu liefern.

Zusammenfassend kann festgestellt werden, daß ein Bedarf da nach besteht, eine Taktschaltungsanordnung für einen IC-Chip zu schaffen, die einerseits den Taktsignalzeitversatz redu ziert und/oder andererseits die nachteiligen Auswirkungen, die durch Rauschen hervorgerufen werden, das in Taktleitun gen in den Chip eingekoppelt wird, minimiert. Ein weiterer Bedarf besteht danach, diese Ziele im Umfeld von großen IC- Chips zu erreichen, die bei hohen Frequenzen arbeiten.

Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, eine verbesserte Takt schaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip) zu schaffen, um die bei einem Hochfrequenzbetrieb des IC-Chips auftretenden nachteiligen Effekte aufgrund von Rauschen, unterschiedlichen Taktsignal-Laufzeiten, usw., zu minimieren.

Diese Aufgabe wird durch eine Taktschaltungsanordnung auf einem integrierten Schaltungschip (IC-Chip) gemäß Anspruch 1, 12 und 19 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine neue und verbesserte IC-Taktschaltungsanordnung mit ei nem reduzierten Taktversatz geschaffen wird.

Ein weiterer Vorteil der vorliegenden Erfindung besteht da rin, daß eine neue und verbesserte Taktschaltungsanordnung zum Reduzieren des Taktversatzes auf einem IC-Chip geschaf fen wird, der bei hohen Taktsignalfrequenzen arbeitet.

Ein zusätzlicher Vorteil der vorliegenden Erfindung besteht darin, daß eine neue und verbesserte Taktschaltungsanordnung geschaffen wird, die angeordnet ist, um die nachteiligen Ef fekte zu minimieren, die durch Rauschen, das auf Taktleitun gen in einem IC-Chip eingekoppelt wird, verursacht werden.

Bei einem Aspekt der vorliegenden Erfindung umfaßt eine Taktschaltung auf einem IC-Chip einen Treiber mit einem Aus gang zum Zuführen eines Ausgangstaktsignalverlaufs über eine Taktleitung zu einem Empfänger, wobei der Empfänger eine re sistive Eingangsimpedanz aufweist, die bewirkt, daß die Taktleitung für das Treiberausgangssignal eine Impedanz mit einer Widerstands/Kapazität-Zeitkonstante (RC-Zeitkonstante) darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.

Bei einem weiteren Aspekt der vorliegenden Erfindung umfaßt der Empfänger eine Nebenschlußimpedanz, die zwischen einen Ausgangsanschluß der Taktleitung und eine Gleichleistungs versorgungsleitung geschaltet ist, wobei die Nebenschlußim pedanz einen Widerstandswert aufweist, der etwa mit einem Ausgangswiderstandswert des Treibers übereinstimmt. Der Treiber umfaßt ferner eine Stromquelle, die angeordnet ist, um einen Strom zu der Nebenschlußimpedanz und durch die Taktleitung zu einer Ausgangsimpedanz des Treibers zuzufüh ren. Diese Anordnung bewirkt, daß der Widerstandswert, der von dem Treiber gesehen wird, der in die Leitung sieht, re lativ niedrig ist, um zu ermöglichen, daß die RC-Zeitkon stante, die von dem Treiber gesehen wird, ein relativ klei ner Bruchteil einer Periode des Taktsignalverlaufs ist.

Bei noch einem weiteren Aspekt der vorliegenden Erfindung umfaßt der Treiber einen ersten Transistor mit einem ersten Stromweg und eine Impedanz, die zwischen den Treiberaus gangsanschluß und eine erste Leistungsversorgungsleitung ge schaltet ist. Der erste Transistor umfaßt eine erste Steuer elektrode, die auf den Taktsignalverlauf der Taktsignalquel le anspricht, zum Steuern der Impedanz des ersten Stromwegs. Die Empfängernebenschlußimpedanz umfaßt eine erste Vorrich tung, die als Diode konfiguriert ist, und ist zwischen den Leitungsausgangsanschluß und die erste Gleichleistungsver sorgungsleitung geschaltet. Die erste Vorrichtung ist an sprechend auf eine Taktsignalverlaufspannung an dem Eingang des Empfängers, die einen relativ hohen und niedrigen Pegel aufweist, jeweils leitend bzw. nicht-leitend. Der Empfänger umfaßt eine zweite Vorrichtung, die als Diode konfiguriert ist und zwischen einen Ausgangsanschluß des Empfängers und die zweite Leistungsversorgungsleitung geschaltet ist. Die zweite Vorrichtung ist ansprechend auf eine Spannung an dem Empfängerausgangsanschluß, die relativ zu der ersten Lei stungsversorgungsleitung einen relativ niedrigen und einen relativ hohen Pegel aufweist, jeweils leitend bzw. nicht- leitend.

Der Empfänger umfaßt ferner einen zweiten Transistor mit ei nem zweiten Stromweg und eine Impedanz, die parallel zu der zweiten Vorrichtung geschaltet ist. Der zweite Transistor umfaßt eine zweite Steuerelektrode zum Treiben der Impedanz des zweiten Stromweges, die relativ hoch bzw. relativ nied rig ist, wenn die zweite Vorrichtung jeweils leitend bzw. nicht-leitend ist. Der Empfänger umfaßt eine dritte Vorrich tung, die als Stromquelle konfiguriert ist, und die zwischen den Eingang und den Ausgang des Empfängers geschaltet ist. Die dritte Vorrichtung umfaßt einen Steueranschluß zum Steu ern des Stroms, den die dritte Vorrichtung zu der Neben schlußimpedanz zuführt.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Schaltungsdiagramm einer herkömmlichen Takt schaltung auf einen IC-Chip; und

Fig. 2 ein Schaltungsdiagramm eines Ausführungsbeispiels einer Taktschaltung auf einem IC-Chip gemäß der vorliegenden Erfindung.

Fig. 2 ist ein Schaltungsdiagramm einer CMOS-Taktschaltungs anordnung, die von einem integrierten Schaltungschip 46 ge tragen wird. Die in Fig. 2 dargestellte Taktschaltungsanord nung verteilt Taktpulszüge zu einer weiteren Schaltungsan ordnung (nicht gezeigt) auf dem integrierten Schaltungschip. Die Taktschaltungsanordnung von Fig. 2 spricht auf die Takt signalpulszüge an, die aus der Taktsignalpulsquelle 48 ge wonnen werden, die sich üblicherweise nicht auf dem inte grierten Schaltungschip 46 befindet, sondern mit der Takt schaltungsanordnung auf dem Chip mittels Anschlüsse (nicht gezeigt) des Chips verbunden ist. Die Taktsignalquelle 48 führt komplementäre Taktsignalpulszüge zu der Taktsignal quelle auf dem integrierten Schaltungschip 46 zu. Eine typi sche Frequenz für den Taktsignalpulszug, den die Quelle 48 an die Schaltungsanordnung auf dem Chip 46 zuführt, beträgt 1 GHz, obwohl die dargestellte Taktschaltungsanordnung auch ansprechend auf andere Taktsignalfrequenzen arbeiten kann, die höher oder niedriger als 1 GHz sind.

Die integrierte Taktschaltungsanordnung von Fig. 2 auf dem Chip 46 umfaßt einen Taktsignalpulstreiber 50 und einen Taktsignalpulsempfänger 52, die voneinander räumlich ge trennt sind und mittels Taktleitungen 18 und 20 miteinander verbunden sind. Der Chip 46 weist ferner einen Verstärker 55 auf, der auf Taktpulssignalverläufe mit relativ niedriger Amplitude, die durch den Empfänger 52 gewonnen werden, an spricht, um diese Signalverläufe im wesentlichen auf die Gleichspannungen an der positiven Versorgungszuleitung (Schiene) 90 und der Masseversorgungszuleitung (d. h. der ne gativen Versorgungszuleitung) 91 einer Gleichleistungsver sorgungsquelle, die die integrierten Schaltungen auf dem Chip 46 treibt, zu verstärken.

Der Treiber 50 spricht auf die komplementären Taktsignal pulszüge an, die an denselben mittels der Taktsignalquelle 48 zugeführt werden, um komplementäre Taktsignalpulszüge den Leitungen 18 und 20 und von dort dem Empfänger 52 zuzufüh ren. Die Leitungen 18 und 20 sind wie beschrieben angeord net, um auf ein Gleichtaktrauschen, d. h. Rauschen mit der gleichen Polarität und im wesentlichen der gleichen Amplitu de, anzusprechen. Der Empfänger 52 spricht auf die komple mentären Taktsignalpulszüge an, die demselben über die Lei tungen 18 und 20 zugeführt werden, um den Verstärker 55 zu treiben, der angeordnet ist, um das Gleichtaktrauschen zu beseitigen. Der Verstärker 55 gewinnt die komplementären Taktpulssignalverlaufszüge, die tatsächliche Nachbildungen der Taktsignalpulszüge sind, die die Quelle 48 an den Trei ber 50 anlegt. Die Anstiegsflanken und Abfallflanken der Taktsignalpulszüge, die von dem Verstärker 55 gewonnen wer den, treten im wesentlichen zu den gleichen Zeitpunkten wie die Anstiegsflanken und Abfallflanken der Taktsignalpulszüge auf, die die Quelle 48 an den Treiber 50 anlegt.

Die Beseitigung von Rauschen aus den Taktsignalpulszügen, die von dem Verstärker 55 der Schaltung von Fig. 2 gewonnen werden, steht im Gegensatz zu der Eintakt-Anordnung von Fig. 1, bei der das Ausgangssignal des Empfängers 6 beträchtli chen Rauschschwankungen auf der Leitung 2 ausgesetzt ist. Aufgrund der hohen Frequenz, z. B. 1 GHz, die die Taktsignal pulszugquelle 48 gewinnt, und der niedrigen Gleichleistungs versorgungsspannung (z. B. 1,3 Volt), die die Schaltungsan ordnung von Fig. 2 treibt, ist es wahrscheinlich, daß das Rauschen auf den Leitungen 18 und 20 (1) Frequenzkomponen ten, die etwa mit den Taktfrequenzen übereinstimmen, und (2) Amplitudenschwankungen einbringt, die etwa mit der Gleich leistungsversorgungsspannung übereinstimmen. Die komplemen täre Anordnung des Treibers 50, der Verdrahtungen oder Zu leitungen 18 und 20, des Empfängers 52 und des Verstärkers 55 beseitigen diese Gleichtaktrauschkomponenten und -Schwan kungen im wesentlichen aus den Taktpulssignalverlaufszügen des Empfängers.

Der Treiber 50, der Empfänger 52 und die Taktleitungen 18 und 20 bewirken, daß ein viel geringerer Taktsignalversatz eingebracht wird, als er durch die Schaltungsanordnung von Fig. 1 eingebracht wird, indem dem Ausgangssignal des Trei bers 50 eine Impedanz mit einer RC-Zeitkonstante vorgelegt wird, die ein relativ kleiner Bruchteil (z. B. etwa 10%) der Dauer eines Zyklusses des Taktsignalverlaufs ist, der sich entlang der Taktleitungen 18 und 20 ausbreitet. Die be trächtliche Verringerung der RC-Zeitkonstante, die dem Aus gangssignal des Treibers 50 vorgelegt wird, wird erhalten, indem die effektive resistive Eingangsimpedanz Rrcv des Emp fängers 52 beträchtlich verringert wird, ohne die Amplitude der Taktpulssignalverlaufszüge zu verringern, die der Trei ber 50 gewinnt.

Bei der bekannten Taktschaltungsanordnung von Fig. 1 weist der Empfänger 6 eine hohe resistive Eingangsimpedanz Rrcv zwischen dem Anschluß 14 und Masse (GND) auf. Der Wert der Impedanz Rrcv zwischen dem Anschluß 14 und Masse liegt typi scherweise in der Größenordnung von 1 Megaohm. Im Gegensatz dazu stellt der Empfänger 52 für den Treiber 50 eine resi stive Eingangsimpedanz in den Bereich von etwa 10 bis 60 Ohm dar. Die drastisch reduzierte, resistive Eingangsimpedanz, die der Empfänger 52 und die Leitungen 18 und 20 für den Treiber 50 darstellen (im Vergleich zu der Impedanz, die die Leitung 2 für den Treiber 4 (Fig. 1) darstellt), ermöglicht, daß die Schaltung von Fig. 2 im Vergleich zu der Schaltung von Fig. 1 eine beträchtliche Verringerung des Taktsignal versatzes aufweist. Aufgrund der niedrigen resistiven Impe danz stellt sowohl der Empfänger 52 für die Leitungen 18 und 20 als auch stellen die Leitungen 18 und 20 für den Treiber 50 eine RC-Zeitkonstante in der Größenordnung von etwa 100 Picosekunden (ps) dar. Dies steht im Gegensatz zu der RC- Zeitkonstante von etwa 1 Mikrosekunde (µs), die die Leitung 2 für den Treiber 4 darstellt. Folglich ist die RC-Zeitkon stante, die für die Ausgangsanschlüsse des Treibers 50 vor liegt, ein relativ kleiner Bruchteil (beispielsweise 10%) der Periode eines Zyklusses des Taktpulssignalverlaufzuges, den die Quelle 48 gewinnt. Da die Leitungen 18 und 20 und der Empfänger 52 für die Ausgangsanschlüsse des Treibers 50 eine kurze RC-Zeitkonstante darstellen, haben beträchtliche Schwankungen des Widerstandswertes und der Kapazität der Im pedanz, die von dem Treiber gesehen wird, keine wesentlichen Auswirkungen für den Zeitversatz zwischen den Anstiegs- und Abfallflanken der Taktsignalverlaufzüge, die die Quelle 48 und der Verstärker 55 gewinnen.

Es ist erwünscht, daß die resistive Eingangsimpedanz des Empfängers 52 zumindest 10 Ohm beträgt, um Oszillationen zu verhindern, die ansonsten auftreten würden. Die Oszillatio nen würden auftreten, falls die resistive Eingangsimpedanz weniger als 10 Ohm betragen würde, da die Taktleitungen 18 und 20 kapazitive und induktive Reaktanzen (Blindwiderstän de) aufweisen, die dazu tendieren, ansprechend auf die An stiegs- und Abfallflankenübergänge der Taktsignalpulse, die sich entlang der Leitungen ausbreiten, Oszillationen auf den Leitungen zu bewirken. Eine resistive Eingangsimpedanz von etwa 10 Ohm oder größer ist ausreichend groß, um solche Os zillationen beträchtlich zu dämpfen.

Der Treiber 50 umfaßt N-Kanal-Feldeffekttransistoren (FETs) 21 und 22, deren jeweilige Source-Drain-Wege zwischen Aus gangsanschlüsse 80 und 81 des Treibers und einen Anschluß geschaltet sind, der mit der Masseversorgungszuleitung (Mas seschiene) 91, d. h. der niedrigen Gleichleistungsversor gungsspannung, verbunden ist, die an der Taktschaltungsan ordnung des Chips 46 angelegt ist. Die FETs 21 und 22 umfas sen Gate-Anschlüsse, die gleichstrommäßig mit den komplemen tären Ausgängen der Taktsignalpulszugquelle 48 verbunden sind. Die FETs 21 und 22 invertieren die komplementären Taktsignalverläufe, die die Quelle 48 gewinnt, so daß, wenn die Eingangstaktsignale an den Gate-Anschlüssen der FETs 21 und 22 jeweils einen hohen bzw. einen niedrigen Pegel auf weisen, die Spannungen an den Drain-Anschlüssen der FETs 21 und 22 jeweils niedrig bzw. hoch sind, und umgekehrt. Die Taktsignalpulszüge an den Ausgangsanschlüssen 80 und 81 lie gen jeweils an den ersten Enden der Taktleitungen 18 und 20 an.

Die Taktleitungen 18 und 20 erstrecken sich entlang im we sentlichen paralleler, nahe beabstandeter Wege zwischen den Ausgangsanschlüssen 80 und 81 des Treibers 50 zu den Ein gangsanschlüssen 62 und 64 des Empfängers 52. Falls eine der Taktleitungen 18 und 20 eine Länge von etwa 400 Mikrometer aufweist, was ein typischer Wert ist, stellt dieselbe für einen der Anschlüsse 80 und 81 typischerweise einen resisti ven und kapazitiven Wert von etwa 5 Ohm bzw. 2 Picofarad dar. Da die Leitungen 18 und 20 im wesentlichen parallel und in unmittelbarer Nähe zueinander verlaufen, wird ein lokales Gleichtaktrauschen auf dem integrierten Schaltungschip 46 in beide Leitungen gekoppelt. Das in die Taktleitungen 18 und 20 gekoppelte Gleichtaktrauschen ist an den Ausgangsan schlüssen 70 und 72 des Verstärkers 55 beträchtlich redu ziert und eigentlich beseitigt.

Jede der Leitungen 18 und 20 weist ein zweites Ende auf, das jeweils mit den Eingangsanschlüssen 62 und 64 des Empfängers 52 verbunden ist. Der Empfänger 52 umfaßt einen ersten und einen zweiten Eingangspuffer 53 und 54, die jeweils auf die Taktsignalpulse an den Anschlüssen 62 und 64 an den zweiten Enden der Leitungen 18 und 20 ansprechen.

Die Puffer 53 und 54 sind zueinander identisch, sprechen je doch auf komplementäre Taktsignalpulszüge an den Anschlüssen 62 und 64 an. Folglich ist eine Beschreibung des Puffers 53 auch für den Puffer 54 ausreichend. Aufgrund der komplemen tären Natur der Taktsignalpulse, die die Puffer 53 und 54 treiben, gewinnt der Puffer 53 an seinem Ausgangsanschluß 66 einen Ausgangstaktsignalverlauf mit relativ niedriger Span nung, während der Puffer 54 an seinem Ausgangsanschluß 68 einen Ausgangstaktsignalverlauf mit relativ hoher Spannung gewinnt, und umgekehrt.

Der Puffer 53 umfaßt einen N-Kanal-FET 27, der als eine in Sperrichtung vorgespannte Diode zwischen den Anschluß 62 und Masse geschaltet ist, indem dessen Gate-Anschluß und Drain- Anschluß (die die Diodenkathode bilden) an dem Anschluß 62 miteinander verbunden sind, und indem dessen Source-Anschluß (der die Diodenanode bildet) mit der Massezuleitung 91 ver bunden ist. Die Diode, die durch den FET 27 gebildet ist, ist dabei hilfreich, zu verhindern, daß die Spannung an dem Anschluß 62 (1) unter einen vorbestimmten Wert, z. B. 300 Millivolt, abfällt, und (2) über einen vorbestimmten Wert, z. B. etwa 500 Millivolt ansteigt. Die Spannungen an dem An schluß 62 betragen folglich etwa 500 Millivolt und etwa 300 Millivolt, während die Source/Drain-Impedanz des FET 21 re lativ hoch bzw. relativ niedrig ist.

Ein Gleichstrom wird von einem N-Kanal-Feldeffekttransistor 25 zu dem Anschluß 62 und zu der Diode, die durch den FET 27 gebildet ist, zugeführt, wobei der Source/Drain-Weg des FET 25 zwischen die Anschlüsse 62 und 66 geschaltet ist, derart daß der Drain-Anschluß und der Source-Anschluß des FET 25 mit dem Anschluß 62 bzw. dem Anschluß 66 verbunden sind. Die Gleichstromquelle 172 spannt den Gate-Anschluß des FET 25 relativ zu dem Source-Anschluß des FET vor, um die Amplitude des Gleichstroms zu steuern, den der FET 25 an den Anschluß 62 zuführt. Die Gleichstromvorspannungsquelle 172 ist vor zugsweise ein Abgriff auf einem kapazitiven Spannungsteiler (nicht gezeigt), der zwischen die positive Gleichleistungs versorgungszuleitung 90 und die Massezuleitung 91 geschaltet ist. Die Vorspannung, die die Gleichstromvorspannungsquelle 172 an den Gate-Anschluß des FET 25 anlegt, hält den FET während des gesamten Betriebs der Taktschaltungsanordnung auf dem integrierten Schaltungschip 46 in einem vorwärts vorgespannten leitenden Zustand.

Der FET 25 weist eine relativ hohe Transkonduktanz (Steil heit) g_m auf; ein Ergebnis, das erreicht wird, indem der FET 25 gebildet wird, so daß derselbe eine relativ große Gate- Breite aufweist, d. h. eine Gate-Breite, die etwa 5 bis 10 mal größer als die Breite der Gate-Anschlüsse der FETs 21, 27 oder 47 ist. Als Ergebnis der hohen Transkonduktanz g_m kann der Source/Drain-Weg des Feldeffekttransistors 25 als eine konstante Gleichstromquelle für jeden beliebigen be stimmten Wert seiner Source/Gate-Vorspannung betrachtet wer den, d. h. die Spannungsdifferenz zwischen dem Anschluß 62 und der Vorspannungsquelle 72 wird dem Gate-Anschluß des FET 25 zugeführt.

Der Gleichstrom für den Source/Drain-Weg des FET 25 wird aus der positiven Gleichleistungsversorgungsspannung an der Zu leitung 90 über den Source/Drain-Weg zumindest eines der P- Kanal-FETs 23 und 47 gewonnen. Der FET 23 ist als eine Diode in einer Nebenanschlußanordnung mit dem Source/Drain-Weg des FET 47 verschaltet, da der Gate-Anschluß und der DrainAn schluß des FET 23 eine gemeinsame Verbindung mit dem An schluß 66 aufweisen, um die Diodenanode zu bilden. Der Source-Anschluß des FET 23 ist mit der positiven Gleichlei stungsversorgungsspannung an der Zuleitung 90 verbunden, um die Diodenkathode zu bilden.

Der Source/Drain-Weg des FET 47 ist mit der Diode, die durch den FET 23 gebildet ist, parallel geschaltet, da der Source-Anschluß und der Drain-Anschluß des FET 23 mit der Zuleitung 90 bzw. mit dem Anschluß 66 verbunden sind. Der Gate-Anschluß des FET 47 ist mit dem Anschluß 64 verbunden, um auf Spannungsschwankungen anzusprechen, die aus dem Takt signalpulssignalverlaufszug auf der Leitung 20 resultieren. Folglich weist die Source/Drain-Impedanz des FET 47 einen hohen Wert auf, während die Source/Drain-Impedanz des FET 22 einen hohen Wert aufweist, während die Taktsignalquelle 48 Taktsignalhalbzyklen mit einem niedrigen Pegel gewinnt. Auf grund der Parallelschaltungen der FETs 23 und 47 mit dem Drain-Anschluß des FET 25 wird immer ein beträchtlicher Gleichstromfluß durch zumindest einen der FETs 23 oder 47 zu dem Source/Drain-Weg des FET 25 vorgesehen. Die Amplitude des Stroms wird durch die Transkonduktanz und die Source- /Gate-Spannung des FET 25 gesteuert. Aufgrund der Neben schlußimpedanz der Diode, die durch den FET 27 gebildet ist, die sich in einer Nebenschlußanordnung (zu Wechselstromzwe cken) mit der Serienschaltung der Source/Drain-Wege des FET 25 und zumindest eines der FETs 23 oder 47 befindet, tritt eine relativ niedrige resistive Impedanz (z. B. 10-60 Ohm) zwischen dem Anschluß 62 und Masse für die Hochfrequenzkom ponenten des Taktpulssignalverlaufs auf, die der Treiber 50 über den Anschluß 80 an die Leitung 18 anlegt. Folglich treiben die Taktsignalpulse, die der Treiber 50 dem Anschluß 80 zuführt, eine Last mit einer kurzen RC-Zeitkonstante von typischerweise etwa 100 Picosekunden. Die im vorhergehenden erwähnten Vorteile einer solchen kurzen Zeitkonstante werden folglich durch die beschriebene Schaltung realisiert. Wie es im vorhergehenden erwähnt wurde, verhindert ferner eine re sistive Eingangsimpedanz des Empfängers 52, d. h. der Wider standswert zwischen dem Anschluß 62 oder 64 und Masse, in dem ungefähren Bereich von 10 Ohm oder größer vorteilhaft das Auftreten von Oszillationen.

Der Puffer 54, der entsprechend zu dem Puffer 53 aufgebaut ist, jedoch durch Taktsignalpulse angesteuert wird, die kom plementär zu den Taktsignalpulsen sind, die den Puffer 53 ansteuern, spricht auf die hohen und niedrigen Impedanzzu stände des FET 22 auf die gleiche Weise an, wie der Puffer 53 auf die Impedanzzustände des FET 21 anspricht, jedoch zu entgegengesetzten Zeitpunkten während der Halbzyklen der Taktsignalquelle 48.

Während des Betriebs legt die Quelle 48 ein Paar von extern zugeführten, komplementären, zweistufigen Taktsignalpulszü gen an die Gate-Anschlüsse der FETs 21 und 22 an. Die Span nungen, die die Quelle 48 an die Gate-Anschlüsse der FETs 21 und 22 anlegt, sind derart beschaffen, um die resistiven Source/Drain-Impedanzen der FETs 21 und 22 zwischen einem hohen und einem niedrigen Pegel zu ändern, wodurch bewirkt wird, daß typische Spitze-zu-Spitze-Spannungsauslenkungen (Hub) von etwa 300 Millivolt bis 500 Millivolt auf den Lei tungen 18 und 20 auftreten. Die Leitungen 18 und 20 legen zweistufige Spannungsschwankungen, die bezüglich Amplitude und Form des Signalverlaufs im wesentlichen Nachbildungen der Spannungen an den Anschlüssen 80 und 81 sind, an die Dioden an, die durch die FETs 27 und 28 gebildet werden.

Um die Beschreibung der Funktionsweise zu vereinfachen, wird angenommen, daß die Taktsignalverlaufquelle 48 Spannungen an die Gate-Anschlüsse der FETs 21 bzw. 22 anlegt, die während eines ersten Halbzyklusses der Taktsignalquelle 48 niedrig bzw. hoch sind. Die niedrigen und hohen Spannungen an den Gate-Anschlüssen der FETs 21 bzw. 22 bewirken, daß die Span nungen an den Anschlüssen 80 und 81 hoch (z. B. etwa 500 Mil livolt) bzw. niedrig (z. B. etwa 300 Millivolt) sind. Die niedrige Spannung an dem Anschluß 81 ist mit einer gewissen Dämpfung durch die Leitung 20 über den Anschluß 64 mit dem Gate-Anschluß des FET 47 gekoppelt. Folglich ist der FET 47 vorwärts (in Flußrichtung) vorgespannt, um eine niedrige Source/Drain-Impedanz zu besitzen. Folglich ist die Spannung an dem Anschluß 66 relativ hoch. Die Spannung an dem An schluß 66 ist ein wenig niedriger als die Spannung der Zu leitung 90, die durch die Diodenwirkung des FET 23 begrenzt ist, der zwischen den Anschluß 66 und die Zuleitung 90 ge schaltet ist.

Gleichzeitig weist der FET 25 eine relativ hohe Source- /Drain-Impedanz auf, da die hohe Spannung an den Anschluß 80 mit einer gewissen Dämpfung über die Leitung 18 mit dem An schluß 62 und dem Drain-Anschluß des FET 25 gekoppelt ist. Die relativ hohe Spannung an dem Drain-Anschluß des FET 25 ist lediglich ein wenig niedriger als die Vorspannung, die die Quelle 172 an den Gate-Anschluß des FET 25 anlegt, wo durch bewirkt wird, daß der FET 25 eine relativ hohe Source- /Drain-Impedanz aufweist und einen niedrigeren Strom an den Anschluß 62 zuführt, als er während eines zweiten Halb zyklusses des Taktsignalverlaufs, den die Quelle 48 gewinnt, zu dem Anschluß 62 zugeführt wird, d. h. wenn die Quelle 48 bewirkt, daß die Source/Drain-Impedanz des FET 21 niedrig ist. Während des ersten Halbzyklusses bewirken die Spannung und die Ströme in den FETs 23, 25, 27 und 47 Spannungsabfäl le von etwa (1) 0,5 Volt über dem FET 27, (2) 0,5 Volt über dem Source/Drain-Weg des FET 25, und (3) 0,3 Volt über der Parallelschaltung der FETs 23 und 47. Dadurch liegt die Spannung an dem Anschluß 66 etwa 1 Volt über dem Potential der Massezuleitung 91.

Während des zweiten Halbzyklusses der Taktsignalquelle 48, wenn die Source/Drain-Impedanzen der FETs 21 und 22 niedrig bzw. hoch sind, bewirkt die Leitung 20, daß eine hohe Span nung von etwa 0,5 Volt über die Diode, die durch den FET 28 gebildet ist, aufgebaut wird, wodurch der Anschluß 64 eine hohe Spannung an den Gate-Anschluß des FET 47 anlegt. Die Source/Gate-Spannung des FET 47 verringert sich ansprechend auf die hohe Spannung an dem Gate-Anschluß des FET 47, um die Source/Drain-Impedanz des FET 47 zu erhöhen, so daß sich der Spannungsabfall über dem Source/Drain-Weg des FET 47 auf etwa 0,5 Volt erhöht. Der Spannungsabfall über den Source- /Drain-Weg des FET 47 ist durch die Diode, die durch den FET 23 gebildet ist, begrenzt. Folglich verringert sich der Strom, der von der positiven Leistungsversorgungszuleitung 90 zu dem Anschluß 66 fließt.

Gleichzeitig weist der FET 25 eine niedrigere Source/Drain- Impedanz auf, da die niedrige Spannung an dem Anschluß 80 mit einer gewissen Dämpfung über die Leitung 18 mit dem An schluß 62 und dem Source-Anschluß des FET 25 gekoppelt ist. Der FET 25 ist nun in einem größeren Maß als während des er sten Halbzyklusses in Vorwärtsrichtung vorgespannt. Der Spannungsabfall über den Source/Drain-Weg des FET 25 ändert sich jedoch von einem Halbzyklus zu dem nächsten nicht nen nenswert, da die verringerte Source/Drain-Impedanz des FET 25 durch den verringerten Stromfluß über den Source/Drain- Weg des FET 25 weitgehend ausgeglichen ist, wobei dies aus der höheren Source/Drain-Impedanz des FET 47 resultiert. Während des zweiten Halbzyklusses bewirken die Spannungen und Ströme in den FETs 23, 25, 27 und 47 folglich Spannungs abfälle von etwa (1) 0,3 Volt über den FET 27, (2) 0,5 Volt über den Source/Drain-Weg des FET 25, und (3) 0,5 Volt über die Parallelschaltung aus den FETs 23 und 47. Dadurch befin det sich die Spannung an dem Anschluß 66 etwa 0,8 Volt über dem Potential an der Massezuleitung 91.

Folglich stimmen die Spannungsschwankungen an dem Anschluß 66 während der zwei Halbzyklen der Quelle 48 etwa mit den Spannungsschwankungen an den Anschlüssen 80 und 81 überein. Die Anstiegs- und Abfallflanken der Spannungsschwankungen an dem Anschluß 66 treten im wesentlichen gleichzeitig, d. h. innerhalb etwa 10 ps, dazu auf, wenn die Übergänge an dem Anschluß 80 auftreten.

Entsprechende, jedoch komplementäre Operationen treten in den Transistoren des Puffers 54 während des ersten und zwei ten Halbzyklusses auf. Während Spannungspegel von etwa 1,0 und 0,8 Volt an dem Anschluß 66 des Puffers 53 während des ersten und zweiten Halbzyklusses der Quelle 48 auftreten, treten folglich Spannungspegel von etwa 0,8 und 1,0 Volt an dem Anschluß 68 des Puffers 54 während des ersten und zwei ten Halbzyklusses auf.

Da die Eingangspuffer 53 und 54 immer eine niedrige resisti ve Impedanz für den Ausgang des Treibers 50 darstellen, wird das Ziel einer Zeitversatzreduzierung durch die Treiber- und Empfängerschaltungen von Fig. 2 erreicht. Insbesondere zei gen die komplementären Taktsignalverläufe, die an den Aus gangsanschlüssen 66 und 68 der Puffer 53 und 54 auftreten, einen minimalen Taktsignalzeitversatz hinsichtlich der Takt signalverläufe, die durch die Quelle 48 oder auf anderen Teilen des integrierten Schaltungschips 46 gebildet werden.

Die relative Reduzierung des Taktsignalzeitversatzes, der durch die Schaltung von Fig. 2 erreicht wird, kann mathema tisch gezeigt werden. Gleichung (1), die die allgemeine Gleichung für die RC-Gesamtverzögerung in einem Taktsignal baumsegment, das den Treiber 50, die Leitungen 18 und 20 und den Empfänger 52 umfaßt, darstellt, kann angenähert werden, da die resistive Eingangsimpedanz Rrcv, die der Empfänger 52 für die Leitungen 18 und 20 darstellt, im Vergleich zu der herkömmlichen Schaltung von Fig. 1 relativ klein ist. Für einen kleinen Wert von Rrcv, d. h. zwischen 10 und 50 Ohm, wie es im vorhergehenden erörtert wurde, kann die verallge meinerte Gleichung wie folgt angenähert werden:

Aus der angenäherten RC-Verzögerung kann der Taktsignalzeit versatz aufgrund kleiner Schwankungen von δ(Rrcv) in Rrcv und δ(Rint) in Rint wie folgt ausgedrückt werden:

Die Reduzierung des Taktsignalzeitversatzes, die durch die Schaltung von Fig. 2 bezüglich der von Fig. 1 erreicht wird, wird aus einem Vergleich der Gleichungen (3) und (5) offen sichtlich. Da der Ausgangswiderstandswert Rdr des Treibers 50 typischerweise viel größer als die resistive Impedanz Rint der Taktsignaldrähte der 18 und 20 ist, die den Treiber 50 mit dem Empfänger 52 verbinden, stellen die Terme in dem Nenner der Gleichung (5) einen Wert dar, der beträchtlich größer als der Wert ist, der durch die Terme in dem Nenner von Gleichung (3) dargestellt wird. Folglich zeigt die Glei chung (5), daß die Schaltung von Fig. 2 eine signifikante Reduzierung des Zeitversatzes (z. B. um einen Faktor von 6 oder mehr) bezüglich der Schaltung von Fig. 1 erreicht. Da die Eingangsimpedanz des Empfängers 52 drastisch reduziert ist, und da der Empfänger 52 hauptsächlich auf Stromschwan kungen und relativ kleine Spannungsschwankungen an seinen Eingängen anspricht, ist der Empfänger 52 als Strommodusemp fänger oder Eingangspuffer charakterisiert.

Es ist erwünscht, (1) die relativ niedrigen Taktsignalpuls spannungsschwankungen an den Anschlüssen 66 und 68 auf Takt signalpulsspannungen zu verstärken, die beinahe vollständig zwischen den Gleichleistungsversorgungsspannungen an den Zuleitungen 90 und 91 ausgelenkt sind, und (2) ein Gleich taktrauschen im wesentlichen zu beseitigen, das in die Takt signalpulszüge gekoppelt ist, die sich entlang der Leitungen 18 und 20 von dem Treiber 50 zu dem Empfänger 52 ausbreiten. Eine Rauschentfernung ist bei der Schaltung von Fig. 2 be sonders wichtig, bei der die Spannungsauslenkungen des An schlusses 66 und 68 lediglich etwa 0,2 Volt zwischen benach barten Halbzyklen der Quelle 48 betragen. Aufgrund dieser relativ niedrigen Amplitudenschwankungen kann das Gleich taktrauschen, daß in die Taktleitungen 18 und 20 gekoppelt wird, die Taktsignalpulszüge ohne weiteres nachteilig beein flussen, die an den Ausgangsanschlüssen 66 und 68 der Puffer 52 und 54 gewonnen werden. Falls die relativ niedrigen Spit ze-Zu-Spitze-Taktsignalpulsspannungsauslenkungen an den An schlüssen 66 und 68 an einen herkömmlichen komplementären Invertierer angelegt werden sollten, würde der Invertierer mit hoher Wahrscheinlichkeit durch das Rauschen getriggert bzw. ausgelöst werden. Folglich würden die Taktsignalpulse der Taktpulssignalverlaufzüge ernsthaft beeinträchtigt und vielleicht unbrauchbar werden. Um dieses Problem zu vermei den weist die Taktschaltungsanordnung von Fig. 2 eine Ver stärkerstufe 55 auf, die auf den Empfänger 52 anspricht. Die Verstärkerstufe 55 entfernt im wesentlichen das Gleichtakt rauschen, das an den Ausgangsanschlüssen 66 und 68 vorhanden ist, und wandelt die relativ niedrigen Spannungsauslenkungen an den Anschlüssen 66 und 68 etwa in Zuleitung-Zu-Zulei tung-Spannungsauslenkungen um.

Die Verstärkerstufe 55 umfaßt einen ersten und zweiten Dif ferenzverstärker 56 und 58, die beide auf die Taktsignal pulszüge an den Anschlüssen 66 und 68 ansprechen. Die Ver stärker 56 und 58 gewinnen komplementäre Taktsignalpulszüge, derart daß, wenn der Verstärker 56 einen Taktsignalpuls mit einer Spannung gewinnt, die beinahe die hohe positive Span nung an der Zuleitung 90 aufweist, der Verstärker 58 einen Taktsignalpuls mit einer Spannung gewinnt, die beinahe das Potential an der Massezuleitung 91 aufweist, und umgekehrt.

Der Differenzverstärker 56 umfaßt ein Paar von N-Kanal-FETs 31 und 32, die als Differentialpaar verschaltet sind. Die Gate-Anschlüsse der FETs 31 und 32 sind jeweils verschaltet, um auf die komplementären Ausgangsspannungen an den Aus gangsanschlüssen 68 und 66 anzusprechen. Der Source/Drain- Weg des N-Kanal-FET 33 ist zwischen die Massezuleitung 91 und eine gemeinsame Verbindung für die Source-Anschlüsse der FETs 31 und 32 geschaltet. Der Drain-Anschluß des FET 31 ist über eine Diode, die durch eine gemeinsame Verbindung des Drain-Anschlusses und des Gate-Anschlusses des P-Kanal-FET 29 gebildet ist, um die Diodenanode zu bilden, mit der posi tiven Zuleitung 90 verbunden. Die Diodenkathode, die dem Source-Anschluß des FET 29 entspricht, ist mit der positiven Leistungsversorgungsspannung an der Zuleitung 90 verbunden. Die gemeinsame Verbindung des Drain-Anschlusses und des Gate-Anschlusses des FET 29 ist mit dem Drain-Anschluß des N-Kanal-FET 31 verbunden. Die gemeinsame Verbindung der Drain-Anschlüsse der FETs 29 und 31 ist mit dem Gate-An schluß des N-Kanal-FET 33 verbunden, dessen Source/Drain-Weg mit dem Source-Anschlüssen der N-Kanal-FETs 31 und 32 ver bunden ist. Der Source-Anschluß des FET 33 ist mit der Mas sezuleitung 91 verbunden, während der Drain-Anschluß des FET 33 mit den Source-Anschlüssen der FETS 31 und 32 verbunden ist. Der P-Kanal-FET 30 hat einen Source-Anschluß, der mit der positiven Zuleitung 90 verbunden ist, und einen Source- /Drain-Weg in Serie zu dem Source/Drain-Weg des N-Kanal-FET 32. Der Gate-Anschluß des FET 30 ist mit dem Ausgangsan schluß 72 des Verstärkers 58 verbunden, der eine Ausgangs spannung aufweist, die zu der Ausgangsspannung des Verstär kers 56 an dem Anschluß 70 komplementär ist. Der Anschluß 70 befindet sich an den gemeinsamen Drain-Anschlüssen der FETs 30 und 32.

Ansprechend auf die Spannungen an den Anschlüssen 66 und 68, die jeweils während des vorher beschriebenen ersten Halbzyk lusses der Quelle 48 einen hohen bzw. niedrigen Wert aufwei sen, weisen die Source/Drain-Wege der FETs 32 und 31 jeweils eine niedrige bzw. hohe Impedanz auf. Dadurch befindet sich der Anschluß 84 an dem Drain-Anschluß des FET 31 an einer hohen Spannung. Die Diodenwirkung des FET 29 verhindert, daß die Spannung an dem Drain-Anschluß des FET 31 die Spannung an der Zuleitung 90 erreicht. Die hohe Spannung an dem An schluß 84 treibt die Gate-Anschlüsse der FETs 30 und 33, wo durch bewirkt wird, daß die Source/Drain-Impedanzen der FETs 30 und 33 jeweils relativ hoch bzw. niedrig sind. Dadurch verringern sich die Spannungen der Source-Anschlüsse der FETs 31 und 32, wobei sich die Spannung an dem DrainAn schluß des FET 32 an dem Ausgangsanschluß 70 verringert. Gleichzeitig verringert sich der Stromfluß von der Zuleitung 90 durch den Source/Drain-Weg des FET 30, um dabei hilfreich zu sein, die Spannung an dem Ausgangsanschluß 70 des Ver stärkers 56 in Richtung Massepotential zu bringen. Gleich zeitig führt der Ausgangsanschluß 72 des Differenzverstär kers 58 eine hohe Spannung zu dem Anschluß 84 und den Gate- Anschlüssen der FETs 30 und 33 zu, wodurch die Spannung an den Source-Anschlüssen der FETs 31 und 32 weiter tendenziell verringert wird. Die kumulative Wirkung besteht darin, daß die Spannung des Anschlusses 70 tatsächlich schnell auf das Massepotential der Zuleitung 91 abfällt, so daß an dem An schluß 70 innerhalb etwa 110 ps eines negativ verlaufenden Übergangs der Taktsignalquelle 48 ein negativ verlaufender Übergang auftritt.

Während des vorher beschriebenen zweiten Halbzyklusses der Taktquelle 48 weisen die FETs 32 und 31 eine hohe bzw. nied rige Source/Drain-Impedanz auf, wenn die Spannungen an den Anschlüssen 66 und 68 jeweils niedrig bzw. hoch sind. Gleichzeitig legt der Ausgangsanschluß 72 des Verstärkers 58 eine niedrige Spannung (1) an den Gate-Anschluß des FET 30 an, um den FET 30 einzuschalten, (2) an den Gate-Anschluß des FET 33 an, um den FET 33 auszuschalten, und (3) an den Drain-Anschluß des FET 31 an. Die niedrige Drain-Spannung des FET 31 (die auf eine maximale Abweichung von der Span nung der Zuleitung 90 durch die Diode 29 begrenzt ist) ist über den Source/Drain-Weg mit niedriger Impedanz des FET 31 mit dem Drain-Anschluß des FET 33 und mit dem Source-An schluß des FET 32 gekoppelt. Die kumulative Wirkung besteht darin, daß die Spannung an den Anschluß 70 tatsächlich schnell auf das positive Potential des Leistungsversorgungs anschlusses an der Zuleitung 90 ansteigt. Die zeitlichen Verläufe der positiv/negativ verlaufenen Übergänge an dem Anschluß 70 relativ zu den Übergängen der Taktsignalquelle 48 stimmen etwa überein.

Die Operation des Differenzverstärkers 58 ansprechend auf die positiv/negativ verlaufenden Übergänge an den Anschlüs sen 66 und 68 stimmt exakt mit der für den Differenzverstär ker 56 beschriebenen Operation überein, jedoch auf eine kom plementäre Weise, da der N-Kanal-FET 36, der sich in Serie zu dem Dioden-verschalteten P-Kanal-FET 34 befindet, ver schaltet ist, um auf die Spannung an den Anschluß 66 anzu sprechen. Der N-Kanal-FET 37 ist über den Source/Drain-Weg des P-Kanal-FET 35, dessen Gate-Anschluß mit dem Ausgangsan schluß 70 des Verstärkers 56 verbunden ist, in Serie zu der Zuleitung 90 geschaltet. Der Source/Drain-Weg des N-Kanal- FET 38 ist zwischen die Massezuleitung 91 und die verbunde nen Source-Anschlüsse der FETs 36 und 37 geschaltet.

Die Differenzverstärker 56 und 58 beseitigen im wesentlichen das in die Leitungen 18 und 20 eingekoppelte Gleichtaktrau schen. Das Gleichtaktrauschen weist an den Anschlüssen 66 und 68 die gleiche Polarität und im wesentlichen die gleiche Amplitude auf. Diese Rauschkomponenten werden während der ersten Halbzyklen des Taktausgangssignals der Quelle 48 durch die Verstärker 56 und 58 subtrahiert. Während der an deren Halbzyklen der Taktsignalquelle 48 werden die Aus gangsspannungen der Verstärker 56 und 58 auf der positiven Leistungsversorgungsspannung der Zuleitung 90 gehalten. Da die Ausgangssignale der Differenzverstärker 56 und 58 nicht auf die Gleichtaktrauschkomponenten ansprechen, verändern sich die Spannungen an den Ausgangsanschlüssen 70 und 72 nicht ansprechend auf die Gleichtaktrauschkomponenten.

Die Operation des Differenzverstärkers 56 ansprechend auf die Gleichtaktrauschkomponenten ist während der entgegenge setzten ersten und zweiten Halbzyklen der Quelle 48 ein we nig unterschiedlich. Während der ersten Halbzyklen, während die Source/Drain-Wege der FETs 21 und 22 jeweils hohe bzw. niedrige Impedanzen aufweisen, sind die Spannungen an den Ausgangsanschlüssen 70 und 72 der Differenzverstärker 56 und 58 jeweils niedrig bzw. hoch. Die hohe Spannung an dem An schluß 72 schaltet den FET 30 aus und den FET 33 ein. Folg lich wird über den Source/Drain-Weg des FET 30 eine hohe Im pedanz vorgesehen, so daß der Anschluß 30 von der Zuleitung 90 entkoppelt ist. Die Gleichtaktrauschkomponenten mit glei cher Polarität und Amplitude an den Anschlüssen 66 und 68, die zu den Gate-Anschlüssen der FETs 31 und 32 zugeführt werden, werden aufgrund der gemeinsamen Verbindung der Source-Anschlüsse der FETs 31 und 32 mit dem Drain-Anschluß des FET 33 durch den Verstärker 56 subtrahiert, derart daß die Spannung an dem Anschluß 70 k(A-B) ist, wobei k eine Proportionalitätskonstante ist, und wobei A und B jeweils die Amplituden der Spannungen der Gleichtaktrauschkomponen ten an den Gate-Anschlüssen der FETs 31 und 32 sind. Da A und B die gleiche Polarität und im wesentlichen die gleichen Amplituden aufweisen, wird die Spannung an dem Anschluß 70 durch die Gleichtaktrauschkomponenten nicht verändert.

Während der zweiten Halbzyklen der Quelle 48, während die Spannungen an den Ausgangsanschlüssen 70 und 72 jeweils hoch bzw. niedrig sind, werden die Gleichtaktrauschkomponenten in dem Differenzverstärker 58 subtrahiert, wodurch bewirkt wird, daß die Spannung an dem Anschluß 72 auf einem niedri gen Wert beibehalten wird. Die niedrige Spannung an dem An schluß 72 wird an den Gate-Anschluß des P-Kanal-FET 30 an gelegt, um den FET 30 einzuschalten, wodurch bewirkt wird, daß die Leistungsversorgungsspannung an der Zuleitung 90 an den Anschluß 70 angelegt wird. Während dieser Halbzyklen schaltet außerdem die niedrige Spannung des Anschlusses 72, die an den Gate-Anschluß des FET 33 angelegt ist, den FET 33 aus, um einen wesentlichen Stromfluß durch den Source- /Drain-Weg des FET 32 zu verhindern, um das Beibehalten der Spannung an dem Anschluß 70 auf der Spannung der Zuleitung 90 zu unterstützen.

Während der Halbzyklen der Taktsignalquelle 48, wenn die Source/Drain-Impedanzen der FETs 21 und 22 jeweils niedrig bzw. hoch sind, beeinflußt folglich das Gleichtaktrauschen, das in die Taktleitungen 18 und 20 eingekoppelt wird, die hohe Ausgangsspannung des Verstärkers 56 nicht.

Claims

1. Taktschaltungsanordnung auf einem integrierten Schal tungschip (IC-Chip, 46), wobei die Taktschaltungsan ordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung folgende Merkmale auf weist:
einen Treiber (50) mit einem Ausgang zum Gewinnen ei nes Ausgangstaktsignalverlaufs ansprechend auf den Taktsignalverlauf der Taktsignalverlaufquelle;
eine Taktleitung (18, 20) mit einem ersten Ende, das mit dem Ausgang des Treibers gekoppelt ist;
einen Empfänger (52) mit einem Eingang, der mit einem zweiten Ende der Taktleitung (18, 20) gekoppelt ist, wobei der Empfänger eine resistive Eingangsimpedanz aufweist, die bewirkt, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang führt, für den Treiberausgang eine Impedanz mit einer Widerstand- /Kapazität-Zeitkonstante darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.

2. Taktschaltungsanordnung gemäß Anspruch 1, bei der die Taktleitung (18, 20) kapazitive und induktive Reaktan zen aufweist, die ansprechend auf Taktsignalverlauf übergänge tendenziell Oszillationen auf der Taktlei tung (18, 20) hervorrufen, und bei der die resistive Eingangsimpedanz des Empfängers (52) eine Größe auf weist, um die Oszillationen beträchtlich zu dämpfen.

3. Taktschaltungsanordnung gemäß Anspruch 2, bei der die resistive Eingangsimpedanz des Empfängers (52) größer als etwa 10 Ohm ist.

4. Taktschaltungsanordnung gemäß Anspruch 3, bei der die resistive Eingangsimpedanz des Empfängers (52) kleiner als etwa 70 Ohm ist.

5. Taktschaltungsanordnung gemäß einem der vorhergehenden Ansprüche, bei der die Widerstand/Kapazität-Zeitkon stante kleiner als etwa 15% der Periode des Taktsi gnalverlaufs ist.

6. Taktschaltungsanordnung gemäß einem der vorhergehenden Ansprüche, bei der der Empfänger (52) eine Stromquelle (25, 26) aufweist, um an den Eingang des Empfängers (52) einen Strom zuzuführen, der ansprechend auf einen Pegel eines Taktsignalverlaufs, der von der Taktlei tung (18, 20) an den Eingang des Empfängers zugeführt wird, variiert, wobei die Stromquelle mit dem Eingang des Empfängers gekoppelt ist, um die resistive Ein gangsimpedanz des Empfängers zu beeinflussen.

7. Taktschaltungsanordnung gemäß Anspruch 6, bei der der Strom, der von der Stromquelle an den Eingang des Emp fängers zugeführt wird, sich mit jeweiligen Verringe rungen und Erhöhungen des Pegels des Taktsignalver laufs, der an den Eingang des Empfängers zugeführt wird, erhöht und verringert.

8. Taktschaltungsanordnung gemäß Anspruch 7, bei der der Empfänger (52) eine Nebenschlußimpedanz (27, 28) auf weist, die zwischen den Eingang des Empfängers und ei ne Leitung (91) eines Paars von Leistungsversorgungs leitungen (90, 91) des IC-Chips geschaltet ist, wobei die Nebenschlußimpedanz (27, 28) und die Stromquelle (25, 26) angeordnet sind, um die Amplitude des Taktsi gnalverlaufs, der an den Eingang des Empfängers zuge führt wird, im wesentlichen zu begrenzen und die resi stive Eingangsimpedanz des Empfängers zu beeinflussen.

9. Taktschaltungsanordnung gemäß Anspruch 8, die ferner eine Verstärkungsstufe (55) aufweist, die mit einem Ausgang des Empfängers (52) gekoppelt ist, zum Gewin nen eines verstärkten Taktsignalverlaufs an einem Aus gang der Verstärkungsstufe, wobei die Verstärkungsstu fe aufgebaut und angeordnet ist, um Taktsignalverlauf schwankungen mit relativ geringer Amplitude an dem Ausgang des Empfängers auf im wesentlichen eine hohe und niedrige Leistungsversorgungsspannung des IC-Chips an dem Ausgang der Verstärkungsstufe zu verstärken, wobei der verstärkte Taktsignalverlauf Taktsignalver laufübergänge aufweist, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle (48) zusammenfallen.

10. Taktschaltungsanordnung gemäß einem der vorhergehenden Ansprüche, bei der der Treiber (50) angeordnet ist, um einen ersten und zweiten komplementären Taktsignalver lauf an einem jeweiligen ersten und zweiten Ausgang desselben zu erhalten, wobei der Empfänger (52) einen ersten und zweiten Eingang aufweist, und wobei die Taktleitung (18, 20) eine erste und zweite Taktleitung aufweist, die jeweils zwischen den ersten und zweiten Ausgang des Treibers (50) und den ersten und zweiten Eingang des Empfängers (52) geschaltet sind, wobei die erste und zweite Taktleitung auf dem IC-Chip (46) der art angeordnet sind, daß Rauschen, das entweder in die erste oder zweite Taktleitung eingekoppelt wird, ten denziell in die andere der ersten und zweiten Taktlei tung eingekoppelt wird, wobei der Empfänger aufgebaut und angeordnet ist, um Rauschen gleicher Amplitude und Polarität, das in den ersten und zweiten Eingang des selben durch die ersten und zweiten Taktleitung einge koppelt wird, im wesentlichen zu unterdrücken.

11. Taktschaltungsanordnung gemäß Anspruch 10, bei der der Empfänger (52) eine Rauschunterdrückungsstufe zum Un terdrücken des Rauschens gleicher Amplitude und Pola rität an dem ersten und zweiten Eingang des Empfängers (52) aufweist, wobei die Rauschunterdrückungsstufe das Rauschen während eines abwechselnden ersten und zwei ten Abschnitts jedes Zyklusses des Taktsignalverlaufs der Taktsignalverlaufquelle (48) unterdrückt, wobei der erste und zweite Ausgang einen jeweiligen ersten und zweiten komplementären Taktsignalverlauf mit Takt signalverlaufübergängen gewinnt, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalver laufs der Taktsignalverlaufquelle zusammenfallen.

12. Taktschaltungsanordnung auf einem integrierten Schal tungschip (IC-Chip, 46), wobei die Taktschaltungsan ordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung zwischen ein Paar von Gleichleistungsversorgungsleitungen (90, 91) des IC- Chips (46) geschaltet ist, wobei die Taktschaltungsan ordnung folgende Merkmale aufweist:
einen Treiber (50) mit einem Ausgang zum Gewinnen von Taktsignalverläufen ansprechend auf den Taktsignalver lauf der Taktsignalverlaufquelle, wobei der Treiber zwischen den Ausgang derselben und eine Leitung (91) des Paars von Leistungsversorgungsleitungen (90, 91) des IC-Chips (46) geschaltet ist;
eine Taktleitung (18, 20) mit einem ersten Ende, das mit dem Ausgang des Treibers gekoppelt ist; und
einen Empfänger (52) mit einem Eingang, der mit einem zweiten Ende der Taktleitung gekoppelt ist, wobei der Empfänger folgende Merkmale aufweist:
eine Nebenschlußimpedanz (27, 28), die zwischen den Eingang und die eine Leitung (91) des Paars von Leistungsversorgungsleitungen gekoppelt ist, wobei die Nebenschlußimpedanz einen Widerstandswert auf weist, der näherungsweise mit einem Ausgangswider standswert des Treibers übereinstimmt, und
eine Stromquelle (25, 26), die mit dem Eingang ge koppelt ist, wobei die Stromquelle angeordnet ist, um an die Nebenschlußimpedanz und über die Taktlei tung an den Ausgang des Treibers einen Strom zuzu führen.

13. Taktschaltungsanordnung gemäß Anspruch 12, bei der die Nebenschlußimpedanz (27, 28) und die Stromquelle (25, 26) angeordnet sind, um zu bewirken, daß ein Pegel ei nes Taktsignalverlaufs an dem Eingang des Empfängers mit einem Wert variiert, der wesentlich niedriger als die volle Spannung zwischen dem Paar von Leistungsver sorgungsleitungen ist.

14. Taktschaltungsanordnung gemäß Anspruch 13, bei der sich der Strom, der von der Stromquelle zugeführt wird, ansprechend auf jeweilige Verringerungen und Er höhungen des Pegels des Taktsignalverlaufs an dem Ein gang des Empfängers erhöht und verringert.

15. Taktschaltungsanordnung gemäß Anspruch 14, die ferner eine Konstantspannungsquelle (172) aufweist, die mit einem Steuereingang der Stromquelle gekoppelt ist, wo bei die Stromquelle, die konstante Spannung und der Taktsignalverlauf an dem Eingang des Empfängers mit einander gekoppelt sind, so daß sich der Strom, der von der Stromquelle zugeführt wird, ansprechend auf jeweilige Amplituden-Verringerungen und -Erhöhungen des Taktsignalverlaufs an dem Eingang des Empfängers relativ zu der konstanten Spannung erhöht und verrin gert.

16. Taktschaltungsanordnung gemäß Anspruch 14, die ferner eine Verstärkungsstufe (55) aufweist, die mit einem Ausgang des Empfängers (52) gekoppelt ist, zum Gewin nen eines verstärkten Taktsignalverlaufs an einem Aus gang der Verstärkungsstufe, wobei der verstärkte Takt signalverlauf Taktsignalverlaufübergänge aufweist, die im wesentlichen mit den Taktsignalverlaufübergängen des Taktsignalverlaufs der Taktsignalverlaufquelle (48) zusammenfallen, wobei der verstärkte Taktsignal verlauf einen Pegel aufweist, der mit einem Wert vari iert, der im wesentlichen mit der vollen Spannung zwi schen dem Paar von Leistungsversorgungsleitungen (90, 91) übereinstimmt.

17. Taktschaltungsanordnung gemäß einem der Ansprüche 12 bis 16, bei der:
der Treiber (50) einen ersten Taktsignalverlauf und einen komplementären zweiten Taktsignalverlauf an ei nem jeweiligen ersten und zweiten Ausgang desselben gewinnt,
der Empfänger (52) einen ersten und zweiten Ausgang aufweist, und
die Taktleitung (18, 20) eine erste und zweite Takt leitung aufweist, die jeweils zwischen den ersten und zweiten Ausgang des Treibers (50) und den ersten und zweiten Eingang des Empfängers (52) geschaltet sind, wobei die erste und zweite Taktleitung auf dem IC-Chip (46) angeordnet sind, so daß Rauschen, das entweder in die erste oder zweite Taktleitung eingekoppelt wird, tendenziell in die andere der ersten und zweiten Takt leitung gekoppelt wird, wobei der Empfänger aufgebaut und angeordnet ist, um Rauschen gleicher Amplitude und Polarität, das von der ersten und zweiten Taktleitung in den ersten und zweiten Eingang desselben gekoppelt wird, im wesentlichen zu unterdrücken.

18. Taktschaltungsanordnung gemäß einem der Ansprüche 12 bis 16, bei der die Nebenschlußimpedanz (27, 28) und eine Impedanz der Stromquelle (25, 26) zu einer resi stiven Eingangsimpedanz des Empfängers (52) beiträgt, wobei die Eingangsimpedanz des Empfängers bewirkt, daß die Taktleitung, die den Ausgangstaktsignalverlauf zu dem Eingang des Empfängers führt, für den Treiberaus gang eine Impedanz mit einer Widerstand/Kapazität- Zeitkonstante darstellt, die ein relativ kleiner Bruchteil einer Periode des Taktsignalverlaufs ist.

19. Taktschaltungsanordnung auf einem integrierten Schal tungschip (IC-Chip, 46), wobei die Taktschaltungsan ordnung angepaßt ist, um auf einen Taktsignalverlauf einer Taktsignalverlaufquelle (48) anzusprechen, wobei die Taktschaltungsanordnung zwischen eine erste und zweite Gleichleistungsversorgungsleitung (90, 91) des IC-Chips (46) geschaltet ist, wobei die Taktschal tungsanordnung folgende Merkmale aufweist:
einen Treiber (50) mit einem Ausgang (80) zum Gewinnen eines Taktsignalverlaufs ansprechend auf den Taktsi gnalverlauf der Taktsignalverlaufquelle (48), wobei der Treiber einen ersten Transistor (21) mit einem er sten Stromweg und einer Impedanz aufweist, der zwi schen den Ausgang (80) und die erste Leistungsversor gungsleitung (91) geschaltet ist, wobei der erste Transistor eine erste Steuerelektrode, die auf den Taktsignalverlauf der Taktsignalverlaufquelle an spricht, zum Steuern der Impedanz des ersten Stromwegs aufweist;
eine Taktleitung (18) mit einem ersten Ende, das mit dem Ausgang verbunden ist; und
einen Empfänger (52) mit einem Eingang (62), der mit einem zweiten Ende der Taktleitung verbunden ist, wo bei der Empfänger folgende Merkmale aufweist:
eine erste Vorrichtung (27), die als eine Diode konfiguriert ist, und die zwischen den Eingang (62) und die erste Leistungsversorgungsleitung (91) geschaltet ist, wobei die Vorrichtung ansprechend auf eine Taktsignalverlaufspannung an dem Eingang, die einen relativ hohen und einen relativ niedrigen Pegel aufweist, jeweils leitend bzw. nicht-leitend ist;
eine zweite Vorrichtung (23), die als eine Diode konfiguriert ist, und die zwischen einen Ausgang (66) des Empfängers und die zweite Leistungsversor gungsleitung (90) geschaltet ist, wobei die zweite Vorrichtung ansprechend auf eine Spannung an dem Ausgang, die einen relativ niedrigen und einen re lativ hohen Pegel aufweist, jeweils leitend bzw. nicht-leitend ist;
einen zweiten Transistor (47) mit einem zweiten Stromweg und einer Impedanz, der mit der zweiten Vorrichtung (23) parallel geschaltet ist, wobei der zweite Transistor eine zweite Steuerelektrode zum Treiben der Impedanz des zweiten Stromwegs auf ei nen relativ hohen und auf einen relativ niedrigen Pegel aufweist, wenn die zweite Vorrichtung jeweils leitend bzw. nicht-leitend ist; und
eine dritte Vorrichtung (25), die als Stromquelle konfiguriert ist, und die zwischen den Eingang (62) und den Ausgang (66) des Empfängers geschaltet ist, wobei die dritte Vorrichtung einen Steuereingang zum Steuern des Stroms, der von der Stromquelle an den Eingang zugeführt wird, aufweist.

20. Taktschaltungsanordnung gemäß Anspruch 19, bei der die erste Vorrichtung, die als eine Diode konfiguriert ist, eine resistive Impedanz aufweist, die im wesent lichen mit einer resistiven Ausgangsimpedanz des Trei bers übereinstimmt.

21. Taktschaltungsanordnung gemäß Anspruch 19 oder 20, bei der die zweite Vorrichtung als eine Diode konfiguriert ist, und die Stromquelle angeordnet ist, um die Ampli tude eines Taktsignalverlaufs an dem Eingang des Emp fängers im wesentlichen zu begrenzen und die resistive Eingangsimpedanz des Empfängers zu beeinflussen.

22. Taktschaltungsanordnung gemäß einem der Ansprüche 19 bis 21, die ferner eine Konstantspannungsquelle (172) aufweist, die mit der Steuerelektrode der Stromquelle (25) gekoppelt ist, wobei die Stromquelle, die kon stante Spannung und die Taktsignalverlaufspannung an dem Eingang des Empfängers miteinander gekoppelt sind, so daß sich der Strom, der von der Stromquelle zuge führt wird, ansprechend auf jeweilige Amplituden-Ver ringerungen und -Erhöhungen der Taktsignalverlaufspan nung an dem Eingang des Empfängers relativ zu der kon stanten Spannung erhöht und verringert.

23. Taktschaltungsanordnung gemäß einem der Ansprüche 19 bis 22, bei der der Empfänger (52) einen komplementä ren Eingang aufweist, der mit der zweiten Steuerelek trode verbunden ist, zum Gewinnen einer Spannung, die zu einer Spannung an dem Eingang des Empfängers, der mit der Taktleitung verbunden ist, komplementär ist, wobei die Impedanz des zweiten Stromwegs während eines abwechselnden ersten und zweiten Abschnitts jedes Zyk lusses des Taktsignalverlaufs der Taktsignalverlauf quelle auf eine relativ hohe bzw. eine relativ niedri ge Impedanz getrieben wird.

24. Taktschaltungsanordnung gemäß Anspruch 23, bei der:
die erste Vorrichtung, die als eine Diode konfiguriert ist, einen Transistor aufweist, dessen Stromweg zwi schen den Eingang und die erste Gleichleistungsversor gungsleitung geschaltet ist,
die zweite Vorrichtung, die als eine Diode konfigu riert ist, einen Transistor aufweist, dessen Stromweg zwischen den Ausgang des Empfängers und die zweite Gleichleistungsversorgungsleitung geschaltet ist, und
die dritte Vorrichtung, die als Konstantstromquelle konfiguriert ist, einen Transistor aufweist, dessen Stromweg zwischen den Eingang und Ausgang des Empfän gers geschaltet ist.

25. Taktschaltungsanordnung gemäß Anspruch 24, bei der so wohl der erste Transistor des Treibers, der Transistor der ersten Vorrichtung, die als eine Diode konfigu riert ist, und der Transistor der dritten Vorrichtung, die als eine Stromquelle konfiguriert ist, ein Feldef fekttransistor (FET) ist, dessen Kanal einen ersten Leitfähigkeitstyp aufweist, und bei der sowohl der zweite Transistor als auch der Transistor der zweiten Vorrichtung ein FET ist, dessen Kanal einen zweiten Leitfähigkeitstyp aufweist.

26. Taktschaltungsanordnung gemäß einem der Ansprüche 19 bis 25, die ferner eine Verstärkungsstufe (55) auf weist, die mit dem Ausgang des Empfängers (52) gekop pelt ist, zum Gewinnen eines verstärkten Taktsignal verlaufs, wobei der verstärkte Taktsignalverlauf Takt signalverlaufübergänge aufweist, die im wesentlichen mit dem Taktsignalverlaufübergängen des Taktsignalver laufs der Taktsignalverlaufquelle zusammenfallen, und wobei der verstärkte Taktsignalverlauf einen Pegel aufweist, der mit einem Wert variiert, der im wesent lichen mit der vollen Spannung zwischen der ersten und zweiten Gleichleistungsversorgungsleitung (90, 91) übereinstimmt.

27. Taktschaltungsanordnung gemäß einem der Ansprüche 19 bis 26, bei der:
der Treiber einen ersten Taktsignalverlauf und einen zweiten komplementären Taktsignalverlauf an einem je weiligen ersten bzw. zweiten Ausgang desselben ge winnt,
der Empfänger (52) einen ersten und zweiten Eingang aufweist, und
die Taktleitung (18, 20) eine erste und zweite Takt leitung aufweist, die jeweils zwischen den ersten und zweiten Ausgang des Treibers (50) und den ersten und zweiten Eingang des Empfängers (52) geschaltet sind, wobei die erste und zweite Taktleitung auf dem IC-Chip (46) angeordnet sind, so daß Rauschen, das entweder in die erste oder die zweite Taktleitung eingekoppelt wird, tendenziell in die andere der ersten und zweiten Taktleitung eingekoppelt wird, wobei der Empfänger (52) aufgebaut und angeordnet ist, um Rauschen glei cher Amplitude und Polarität, das von der ersten und zweiten Taktleitung in den ersten und zweiten Eingang desselben eingekoppelt wird, im wesentlichen zu unter drücken.

28. Taktschaltungsanordnung gemäß einem der Ansprüche 19 bis 27, bei der eine resistive Impedanz der Taktlei tung und eine Eingangsimpedanz des Empfängers bewir ken, daß die Taktleitung, die den Ausgangstaktsignal verlauf zu dem Eingang des Empfängers führen, für den Ausgang des Treibers eine resistive Impedanz mit einer Widerstand/Kapazität-Zeitkonstante darstellen, die ein relativ kleiner Bruchteil eines Zyklusses des Taktsi gnalverlaufs der Taktsignalverlaufquelle (50) ist.