DE10149585C2 - Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung - Google Patents
Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer VerzögerungseinrichtungInfo
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Description
Die Erfindung bezieht sich auf eine integrierbare, steuerbare
Verzögerungseinrichtung mit einem Eingangsanschluß für ein zu
verzögerndes Eingangssignal, einem Ausgangsanschluß für ein
verzögertes Ausgangssignal sowie einem Steueranschluß für ein
die Verzögerungszeit steuerndes Steuersignal. Die Erfindung
bezieht sich außerdem auf eine Verwendung einer solchen inte
grierbaren, steuerbaren Verzögerungseinrichtung. Schließlich
bezieht sich die Erfindung auf ein Verfahren, um ein Taktsi
gnal zu verzögern, wobei eine solche Verzögerungseinrichtung
verwendet wird.
Solche integrierbaren, steuerbaren Verzögerungseinrichtungen
werden vielfach zur Verzögerung eines Taktsignals in inte
grierten Halbleiterschaltungen verwendet. Eine besondere An
wendung der Verzögerungseinrichtung liegt in einem Verzöge
rungsregelkreis vor. Verzögerungsregelkreise werden in digi
tal arbeitenden Schaltungen eingesetzt, um Taktsignale mit
vorbestimmter Phasenlage zu erzeugen. Beispielsweise wird in
synchron betriebenen integrierten Halbleiterspeichern, die
nach dem Double Data Rate-Prinzip arbeiten, sogenannten DDR
SDRAMs (Double Data Rate Synchronous Dynamic Random Access
Memories) eine Verzögerungsregelschleife dazu verwendet, um
unter Berücksichtigung von internen Signallaufzeiten ein
Taktsignal ausgangsseitig zu erzeugen, das auszugebende Daten
synchron mit einem an anderer Stelle der integrierten Schal
tung zugeführten Eingangstaktsignal bereitstellt.
Ein Verzögerungsregelkreis vergleicht das der Verzögerungs
einheit eingangsseitig zugeführten Taktsignal mit dem aus
gangsseitig erzeugten, verzögerten Taktsignal und stellt die
Verzögerung in Abhängigkeit von der Phasendifferenz soweit
nach, daß die Phasendifferenz möglichst auf Null ausgeregelt
wird. Es ist besonders wesentlich, daß der ausgangsseitig
vorliegende Takt möglichst stabil ist und jitterfrei vor
liegt. Beispielsweise soll der ausgangsseitige Takt möglichst
unbeeinflußt von Schwankungen der Versorgungsspannung sein
und unabhängig von der Aussteuerung der Verzögerungseinheit
bezüglich ihrer momentan eingestellten Verzögerungszeit.
Eine Verzögerungseinrichtung gemäß der nachveröffentlichten
deutschen Patentanmeldung 101 30 122.7-42 ist als sogenannte
Tapped Delay Line ausgeführt. Dort sind Inverter in Reihe ge
schaltet. Das längs der Verzögerungskette verzögerte Signal
ist über von der Verzögerungskette abzweigende Signalpfade
abgreifbar. Die Signalpfade sind ausgangsseitig an einem ge
meinsamen Knoten gekoppelt. Diese abzweigenden Signalpfade
enthalten jeweils einen Tristate-Inverter, der entweder das
zu verzögernde Signal weiterleitet oder hochohmig geschaltet
ist. Der ausgangsseitige Knoten hat eine hohe Kapazität, die
proportional zur Anzahl der Inverterstufen in der Verzöge
rungskette ist. Die Tristate-Inverter schalten relativ lang
sam. Nach dem Abgriff des Signals aus der Kette der Inverter
ist zusätzlich noch die durch den Tristate-Inverter und einen
gegebenenfalls nachgeschalteten Inverter bewirkte Signalver
zögerung zu berücksichtigen. Schließlich hat ein Inverter der
Verzögerungskette zwei ausgangsseitig an ihm angeschlossene
Eingangslasten zu treiben, nämlich den nachgeschalteten In
verter der Verzögerungskette und den Eingang des abgreifenden
Tristate-Inverters.
In der DE 693 27 612 T2 ist eine Schaltung zur Erzeugung ei
nes stabilen Taktsignals auf Basis von Frequenzvervielfachung
gezeigt. Die Schaltung enthält eine Verzögerungsstufe mit
einstellbarer Verzögerungszeit, in der zwei Multiplexer hin
tereinander geschaltet sind. Den Multiplexern wird eingangs
seitig einerseits ein Signal unverzögert, andererseits über
Verzögerungselemente zusätzlich verzögert zugeführt.
In der DE 199 12 967 A1 ist ein Verzögerungsregelkreis mit
einer Verzögerungsstrecke gezeigt, bei dem Multiplexer vorge
sehen sind, deren Eingangsanschlüsse über Flip-Flops mitein
ander verbindbar sind. Sämtliche Multiplexer werden gleich
zeitig entweder von einem UP-Steuersignal oder einem DOWN-
Steuersignal angesteuert.
In der DE 43 27 116 A1 ist eine programmierbare Verzögerungs
leitung gezeigt, bei der Multiplexer verwendet werden, denen
eingangsseitig ein Eingangssignal direkt und zusätzlich ver
zögert zuführbar ist.
Eine Aufgabe der Erfindung besteht darin, eine integrierbare,
steuerbare Verzögerungseinrichtung anzugeben, die eine mög
lichst exakt einstellbare Verzögerungszeit aufweist, so daß
bei Verwendung in einem Verzögerungsregelkreis ein weitgehend
stabiler, jitterfreier Ausgangstakt erzeugbar ist. Insbeson
dere soll der Ausgangstakt möglichst unabhängig von herstel
lungsbedingten Schwankungen der Parameter der Bauelemente,
Schwankungen der Versorgungsspannung oder Temperaturschwan
kungen sein.
Gemäß der Erfindung wird diese Aufgabe durch eine integrier
bare, steuerbare Verzögerungseinrichtung gelöst, die umfaßt:
einen Eingangsanschluß für ein zu verzögerndes Eingangs
signal, einen Ausgangsanschluß für ein verzögertes Ausgangs
signal, einen Steueranschluß für ein die Verzögerungszeit
steuerndes Steuersignal; eine Vielzahl von Multiplexern mit
jeweils einem ersten und einem zweiten Eingangsanschluß und
einem Ausgangsanschluß, wobei die Multiplexer in Reihe ge
schaltet sind, indem der zweite Anschluß eines nachgeschalte
ten Multiplexers mit dem Ausgang eines vorgeschalteten Multi
plexers verbunden ist und die ersten Anschlüsse sämtlicher
Multiplexer an den Eingangsanschluß gekoppelt sind, wobei der
zweite Anschluß eines der Multiplexer mit einem Anschluß für
ein Referenzpotential verbunden ist und der Ausgang eines an
deren der Multiplexer mit dem Ausgangsanschluß gekoppelt ist.
Eine Verwendung einer derartigen Verzögerungseinrichtung in
einem Verzögerungsregelkreis ist in Patentanspruch 11 angege
ben.
Ein Verfahren zum Verzögern eines Taktsignals umfaßt die
Schritte: Bereitstellen einer integrierbaren, steuerbaren
Verzögerungseinrichtung wie vorstehend angegeben; Bereitstel
len des zu verzögernden Taktsignals am Eingangsanschluß und
Bereitstellen das eine Anzahl von mehreren Bits umfassenden
Steuersignals am Steueranschluß; Einstellen der Schaltstel
lung von zwei hintereinander geschalteten Multiplexern in Ab
hängigkeit von den Bits des Steuersignals derart, daß jeweils
eine das zu verzögernde Taktsignal weiterleitende Verbindung
zwischen deren erstem Signaleingang und deren Ausgangsan
schluß hergestellt ist; Einstellen der Schaltstellung aller
anderen Multiplexer derart, daß eine Signalverbindung zwi
schen deren zweiten Eingangsanschluß und deren Ausgangsan
schluß hergestellt ist; Erzeugen eines verzögerten Taktsi
gnals an einem Ausgangsanschluß des in der Reihenschaltung
zuletzt angeordneten Multiplexers; und Bilden einer Phasen
differenz zwischen einem Signal, aus dem das zu verzögernde
Signal abgeleitet wird, und aus einem weiteren Signal, das
aus dem verzögerten Taktsignal abgeleitet wird; und Erzeugen
des Steuersignals in Abhängigkeit von der festgestellten Pha
sendifferenz.
Bei der Verzögerungseinrichtung gemäß der Erfindung sind zur
Bildung der auf das zu verzögernde Signal wirkenden Signal
lauf Zeit Multiplexer vorgesehen. Sämtliche Multiplexer sind
bezüglich eines ihrer Eingänge und eines Ausgangs in Reihe
zueinander geschaltet. Der andere Eingang der Multiplexer ist
gemeinsam an einen Knoten gekoppelt und mit dem das zu verzö
gernde Eingangssignal bereitstellenden Anschluß verbunden.
Je nach erforderlicher Verzögerungszeit wird das zu verzö
gernde Eingangssignal an einem der Multiplexer in die Reihen
schaltung eingekoppelt. Entsprechend der Anzahl der wirksa
men, vom Signal bis zum Ausgang zu durchlaufenden Multiple
xerstufen stellt sich eine unterschiedliche Verzögerungszeit
ein. Das Ausgangssignal wird am Ausgang des letzten in die
Reihenschaltung geschalteten Multiplexers abgegriffen. Einer
der Eingänge des ersten Multiplexers der Reihenschaltung ist
mit einem konstanten Potential, vorzugsweise Masse verbunden.
Die Ausgestaltung der Verzögerungseinrichtung mit Multiple
xern hat den Vorteil, daß die jeweils ausgangsseitig zu trei
bende kapazitive Belastung der Multiplexer und auch des Aus
gangs der letzten Multiplexerstufe unabhängig von der jeweils
eingestellten Verzögerungszeit gleich bleibt. Die in Abhän
gigkeit von der eingestellten Verzögerungszeit gebildete Va
riation liegt eingangsseitig vor. Dadurch bedingte, kapaziti
ve Schwankungen in der eingangsseitigen kapazitiven Belastung
können durch einen geeignet stark ausgebildeten Treiber, der
das zu verzögernde Eingangssignal bereitstellt, ausgeglichen
werden. Die Verzögerungseinheit gemäß der Erfindung hat den
Vorteil, daß das zu verzögernde Signal keiner von der Verzö
gerungszeit abhängigen, kapazitiven Belastungsschwankung un
terliegt. Dieser Treiber kann ein herkömmlicher Inverter
sein, der im Vergleich zu einem Tristate-Inverter in einer
Tapped Delay Line schneller schaltet. Der Ausgang eines Mul
tiplexers ist nur an den Eingang eines einzigen weiteren
nachgeschalteten Multiplexers angeschlossen. Verglichen mit
einer Tapped Delay Line schaltet die durch einen Multiplexer
gebildete Verzögerungseinheit schneller als die entsprechende
Einheit in der Tapped Delay Line.
Vorzugsweise wird die Verzögerungseinheit zur Verarbeitung
von differentiellen Signalen ausgebildet. Dies bedeutet, daß
zu jedem Signal zeitgleich ein komplementäres, invertiertes
Signal verarbeitet wird. Dadurch wird der Einfluß von Versor
gungsspannungsschwankungen auf die Verzögerungszeit ausgegli
chen. Jeder der Multiplexer weist eine besonders vorteilhafte
schaltungstechnische Ausgestaltung auf, die für die Verarbei
tung differentieller Signale geeignet ist. Bei Anwendung die
ser Verzögerungseinheit in einem Verzögerungsregelkreis wird
ein unter auch verschiedenen Betriebsbedingungen relativ jit
terfreies Ausgangstaktsignal erhalten.
Jeder der Multiplexer umfaßt zweckmäßigerweise vier Strompfa
de, die an einem Ende an eine Stromquelle angeschlossen sind
und über diese an einen ersten Pol einer Versorgungsspannung,
beispielsweise Masse, gekoppelt sind. Die anderen Enden der
vier Strompfade sind paarweise an jeweilige Widerstandsele
mente gekoppelt. Die Signaleinkopplung in die vier Strompfade
erfolgt differentiell. Um eine noch verbesserte Unabhängig
keit von Schwankungen der Versorgungsspannung zu erhalten,
ist parallel zur Stromquelle eine Kapazität geschaltet, die
entsprechende Schwankungen auf Grund von Umschaltungen von
Strömen zwischen den vier Stromzweigen ausgleicht und dämpft.
Die Widerstandselemente sind vorzugsweise als als Dioden ge
schaltete Transistoren ausgebildet, vorzugsweise als soge
nannte MOS-Dioden. Die Dioden sind an den zweiten Pol der
Versorgungsspannung angeschlossen. Dadurch werden die Strom
zweige auch vom zweiten Pol der Versorgungsspannung weitge
hend entkoppelt. Noch vorteilhafter ist der Diode ein als
Stromquelle geschalteter MOS-Transistor parallel geschaltet.
Dieser Transistor wird an seinem Steueranschluß von einem
konstanten Potential angesteuert. Die Parallelschaltung aus
MOS-Diode und MOS-Stromquelle kann als aktiver Widerstand
oder linearisierter Transistor bezeichnet werden.
Im einzelnen enthalten die Strompfade je zwei mit ihren ge
steuerten Strecken in Reihe geschaltete MOS-Transistoren. Je
einer der Schalter des ersten und zweiten Strompfads wird von
einer Leitung des die Verzögerungszeit einstellenden Steuer
signals gemeinsam gesteuert. Die vergleichbaren Transistoren
des dritten und vierten Strompfads werden gemeinsam von dem
komplementären Signalanteil des Steuersignals geschaltet. Die
anderen der Transistoren des ersten und zweiten Strompfads
sind mit den komplementären Signalausgängen eines in der Ket
te der Verzögerungsglieder vorhergehend geschalteten Multi
plexers verbunden. Die anderen Transistoren des dritten und
vierten Strompfades werden von den komplementären Signaltei
len des Eingangssignals, also vom gemeinsamen Eingangsan
schluß angesteuert. Die mit dem aktiven Widerstand verschal
teten Enden der Strompfade sind über Kreuz miteinander ver
bunden. Der erste und dritte Strompfad sind an einen aktiven
Widerstand angeschlossen, der zweite und vierte Strompfad an
den anderen aktiven Widerstand.
Entsprechend der einzustellenden Verzögerungszeit wird einer
der Multiplexer so eingestellt, daß sein Ausgang mit seinem
ersten der beiden Eingangsanschlüsse verbunden ist. An dieser
Stelle wird das zu verzögernde Taktsignal in die Kette der
hintereinander geschalteten Multiplexer eingekoppelt. Alle
anderen Multiplexer, sowohl die vorgeschalteten, wie auch die
nachgeschalteten, sind so eingestellt, daß deren Ausgang mit
deren jeweiligem zweiten Eingang eine Signalverbindung her
stellt.
In besonders vorteilhafter Ausgestaltung der Einstellung der
Verzögerungseinrichtung sind zwei der Multiplexer so einge
stellt, daß deren Ausgang mit deren jeweiligem ersten Eingang
zur Bildung einer Signalverbindung verbunden ist. Zweckmäßi
gerweise sind diese Multiplexer unmittelbar hintereinander
geschaltet, d. h. der Ausgang des ersten dieser beiden hinter
einander geschalteten Multiplexer ist unmittelbar - ohne Zwi
schenschaltung eines weiteren Multiplexers - mit dem zweiten
Eingangsanschluß des nachgeschalteten dieser Multiplexer ver
bunden. In diesem Fall wird das zu verzögernde Taktsignal
nach wie vor beim zweiten der unmittelbar hintereinander ge
schalteten Multiplexer in die Multiplexerkette zur Verzöge
rung eingekoppelt. Das zu verzögernde Taktsignal steht
gleichzeitig auch an dem ersten der beiden unmittelbar hin
tereinander geschalteten Multiplexer ausgangsseitig zur Ver
fügung. Es wird aber vom zweiten der Multiplexer noch nicht
weitergeleitet. Erst dann, wenn die Verzögerungszeit um einen
Teilschritt zu erhöhen ist, wird der zweite der Multiplexer
umgeschaltet und das an dessen zweiten Eingang bereits anlie
gende zu verzögernde Taktsignal kann unmittelbar an seinen
Ausgang weitergeleitet werden. Die Signalform des Ausgangs
signals der Verzögerungseinrichtung wird verbessert. Es ent
stehen insbesondere keine Störimpulse, sogenannte Glitches.
Zweckmäßigerweise werden die den oben betrachteten, unmittel
bar hintereinander geschalteten Multiplexern in der Multiple
xerkette vorgeschalteten Multiplexer abgeschaltet, um Strom
zu sparen. Dies ist besonders bei der oben angegebenen Aus
führung der Multiplexer als mindestens vier Strompfade und
eine Stromquelle umfassende Stromschalter vorteilhaft.
Nachfolgend wird die Erfindung an Hand des in der Zeichnung
dargestellten Ausführungsbeispiels im Detail erläutert. Ent
sprechende Elemente in verschiedenen Figuren sind mit glei
chen Bezugszeichen versehen. Es zeigen:
Fig. 1 ein Blockschaltbild einer Verzögerungseinheit gemäß
der Erfindung;
Fig. 2 ein Detailschaltbild auf Transistorebene für einen
Multiplexer, der in der Verzögerungseinrichtung der
Fig. 1 verwendbar ist;
Fig. 3 ein Blockschaltbild eines Verzögerungsregelkreises;
und
Fig. 4 ein Blockschaltbild einer Verzögerungseinheit gemäß
einer vorteilhaften Betriebseinstellung.
Die Schaltung in Fig. 1 zeigt eine Verzögerungseinheit 1,
die vorteilhafterweise in der in Fig. 3 dargestellten Verzö
gerungsregelschleife verwendbar ist. Das Eingangstaktsignal
CLKIN wird also als differentielles, komplementäre Signalan
teile CLKIN und /CLKIN umfassendes Signal zugeführt. Der Ver
zögerungseinheit 1 wird an Eingängen 9, 11 ein zu verzögern
des Eingangstaktsignal CLKIN, sowie das dazu komplementäre
Eingangstaktsignal /CLKIN zugeführt. Ausgangsseitig ist an
Anschlüssen 12, 13 ein wiederum differentielles, verzögertes
Ausgangstaktsignal mit In-Phase-Komponente CLKOUT und Gegen
phasenkomponente /CLKOUT abgreifbar. Die zwischen Ein
gangstaktsignal und Ausgangstaktsignal vorliegende Verzöge
rungszeit wird in Abhängigkeit von einem Signal SLC gesteu
ert. Das Signal SLC weist eine Vielzahl von Bits auf, SLC10,
SLC20, etc., die jeweils normale Komponente und komplementäre
Komponente umfassen und an einem eine Vielzahl von Bitleitun
gen umfassenden Anschluß 14 zugeführt werden. Sämtliche Si
gnalverarbeitung in der Verzögerungseinheit 1 erfolgt daher
differentiell. Der Spannungshub der Ein- und Ausgänge einer
Verzögerungsstufe 10 ist limitiert. Die Signale SLC, /SLC
sind vollpegelige Signale und daher quasistatisch.
Die Verzögerungseinheit weist eine Vielzahl von in Reihe ge
schalteten Multiplexern auf, von denen beispielhafterweise
die Multiplexer 10, 20, 30, 40, 50 dargestellt sind. Sämtli
che Multiplexer sind intern gleich aufgebaut. Beispielhaft
wird der Multiplexer 30 auch in Zusammenhang mit der Detail
realisierung in Fig. 2 im einzelnen erläutert. Ein erster
jeweils differentielle Signale führender Signaleingang 33,
34, des Multiplexers 30 ist ebenso wie sämtliche andere ver
gleichbare Eingänge der übrigen Multiplexer an die Anschlüsse
9, 11 zur Zuführung des differentiellen Eingangssignals
CLKIN, /CLKIN gekoppelt. Der zweite differentielle Eingang
35, 36 des Multiplexers ist an den differentiellen Ausgang
des vorgeschalteten Multiplexers 20 angeschlossen. Die diffe
rentiellen Ausgänge 37, 38 sind in entsprechender Weise an
den zweiten Eingang des nachgeschalteten Multiplexers 40 an
geschlossen. An den differentiellen Steueranschlüssen 31, 32
wird das entsprechende Bit des Steuersignals SLC30, /SLC30
differentiell zugeführt.
Der Ausgang des letzten in der Reihenschaltung angeordneten
Multiplexers 50 ist mit den Ausgängen 12, 13 der Verzöge
rungseinheit 1 verbunden. Der zweite Eingang des ersten in
der Reihenschaltung der Multiplexer angeordneten Multiplexers
10 ist mit Massepotential VSS verbunden.
Die Größe der Verzögerungszeit, die zwischen den differenti
ellen Eingängen 9, 11 und den differentiellen Ausgängen 12,
13 für das zugeführte differentielle Eingangstaktsignal
CLKIN, /CLKIN wirksam ist, wird durch die Anzahl der Multi
plexer bestimmt, die das Taktsignal zwischen Eingang und Aus
gang der Verzögerungseinheit 1 durchläuft. Im gezeigten Fall
wird das Eingangstaktsignal CLIKIN, /CLKIN dem Multiplexer 30
zugeführt und durchläuft sämtliche nachgeschalteten Multiple
xer 40, 50. Der Signalweg ist gestrichelt eingezeichnet und
mit 60 bezeichnet. Hierzu sind sämtliche, dem Multiplexer 30
vorgeschaltete Multiplexer, also die Multiplexer 10, 20, 50
eingestellt, daß der im jeweiligen Multiplexer eingestellte
Signalpfad den jeweiligen Ausgang mit dem zweiten, also in
der Zeichnung unten dargestellten Eingang verbunden ist. Die
gleiche Schalteinstellung haben die nachgeschalteten Multi
plexer 40, 50, so daß sie das ihnen am zweiten, also unten
dargestellten Eingang zugeführte Signal an ihren Ausgang wei
terleiten. Nur der Multiplexer 30 weist eine andere Einstel
lung seines Signalwegs auf. Bei ihm sind die Ausgänge 37, 38
mit dem ersten differentiellen Eingang 33, 34 verbunden. Das
Einganstaktsignal CLKIN wird also dem Multiplexer 30 am er
sten Eingang zugeführt und durchläuft sämtliche nachgeschal
teten Multiplexer 40, 50, um an den differentiellen Ausgang
12, 13 zu gelangen, wie durch den gestrichelt dargestellten
Signalweg 60 in die Fig. 1 eingetragen ist.
Diese Schaltung hat den Vorteil, daß der Eingang 9, 11 weit
gehend unabhängig vom Schaltzustand stets die gleiche kapazi
tive Belastung hat. Durch einen entsprechend großen, den Ein
gang 9, 11 ansteuernden Treiber können etwaige Kapazitätsva
riationen ausgeglichen werden. Der Ausgang 12, 13 stellt für
nachgeschaltete Schaltungen ebenfalls die gleiche Treiberlei
stung zur Verfügung.
Die Schalteinstellung der jeweiligen Multiplexer wird durch
entsprechende Bits des Steuersignals SLC festgelegt. Die je
weiligen Bits werden als komplementäre Signale den Multiple
xern zugeführt.
Besonders vorteilhaft sind sämtliche der Multiplexer 10, . . .,
50 im Detail wie in Fig. 2 dargestellt ausgeführt. Der dort
beispielhaft dargestellte Multiplexer 30 weist 4 Strompfade
310, 311, 312, 313 auf. Am masseseitigen Ende der Strompfade
sind diese gemeinsam an eine Stromquelle 322 gekoppelt. Die
Stromquelle 322 verbindet die Strompfade mit Massepotential
VSS. Jeder der Strompfade weist zwei mit ihren Drain-Source-
Pfaden in Reihe geschaltete N-Kanal-MOS-Transistoren auf. Die
stromguellenseitigen Transistoren 316, 317 der ersten und
zweiten Strompfade 310, 311 werden differentiell vom Aus
gangssignal PRE, /PRE des vorhergehenden Multiplexers ange
steuert. Die Gate-Anschlüsse dieser Transistoren 316, 317
bilden den zweiten, differentiellen Eingang des Multiplexers.
Die anderen Transistoren 314, 315 im ersten und zweiten
Strompfad 310, 311 werden vom komplementären Teilsignal
/SLC30 des die Verzögerungszeit einstellenden Steuersignals
SLC angesteuert. Im dritten und vierten Strompfad werden die
stromquellenseitigen Transistoren 320, 321 vom eingansseitig
zugeführten Taktsignal CLKIN, /CLKIN differentiell angesteu
ert. Die anderen Transistoren 318, 319 des dritten und vier
ten Strompfads 312, 313 werden von der In-Phasen-Komponente
SLC30 des die Verzögerungszeit einstellenden Steuersignals
SLC angesteuert. Die Strompfade 310, 312 sowie 311, 313 sind
jeweils versorgungspotentialseitig paarweise gekoppelt. Die
Kopplungsknoten 320 bzw. 329 werden über jeweilige aktive Wi
derstände mit dem anderen Pol VDD der Versorgungsspannung
verbunden. Die Knoten 328, 329 bilden gleichzeitig die kom
plementären Ausgänge des Multiplexers 30.
Um Schwankungen beim Umschalten des von der Stromquelle 322
gelieferten Stromes zwischen den vier Strompfaden 310, 311,
312, 313 auszugleichen, ist parallel zur Stromquelle 322 eine
von einem MOS-Transistor gebildete Kapazität 323 geschaltet.
Die Kapazität 323 verbindet den gemeinsamen Knoten mit Masse
potential VSS.
Der den Knoten 328 mit Versorgungspotential VDD verbindende
aktive Widerstand umfaßt einen als Stromquelle geschalteten
P-Kanal-MOS-Transistor 325. Der Gate-Anschluß des Transistors
325 ist mit einem konstanten Potential VP verbunden. Parallel
zum Drain-Source-Pfad des Transistors 325 liegt ein als MOS-
Diode geschalteter Transistor 324. Der Gate-Anschluß des
Transistors 324 ist zur Bildung der MOS-Dioden-Funktion mit
dem Knoten 328 verbunden. Der an den Knoten 329 angeschlosse
ne aktive Widerstand umfaßt in entsprechender Beschaltung die
P-Kanal-MOS-Transistoren 326, 327, deren Parameter herstel
lungstechnisch besser steuerbar sind als resistive Widerstän
de. Die aktiven Widerstände bewirken, daß die Potentialdiffe
renz zwischen 328, 329 möglichst unabhängig von Schwankungen
der Versorgungsspannung VDD, VSS ist. Die aktiven Widerstände
könnten prinzipiell auch durch resistive Widerstände ersetzt
werden.
In Fig. 4 sind abweichend von Fig. 1 bei den beiden unmit
telbar hintereinander geschalteten Multiplexern 30, 40 die
ersten Eingänge 33, 34 bzw. 41 mit den Eingangsanschlüssen 9,
11 zur Zuführung des zu verzögernden Taktsignals CLKIN,
/CLKIN verbunden. Das Taktsignal CLKIN, /CLKIN wird am Multi
plexer 40 in die Verzögerungskette eingespeist und längs des
Signalverlaufs 61 weitergeleitet. Der Multiplexer 30 leitet
zwar das Taktsignal CLKIN, /CLKIN an seinen Ausgang 37, 38
weiter. Dort wird es aber blockiert und nicht vom Eingangsan
schluß 42 des Multiplexers 40 weitergeleitet, da dessen Aus
gang 43 mit seinem ersten Eingang 41 zur Bildung eines Si
gnalpfades verbunden ist und nicht mit seinem zweiten Eingang
42.
Durch die beschriebene Einstellung der Multiplexer 30, 40
wird erreicht, daß das zu verzögernde Taktsignal CLKIN,
/CLKIN bereits am Ausgang 37, 38 des Multiplexers 30 vorbe
reitet ist. Wenn nun die von der Verzögerungseinrichtung 1 zu
bewirkende Verzögerung um ein Verzögerungszeitinkrement zu
erhöhen ist, wobei die Signaleinleitung in die Verzögerungs
kette vom Multiplexer 40 auf den Multiplexer 30 vorzuverlegen
ist, dann schaltet der Multiplexer 40 um, so daß sein Ausgang
43 nunmehr zur Bildung eines Signalpfades mit seinem Eingang
42 verbunden ist. Am Ausgang 42 liegt bereits das Taktsignal
CLKIN, /CLKIN durch die oben beschriebene Voreinstellung an
und kann sofort an den Ausgang 43 des Multiplexers 40 weiter
geleitet werden. Ein etwaiger, unkontrollierter Signalzustand
innerhalb des Multiplexers 40 bei dem möglicherweise Störim
pulse oder Glitches auftreten würden, wird vermieden. Das
ausgangsseitige Taktsignal CLKCUT, /CLKCUT ist daher auch bei
die Verzögerungszeit neu einstellenden Schaltvorgängen stör
signalfrei.
Bei dem in Fig. 1 dargestellten Betriebszustand ist der
zweite Eingangsanschluß 15 des ersten Multiplexers 10 mit
Masse VSS verbunden. Beide der entsprechenden Schalttransi
storen, beispielsweise die Transistoren 315, 317 in Fig. 2,
sind mit Masse VSS verbunden. Dadurch wird der Ausgang 16 des
Multiplexers 10 auf den High-Pegel VDD gezogen. Der zweite
Eingang des nachgeschalteten Multiplexers 20 wird von diesem
High-Pegel angesteuert. Es stellt sich der ausgangsseitige
Pegel der Multiplexer in etwa in die Mitte des Pegelhubs zwi
schen einem an den Multiplexerausgängen möglichen High- und
Low-Pegel ein, da sich der fußpunktseitige Strom auf beide
Stromzweige 310 und 311 hälftig aufteilt. Durch die Multiple
xer fließt der konstante Fußpunktstrom, obwohl sie keinen
Beitrag zur Bildung der Verzögerungszeit liefern.
In Fig. 4 ist daher vorgesehen, die den Multiplexern 30, 40
vorgeschalteten Multiplexer 10, 20 abzuschalten. Dies wird
dadurch erreicht, daß die an den entsprechenden Eingängen für
das die Schalteinstellung der Multiplexer 10, 20 steuernden
Steuersignal /SLC10, SLC10, /SLC20, SLC20 auf einen Low-Pegel
oder auf logisch "0" gesetzt werden. Dadurch werden sämtliche
Strompfade innerhalb der Multiplexer 10, 20 abgeschaltet. Die
Verlustleistung der Verzögerungseinrichtung 1 wird dadurch
ohne Einbuße an Funktionalität verringert.
Bei der in Fig. 4 gezeigten differentiellen Ausführung der
Multiplexer 10, . . ., 50 der Verzögerungseinrichtung 1 sind
folgende Steuersignale an die die Einstellung der jeweiligen
Multiplexer steuernden Steuereingänge anzulegen: Diejenigen
Multiplexer, die das Taktsignal CLKIN, /CLKIN an ihren jewei
ligen Ausgang weiterleiten, die Multiplexer 30, 40 in Fig.
4, werden jeweils von komplementären Bits "01" ihrer Steuer
signalanschlüsse gesteuert. Dadurch wird deren Ausgang mit
deren jeweils erstem Eingang verbunden. Die diesen beiden
Multiplexern nachgeschalteten Multiplexer, beispielsweise der
Multiplexer 50, werden von dem dazu komplementären Signalzu
stand "10" angesteuert. Dadurch wird deren Ausgang 54 mit de
ren jeweiligem zweiten Eingang 52 verbunden. Die den Multi
plexern 30, 40 vorgeschalteten Multiplexer, beispielsweise
die Multiplexer 10, 20 werden ihrerseits jeweils auch von der
gleichen Signalkombination "00" angesteuert. Dadurch sind
sämtliche Strompfade in diesen Multiplexern 10, 20 abgeschal
tet.
Bei der in Fig. 3 dargestellten Verzögerungsregelschleife
soll das eingangsseitig zugeführte Taktsignal CLK auf ein
ausgangsseitig abgreifbares Taktsignal CLK' umgesetzt werden,
das bezüglich des Taktsignals CLK eine fest eingeregelte Pha
senverschiebung aufweist. Das zentrale Element des Verzöge
rungsregelkreises ist die Verzögerungsstrecke. Die Verzöge
rungsstrecke umfaßt eine erste Verzögerungseinheit 2 und eine
ihr nachgeschaltete zweite Verzögerungseinheit 1, die ent
sprechend Fig. 1 realisiert ist. Die erste Verzögerungsein
heit 2 bewirkt eine kurze Verzögerung und dient der Feinein
stellung der Gesamtverzögerungszeit. Die nachgeschaltete Ver
zögerungseinheit 1 bewirkt eine größere Verzögerung und dient
der Grobeinstellung der Gesamtverzögerungszeit zwischen den
Signalen CLK", CLKOUT.
Ein Phasendetektor 4 ermittelt die Phasendifferenz zwischen
dem der Verzögerungskette 2, 1 eingangsseitig zugeführten
Taktsignal CLK" und dem dort ausgangsseitig abgegriffenen
Taktsignal CLKOUT. Gegebenenfalls ist ein Schaltungsblock mit
fester Verzögerungszeit 7 in den Rückkopplungspfad geschal
tet. In Abhängigkeit von der Phasendifferenz erzeugt eine
Steuerungseinrichtung 3 ein Stellsignal SLC, das für jeden
der Multiplexer 10, . . ., 50 in der Verzögerungseinrichtung 1
ein Bit mit komplementären Signalanteilen bereitstellt. Wie
in Zusammenhang mit Fig. 1 erläutert ist im Betrieb der
Schaltung maximal nur ein Bit so eingestellt, daß ein Multi
plexer das an seinem ersten Eingangsanschluß anliegende Si
gnal an seinen Ausgang weiterleitet. Alle anderen Multiplexer
sind in den genau komplementären Schaltzustand eingestellt.
Im übrigen weisen sämtliche Schaltungsblöcke 5, 6, 7 eine
konstante Verzögerungszeit auf.
Der Phasenregelkreis in Fig. 3 hat durch die Verwendung der
in Fig. 1 dargestellten Verzögerungseinrichtung einen sehr
linearen Regelungsbereich. Das Ausgangssignal wird jitterfrei
erzeugt und zwar unabhängig von Temperatur, Parameterschwan
kungen der Bauelemente auf Grund von Toleranzen im Herstel
lungsprozeß, Schwankungen der Versorgungsspannung oder momen
tan eingestellte Größe der Verzögerungszeit. Der Verzöge
rungsregelkreis kann in der gezeigten Architektur einen brei
ten Regelungsbereich abdecken, bis zu sehr hohen Taktfrequen
zen.
1
Verzögerungseinrichtung
2
Feinverzögerungseinrichtung
3
Steuerungseinrichtung
4
Phasendetektor
5
,
6
,
7
Schaltungsblöcke
9
,
11
Eingangsanschlüsse
12
,
13
Ausgangsanschlüsse
14
Steueranschluß
10
,
20
,
30
,
40
,
50
Multiplexer
21
,
41
,
51
erste Eingangsanschlüsse von Multiplexern
22
,
42
,
52
zweite Eingangsanschlüsse von Multiplexern
23
,
43
,
54
Ausgangsanschlüsse von Multiplexern
33
,
34
erster Eingangsanschluß eines Multiplexers
35
,
36
zweiter Eingangsanschluß eines Multiplexers
37
,
38
Ausgangsanschluß
31
,
32
Steueranschluß
60
,
61
Signalverlauf
310
,
311
,
312
,
313
Signalpfade
314
, . . .,
321
Transistoren
324
, . . .,
327
Transistoren
322
Stromquelle
323
Kondensator
VDD Versorgungsspannung
VSS Massepotential
SLC Steuersignal
CLKIN zu verzögerndes Eingangssignal
CTKOUT verzögertes Ausgangssignal
PRE Eingangssignal
VN, VP Referenzpotentiale
OUT Ausgangssignal
VDD Versorgungsspannung
VSS Massepotential
SLC Steuersignal
CLKIN zu verzögerndes Eingangssignal
CTKOUT verzögertes Ausgangssignal
PRE Eingangssignal
VN, VP Referenzpotentiale
OUT Ausgangssignal
Claims (15)
1. Integrierbare, steuerbare Verzögerungseinrichtung (1), um
fassend:
einen Eingangsanschluß (9, 11) für ein zu verzögerndes Eingangssignal (CLKIN, /CLKIN), einen Ausgangsanschluß (12, 13) für ein verzögertes Ausgangssignal (CLKOUT, /CLKOUT) einen Steueranschluß (14) für ein die Verzögerungszeit steuerndes Steuersignal (SLC);
eine Vielzahl von Multiplexern (10, 20, 30, 40, 50) mit je weils einem ersten (33, 34) und einem zweiten (35, 36) Ein gangsanschluß und einem Ausgangsanschluß (37, 38), wobei
die Multiplexer in Reihe geschaltet sind, indem der zweite Anschluß (35, 36) eines nachgeschalteten Multiplexers (30) mit dem Ausgang eines vorgeschalteten Multiplexers (20) verbunden ist und die ersten Anschlüsse (33, 34) sämtlicher Multiplexer an den Eingangsanschluß (9, 11) gekoppelt sind, wobei
der zweite Anschluß eines der Multiplexer (10) mit einem Anschluß für ein Referenzpotential (VSS) verbunden ist und der Ausgang eines anderen der Multiplexer (50) mit dem Aus gangsanschluß (12, 13) gekoppelt ist.
einen Eingangsanschluß (9, 11) für ein zu verzögerndes Eingangssignal (CLKIN, /CLKIN), einen Ausgangsanschluß (12, 13) für ein verzögertes Ausgangssignal (CLKOUT, /CLKOUT) einen Steueranschluß (14) für ein die Verzögerungszeit steuerndes Steuersignal (SLC);
eine Vielzahl von Multiplexern (10, 20, 30, 40, 50) mit je weils einem ersten (33, 34) und einem zweiten (35, 36) Ein gangsanschluß und einem Ausgangsanschluß (37, 38), wobei
die Multiplexer in Reihe geschaltet sind, indem der zweite Anschluß (35, 36) eines nachgeschalteten Multiplexers (30) mit dem Ausgang eines vorgeschalteten Multiplexers (20) verbunden ist und die ersten Anschlüsse (33, 34) sämtlicher Multiplexer an den Eingangsanschluß (9, 11) gekoppelt sind, wobei
der zweite Anschluß eines der Multiplexer (10) mit einem Anschluß für ein Referenzpotential (VSS) verbunden ist und der Ausgang eines anderen der Multiplexer (50) mit dem Aus gangsanschluß (12, 13) gekoppelt ist.
2. Verzögerungseinrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß
der zweite Eingang des in der Reihenschaltung zuerst angeord
neten Multiplexers (10) mit dem Referenzpotential (VSS) ver
bunden ist und der Ausgang des in der Reihenschaltung zuletzt
angeordneten Multiplexers (50) mit dem Ausgangsanschluß (12,
13) verbunden ist.
3. Verzögerungseinrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
der Steueranschluß (14) eine Vielzahl von Steuerbits umfaßt,
von denen je eines (SLC30, /SLC30) einen der Multiplexer (30)
zur Ansteuerung seines Schaltzustands zuführbar ist.
4. Verzögerungseinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
einer der Multiplexer (30) umfaßt:
einen ersten, einen zweiten, einen dritten und einen vier ten Strompfad (310, 311, 312, 313), die je einen Schalter (316, 317, 320, 321) enthalten, der mit einem der Eingänge (33, 34, 35, 36) des Multiplexers verbunden ist, und je ei nen Schalter (314, 315, 318, 319), der mit einer Bitleitung (SLC30, /SLC30) des Steueranschlusses (14) verbunden ist, wobei
die Strompfade (310, 311, 312, 313) einerseits an eine Stromquelle (322) angeschlossen sind und
die Strompfade (310, 311, 312, 313) andererseits an ein Wi derstandselement (324, 325, 326, 327) gekoppelt sind.
einen ersten, einen zweiten, einen dritten und einen vier ten Strompfad (310, 311, 312, 313), die je einen Schalter (316, 317, 320, 321) enthalten, der mit einem der Eingänge (33, 34, 35, 36) des Multiplexers verbunden ist, und je ei nen Schalter (314, 315, 318, 319), der mit einer Bitleitung (SLC30, /SLC30) des Steueranschlusses (14) verbunden ist, wobei
die Strompfade (310, 311, 312, 313) einerseits an eine Stromquelle (322) angeschlossen sind und
die Strompfade (310, 311, 312, 313) andererseits an ein Wi derstandselement (324, 325, 326, 327) gekoppelt sind.
5. Verzögerungseinrichtung nach Anspruch 4,
dadurch gekennzeichnet, daß
je einer der Schalter (314, 315) des ersten und zweiten
Strompfads (310, 311) gemeinsam an eine ein Signalbit (SLC30)
führende Signalleitung (31) des Steuersignals (SLC) ange
schlossen ist und je ein anderer der Schalter (316, 317) des
ersten und zweiten Strompfads (310, 311) an komplementäre Si
gnale (PRE, /PRE) führende Signalleitungen des zweiten An
schlusses (35, 36) des Multiplexers (30) angeschlossen ist.
6. Verzögerungseinrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß
je einer der Schalter (318, 319) des dritten und vierten
Strompfads (312, 313) gemeinsam an eine ein komplementäres
Signalbit (SLC30) führende weitere Signalleitung (32) des
Steuersignals (SLC) angeschlossen ist und daß je ein anderer
Schalter (320, 321) des dritten und vierten Strompfads (312,
313) an komplementäre Signale (CLKIN, /CLKIN) führende Si
gnalleitungen (33, 34) des ersten Anschlusses des Multiple
xers angeschlossen ist.
7. Verzögerungseinrichtung nach einem der Ansprüche 4 bis 6,
dadurch gekennzeichnet, daß
die Widerstandselemente (324, 327) in Form von als Dioden ge
schaltete Transistoren ausgebildet sind.
8. Verzögerungseinrichtung nach einem der Ansprüche 4 bis 7,
dadurch gekennzeichnet, daß
jedes der Widerstandselemente einen ersten Transistor (324,
327) enthält, dessen gesteuerte Strecke einerseits mit einem
Anschluß für ein Versorgungspotential (VDD) gekoppelt ist und
andererseits mit einem der Strompfade (310, 312, 311, 313)
daß der Steueranschluß des ersten Transistors (324, 327) mit
dem einen der Strompfade (310, 312, 311, 313) gekoppelt ist
und daß der gesteuerten Strecke des ersten Transistors (324,
327) jeweils die gesteuerte Strecke eines weiteren Transi
stors (325, 326) parallel geschaltet ist, dessen Steueran
schluß mit einem Anschluß für ein konstantes Potential (VP)
gekoppelt ist.
9. Verzögerungseinrichtung nach einem der Ansprüche 4 bis 7,
dadurch gekennzeichnet, daß
die an die Stromquelle (322) angeschlossenen Anschlüsse der
Strompfade (310, 311, 312, 313) mit einem Kondensator (323)
gekoppelt sind.
10. Verzögerungseinrichtung nach Anspruch 9,
dadurch gekennzeichnet, daß
die Stromquelle (322) und der Kondensator (323) an einen An
schluß für ein weiteres Versorgungspotential (VSS) ange
schlossen sind, und daß der Kondensator (323) parallel zur
Stromquelle (322) geschaltet ist.
11. Verwendung einer integrierbaren, steuerbaren Verzöge
rungseinrichtung (1) nach einem der Ansprüche 1 bis 10 in ei
nem Verzögerungsregelkreis, bei dem in Abhängigkeit von einer
Phasendifferenz zwischen einem der Verzögerungseinrichtung
zuführbaren Taktsignal (CLK") und einem ausgangsseitig ab
greifbaren Signal (CLKOUT) die Verzögerungszeit der Verzöge
rungseinrichtung (1) nachgestellt wird.
12. Verfahren zum Verzögern eines Taktsignals, umfassend die
Schritte:
- - Bereitstellen einer integrierbaren, steuerbaren Verzöge rungseinrichtung nach einem der Ansprüche 1 bis 10;
- - Bereitstellen des zu verzögernden Taktsignals (CLKIN, /CLKIN) am Eingangsanschluß (9, 11) und Bereitstellen das ei ne Anzahl von mehreren Bits (SLC10, /SLC10, SLC20, /SLC20, . . .) umfassenden Steuersignals (SLC) am Steueranschluß (14);
- - Einstellen der Schaltstellung von zwei hintereinander ge schalteten Multiplexern (20, 30) in Abhängigkeit von den Bits des Steuersignals derart, daß jeweils eine das zu verzögernde Taktsignal weiterleitende Verbindung zwischen deren erstem Signaleingang (33, 34, 41) und deren Ausgangsanschluß (37, 38, 43) hergestellt ist;
- - Einstellen der Schaltstellung aller anderen Multiplexer derart, daß eine Signalverbindung zwischen deren zweiten Ein gangsanschluß (22, 52) und deren Ausgangsanschluß (23, 54) hergestellt ist;
- - Erzeugen eines verzögerten Taktsignals (CLKOUT, /CLKOUT) an einem Ausgangsanschluß des in der Reihenschaltung zuletzt an geordneten Multiplexers; und
- - Bilden einer Phasendifferenz zwischen einem Signal (CLK"), aus dem das zu verzögernde Signal (CLKIN, /CLKIN) abgeleitet wird, und aus einem weiteren Signal, das aus dem verzögerten Taktsignal (CLKOUT) abgeleitet wird; und
- - Erzeugen des Steuersignals (SLC) in Abhängigkeit von der festgestellten Phasendifferenz.
13. Verfahren nach Anspruch 12,
dadurch gekennzeichnet, daß
bei dem Schritt des Einstellens der Schaltstellung mindestens
zwei unmittelbar ohne Zwischenschaltung eines weiteren Multi
plexers hintereinander geschaltete Multiplexer von den Bits
des Steuersignals (SLC) angesteuert werden und der Ausgangs
anschluß (37, 38) eines vorgeschalteten (30) dieser Multiple
xer mit dem zweiten Eingang (42) eines nachgeschalteten (40)
dieser Multiplexer verbunden ist.
14. Verfahren nach Anspruch 12 oder 13,
dadurch gekennzeichnet, daß
die den zwei hintereinander geschalteten Multiplexern (30,
40) vorgeschalteten Multiplexer (10, 20) abgeschaltet sind,
um Strom zu sparen.
15. Verfahren nach Anspruch 14,
dadurch gekennzeichnet, daß
die Multiplexer (10, 20, 30, 40, 50) für die Verarbeitung von
differentiell zuführbaren Bits des Steuersignals (SLC) ausge
bildet sind, daß die vorgeschalteten Multiplexer (10, 20) je
weils von einen gleichen ersten Wert ("00") des Steuersignals
(SLC) angesteuert werden, daß die mindestens zwei hinterein
ander geschalteten Multiplexer (20, 30) jeweils von zwei ver
schiedenen Bits ("01") angesteuert werden und daß die nachge
schalteten Multiplexer (50) von jeweils zwei verschieden Bits
("10") des Steuersignals (SLC) angesteuert werden, die dazu
komplementär sind.
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