DE10058398A1 - Integrierter Halbleiterspeicher - Google Patents
Integrierter HalbleiterspeicherInfo
- Publication number
- DE10058398A1 DE10058398A1 DE2000158398 DE10058398A DE10058398A1 DE 10058398 A1 DE10058398 A1 DE 10058398A1 DE 2000158398 DE2000158398 DE 2000158398 DE 10058398 A DE10058398 A DE 10058398A DE 10058398 A1 DE10058398 A1 DE 10058398A1
- Authority
- DE
- Germany
- Prior art keywords
- word line
- word lines
- integrated semiconductor
- semiconductor memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Ein integrierter Halbleiterspeicher weist ein Speicherzellenfeld (1) mit Wortleitungen (104, 106, 107) auf, die jeweils von ausgangsseitigen Treibern (111, 112, 113) eines Decoders an einem Leitungsende ansteuerbar sind. Das andere Ende der Wortleitungen ist über je einen Schalttransistor (120, 121, 122) mit einem Versorgungspotential (VSS) verbindbar. Sämtliche Schalttransistoren (120, 121, 122) des Speicherzellenfeldes werden von einem gemeinsamen Schaltsignal (C) angesteuert. Dadurch wird beim Abschalten der Wortleitungen (104, 106, 107) auch das von den Wortleitungstreibern abgewandte Ende auf Versorgungspotential (VSS) gezogen. Die Arbeitsgeschwindigkeit des Halbleiterspeichers wird dadurch erhöht.
Description
Die Erfindung betrifft einen integrierten Halbleiterspeicher
mit einem Speicherzellen umfassenden Speicherzellenfeld,
Wortleitungen durch, die die Speicherzellen ansteuerbar sind,
und Treiber zur Ansteuerung der Wortleitungen.
In integrierten Halbleiterspeichern, beispielsweise Speichern
mit dynamischen Speicherzellen und wahlfreiem Zugriff, soge
nannten DRAMs (Dynamic Random Access Memories), wird der Zu
griff auf eine Speicherzelle dadurch bewirkt, daß eine Wort
leitung aktiviert wird und daraufhin der Dateninhalt der in
teressierenden Speicherzelle auf eine Bitleitung ausgegeben
wird. Es sind eine Vielzahl von Speicherzellen an eine Wort
leitung angeschlossen, jedoch nur der Inhalt derjenigen Spei
cherzelle, die an dem Kreuzungspunkt der aktivierten Wortlei
tung und der freigegebenen Bitleitung angeordnet ist, wird
ausgelesen. Mit zunehmender Integrationsdichte aufgrund klei
nerer Strukturbreiten besteht das Bestreben, immer mehr Spei
cherzellen an eine Wortleitung anzuschließen. Die Wortleitung
wird logisch gesehen relativ "länger".
Ein Decoder wählt in Abhängigkeit von einer zugeführten
Adresse der Speicherzelle die betreffende Wortleitung aus,
indem ein an die Wortleitung angeschlossener Ausgangstreiber
des Decoders diese von einem Ruhepotential auf ein Aktivie
rungspotential bringt. Die Wortleitung selbst weist einen
verteilten Widerstand auf, und die Speicherzellen bewirken
eine an die Wortleitung verteilt angeschlossene kapazitive
Last. Die Signallaufzeit auf einer Wortleitung während deren
Aktivierung und Deaktivierung und somit die Zugriffsgeschwin
digkeit auf eine Speicherzelle sind daher begrenzt. Es gibt
Wortleitungskonzepte, bei denen die Wortleitungen verkürzt
werden und die Wortleitungssegmente von eigenen Treibern an
gesteuert werden, sogenannte Segmented Wordline. Wegen der
kürzeren Leitungslänge zwischen Treiberausgang und am jewei
ligen Wortleitungsende anzusteuerender Speicherzelle ist die
Zugriffsgeschwindigkeit bei der Segmented Wordline zwar er
höht. Nachteilig ist aber der erhöhte Flächenverbrauch bei
Realisierung als integrierte Schaltung. Wegen der Vielzahl
von erforderlichen Treibern bei dem Segmented Wordline-
Konzept ist der Flächenaufwand im Speicherzellenfeld durchaus
erheblich. Für höhere monolithisch integrierbare Speicherka
pazitäten ist daher das Konzept der Segmented Wordline nur
bedingt geeignet.
Die Aufgabe der Erfindung ist in der Bereitstellung eines in
tegrierten Halbleiterspeichers zu sehen, der eine hohe Zu
griffsgeschwindigkeit bei hoher Speicherdichte aufweist.
Gemäß der Erfindung wird diese Aufgabe gelöst durch einen in
tegrierten Halbleiterspeicher, umfassend: ein Speicherzellen
feld mit Speicherzellen; mindestens eine Wortleitung, die
mindestens zwei Enden aufweist und die dazwischen mit einer
der Speicherzellen verbunden ist, wobei durch Aktivierung der
Wortleitung ein Zugriff auf die Speicherzelle durchführbar
ist; einen Treiber, der mit einem der Enden der Wortleitung
verbunden ist; einen Schalter, der einerseits mit einem ande
ren der Enden der Wortleitung verbunden ist und der anderer
seits mit einem Anschluß für ein Versorgungspotential verbun
den ist; eine Steuerungseinrichtung, durch die der Schalter
zur Deaktivierung der Wortleitung leitend schaltbar ist.
Bei einem Halbleiterspeicher gemäß der Erfindung befindet
sich der Treiber an einem Ende der Wortleitung, der Schalter
am entgegengesetzten anderen Ende der Wortleitung. Im Ruhezu
stand ist die jeweilige Wortleitung mit Bezugspotential ver
bunden. Zur Aktivierung wird die Wortleitung potentialmäßig
angehoben, üblicherweise auf eine noch oberhalb der für ande
re Funktionseinheiten des Speichers liegende Wortleitungs
spannung. Dadurch wird erreicht, daß die Zugriffstransistoren
der Speicherzellen, beispielsweise n-Kanal-MOS-Transistoren,
vollständig leitend geschaltet sind, so daß die sehr geringe
im Kondensator der Speicherzelle gespeicherte Ladungsmenge
trotzdem ausreicht, den Leseverstärker mit in allen Betriebs
bedingungen sicherem Störabstand anzusteuern. Zur Deaktivie
rung der Speicherzelle ist die Wortleitung wieder auf das Be
zugspotential zu bringen. Hierzu wird einerseits das mit dem
Wortleitungstreiber verbundene Ende der Wortleitung auf Be
zugspotential gezogen und andererseits außerdem das entfernte
Ende der Wortleitung über den Schalter mit Bezugspotential
verbunden. Dies bedeutet, daß beide Ende einer Wortleitung
aktiv auf Bezugspotential gezogen werden. Daher kann die
Wortleitung länger als bei nur einseitiger Ansteuerung durch
einen Treiber ausgeführt werden. Im Vergleich mit anderen
Konzepten sind daher weniger flächenintensive Treiber und
solche Treiber ansteuerende Decodierschaltungen erforderlich.
Dadurch daß am vom Treiber abgewandte Ende der Wortleitung
ein zusätzlicher Schalter zur Deaktivierung der Wortleitung
vorhanden ist, wird die am Treiber bzw. am Schalter anliegen
de Zeitkonstante verringert. Verglichen mit einer nur einsei
tigen Ansteuerung einer Wortleitung gleicher Länger ist der
aufgrund der Wortleitungslänge wirksame parasitäre Widerstand
der Wortleitung halbiert. Die Zeitkonstante ist daher eben
falls halbiert. Da bei Speichern höherer Integrationsdichte
mehr Speicherzellen an eine Wortleitung gleicher Länge ange
schlossen werden können, wird bei einer Erhöhung der Spei
cherkapazität der Einfluß dieses Wortleitungswiderstands be
sonders kritisch, so daß durch das Vorsehen eines Schalters
am vom Treiber abgewandten Ende der Wortleitung das Deakti
vieren der Wortleitung wesentlich beschleunigt. Es wird ein
erheblicher Geschwindigkeitsvorteil erreicht.
Der zusätzliche Aufwand durch die Erfindung ist im Vorsehen
nur eines einzigen Transistors am vom Wortleitungstreiber ab
gewandten Ende der Wortleitung und dem relativ geringen Ver
drahtungsaufwand zu sehen. Die Steuerschaltung zur Bereit
stellung des Schaltsignals für die Schalter fällt kaum ins
Gewicht. Der Geschwindigkeitsvorteil wird durch nur relativ
geringem zusätzlichen Schaltungsaufwand erreicht.
Ein Halbleiterspeicher ist heutzutage üblicherweise in mehre
re Bänke aufgeteilt. Eine Speicherbank enthält eine Vielzahl
von Wortleitungen zur Ansteuerung der Speicherzellen, die von
einem Decoder aktiviert werden. Der Decoder aktiviert eine
oder mehrere Wortleitungen nach Eingabe einer Adresse. Sämt
liche von einem Decoder auswählbare Wortleitungen liegen nur
in der dem Decoder zugeordneten Speicherbank. Eine eine ande
ren Speicherbank zugeführte Adresse wählt nur Wortleitungen
jener Speicherbank, nicht aber ersterer Speicherbank aus. Ge
mäß der Erfindung werden die Schalter am vom Treiber abge
wandten Ende der Wortleitung gemeinsam von einem einzigen Si
gnal innerhalb der Speicherbank angesteuert. Alle Wortleitun
gen, die von einem Decoder ansteuerbar sind und durch eine an
diesen Decoder angelegte Adresse auswählbar sind, werden ge
meinsam von einem einzigen Signal zur Deaktivierung der an
den von den Treibern abgewandten Enden der Wortleitungen an
geschlossenen Schalter angesteuert. Während also auf Seite
des Decoders selektiv eine oder mehrere Wortleitungen aus
wählbar sind, ist auf der anderen Seite der Wortleitungen, an
denen die Schalter zur Deaktivierung angeschlossen sind, nur
ein einziges Steuersignal vorgesehen, welches nicht selektiv
sämtliche Wortleitungen mit Bezugspotential während der Deak
tivierung der zuvor ausgewählten Wortleitungen verbindet. Der
hierzu erforderliche Schaltungsaufwand ist daher wesentlich
geringer als beim Konzept der Segmented Wordline.
In einer Ausführungsform weist der Treiber ausgangsseitig die
Reihenschaltung der gesteuerten Strompfade zweier komplemen
tärer Transistoren auf, die einerseits an Bezugspotential
(Masse) und andererseits an die außerhalb der üblichen Be
triebsversorgungsspannung liegenden Wortleitungsspannung an
geschlossen sind. Der am vom Treiber abgewandten Ende der
Wortleitung angeschlossene Schalter ist ein jeweils einzelner
Transistor, der an Bezugspotential geschaltet ist. Die Steueranschlüsse
sämtlicher dieser zur Abschaltung vorgesehenen
Transistoren sind gemeinsam miteinander verbunden. Halblei
terspeicher werden üblicherweise in CMOS-Schaltungstechnik
ausgeführt, so daß p-Kanal-MOS-Transistoren und n-Kanal-MOS-
Transistoren vorgesehen sind, deren gesteuerte Strecke die
Drain-Source-Pfade sind und deren Steueranschlüsse die Ga
teelektroden sind.
Eine Speicherzelle in einem DRAM umfaßt bekanntlich einen n-
Kanal-MOS-Transistor, dessen Gateanschluß an die Wortleitung,
dessen Drainanschluß an die Bitleitung und dessen Sourcean
schluß über einen Speicherkondensator an ein Substratpotenti
al angeschlossen sind.
Das Steuersignal zum Abschalten der Schalttransistoren an den
den Treibern entgegengesetzten Enden der Wortleitungen wird
zweckmäßigerweise über eine Verzögerungsschaltung erzeugt.
Der Verzögerungsschaltung wird die Aktivierung eines der
Treiber bzw. einer der Wortleitungen mitgeteilt. Nach einer
vorgegebenen Verzögerungszeit, nach der erwartet werden kann,
daß ein Zugriff auf eine oder mehrere Speicherzellen erfolg
reich beendet ist, wird das Steuersignal, welches die Schal
ter abschaltet, aktiviert. Es bleibt solange aktiviert, bis
ein erneuter Zugriff auf eine Speicherzelle dem Decoder mit
geteilt wird oder einer der Ausgangstreiber des Decoders zur
Ansteuerung einer der Wortleitungen aktiviert wird.
Zusammenfassend festgestellt wird durch die Erfindung die Zu
griffsgeschwindigkeit auf einen Halbleiterspeicher erhöht,
ohne daß wesentlicher zusätzlicher Schaltungsaufwand erfor
derlich wäre. Der gesparte Flächenaufwand bleibt daher für
die Realisierung von Speicherzellen frei bzw. die Gesamtflä
che des Halbleiterspeichers bei vorgegebener Kapazität und
erhöhter Zugriffsgeschwindigkeit verringert sich. Die Erfin
dung ist insbesondere bei weiter fortschreitender Integration
und kleineren Strukturbreiten vorteilhaft anwendbar, da der
Einfluß des durch die Wortleitung gebildeten Widerstands sich
trotz höherer Integrationsdichte verringert.
Nachfolgend wird die Erfindung anhand des in der Zeichnung
dargestellten Ausführungsbeispiels näher erläutert. In der in
der Zeichnung dargestellten Figur ist ein Ausschnitt eines
Halbleiterspeichers mit für die Erfindung wesentlichen Kompo
nenten dargestellt. Die Darstellung ist im Hinblick auf Grö
ßenverhältnisse nicht maßstäblich. Es versteht sich, daß dar
über hinaus zum Betrieb des Halbleiterspeichers noch eine
Vielzahl weiterer Funktionselemente erforderlich sind.
Der Halbleiterspeicher der Figur weist vier Speicherzellen
felder, sogenannte Speicherbänke 1, 2, 3 und 4 auf. Zwischen
diesen sogenannten vier Quadranten befinden sich beispiels
weise die Anschlußflächen zur Ein- und Ausgabe von Signalen,
entsprechende Treiber- und Empfangsschaltungen, Schaltungen
zur Decodierung und Aktivierung von Bänken, Versorgungsspan
nungsgeneratoren etc. Sämtliche Speicherbänke sind mit glei
cher Funktionalität ausgestattet. Sie arbeiten unabhängig
voneinander und sind für sich alleine betrachtet ohne Wech
selwirkung mit anderen Speicherbänken betriebsfähig. Es wird
nur die Speicherbank 1 beschrieben, obwohl sämtliche Spei
cherbänke einen entsprechenden Aufbau aufweisen.
Das Speicherzellenfeld 10 der Speicherbank 1 umfaßt eine
Vielzahl von Speicherzellen, von denen nur die Speicherzellen
101, 102, 103 beispielhaft dargestellt sind. Die Speicherzel
len sowie die anderen interessierenden Schaltungen im Spei
cherzellenfeld 10 wiederholen sich in regelmäßiger Struktur.
Die Speicherzelle 101 umfaßt einen n-Kanal-MOS-Transistor
1010, dessen Gateanschluß an eine Wortleitung 104 angeschlos
sen ist. Die von der Speicherzelle zu speichernde Information
ist in einem Speicherkondensator 1011 enthalten, der einer
seits an Bezugspotential angeschlossen ist und andererseits
über die gesteuerte Strecke des Zugriffstransistors 1010 an
eine Bitleitung 105 angeschlossen ist. Zum Zugriff auf die
Speicherzelle 101 wird die Wortleitung 104 aktiviert. Dies
bedeutet, daß die im Ruhezustand mit dem Bezugspotential VSS
verbundene Wortleitung 104 auf die Wortleitungsvorspannung
VPP angehoben wird. Die Wortleitungsspannung VPP liegt ober
halb der üblichen Versorgungsspannung der Funktionseinheiten
des Halbleiterspeichers, um den Zugriffstransistor 1010 voll
ständig leitend schalten zu können. Bei aktivierter Wortlei
tung 104 wird der Kondensator 1011 mit der Bitleitung 105
verbunden, über welche das im Kondensator 1011 gespeicherte
Datum auslesbar ist. Bei sämtlichen an die Wortleitung 104
angeschlossenen Speicherzellen 101, 102, etc. sind die Zu
griffstransistoren leitend geschaltet. Von den an die Wort
leitung 104 angeschlossenen Speicherzellen werden nur jene
ausgelesen, deren Bitleitung freigeschaltet ist. Innerhalb
des Speicherzellenfelds 10 können mehrere Wortleitungen par
allel aktiviert werden, um parallel Daten auszulesen, bei
spielsweise auch die Wortleitung 106. Darüber hinaus ist eine
Vielzahl weiterer Wortleitungen vorhanden, die im konkreten
Fall nicht aktiviert sind, beispielsweise Wortleitung 107.
Zur Auswahl einer oder mehreren der im Speicherzellenfeld 10
verlaufenden Wortleitungen dient ein Decoder 11. Dem Decoder
wird eine Adresse ADR zugeführt, die nach entsprechender De
codierung bewirkt, daß beispielsweise die Wortleitungen 104,
106, nicht aber die Wortleitung 107, aktiviert, d. h. auf Po
tential VPP angehoben werden. Der Ausgang des Decoders weist
für jede Wortleitung einen Treiber 111, 112, 113 auf.
Sämtliche Treiber sind gleichartig aufgebaut. Der Treiber 111
hat einen n-Kanal-MOS-Transistor 1111, dessen Sourceanschluß
mit dem Anschluß für Bezugspotential VSS verbunden ist. Dar
über hinaus weist der Treiber 111 einen p-Kanal-MOS-
Transistor 1112 auf, dessen Sourceanschluß mit dem Anschluß
für das Wortleitungsaktivierungspotential VPP verbunden ist.
die Drainanschlüsse der Transistoren 1111, 1112 sind mitein
ander gekoppelt und an das eine, dem Decoder 11 zugewandte
Ende der Wortleitung 104 angeschlossen. Im Ruhezustand ist
der Transistor 1111 leitend, so daß die Wortleitung 104 auf
Bezugspotential VSS liegt. Zur Aktivierung wird der Transi
stor 1111 abgeschaltet und der komplementäre Transistor 1112
eingeschaltet, sodaß die Wortleitung 104 mit dem Anschluß
für das Wortleitungsaktivierungspotential VPP verbunden wird.
Die Wortleitung 104 verläuft ohne Unterbrechung durch das ge
samte Speicherzellenfeld 10 oder zumindest ein bestimmtes
Segment des Speicherzellenfeldes 10. An dem vom Treiber 111
abgewandten Ende der Wortleitung 104 ist ein Transistor 120
vorgesehen, über den das Ende der Wortleitung mit dem An
schluß für das Bezugspotential VSS verbindbar ist. Der
Drainanschluß des Transistors 120 ist mit der Wortleitung
verbunden, der Sourceanschluß mit dem Bezugspotential VSS.
Auch die Wortleitungen 106, 107 sind über einen entsprechen
den Transistor 121 bzw. 122 mit dem Anschluß für das Bezugs
potential VSS verbunden. Im allgemeinen weisen alle Wortlei
tungen, die vom Decoder 11 über jeweilige Treiber, z. B. 111,
112, 113, ansteuerbar sind, entsprechende Transistoren am vom
Treiber abgewandten Ende der Wortleitung, z. B. 120, 121 und
122, auf.
Während der Aktivierung einer Wortleitung, d. h., daß die
Wortleitung mit dem Potential VPP verbunden wird, sind sämt
liche Transistoren 120, 121, 122 abgeschaltet. Wenn nach Ab
schluß eines Zugriffs auf eine der Speicherzellen die jewei
lige Wortleitung wieder deaktiviert wird, d. h. mit Bezugspo
tential VSS verbunden wird, werden gleichzeitig sämtliche der
Transistoren 120, 121, 122 leitend geschaltet. Wenn bei
spielsweise die Wortleitung 104 aktiviert war und nunmehr de
aktiviert wird, d. h. am dem Treiber 111 zugeordneten Ende
durch Leitendschalten des Transistors 1111 mit Bezugspotenti
al VSS verbunden wird, dann wird gleichzeitig auch das ande
re, dem Treiber 111 abgewandte und mit dem Transistor 120
verbundene Ende der Wortleitung 104 über den leitend geschal
teten Transistor 120 mit Bezugspotential VSS verbunden. Dies
trifft auf sämtliche Transistoren 120, 121, 122 und alle
nicht dargestellten entsprechenden Transistoren im Speicherzellenfeld
10 zu. Bei Deaktivierung einer oder mehrerer der
Wortleitungen werden also die vom Decoder 11 abgewandten En
den der Wortleitungen mit Bezugspotential VSS verbunden. Zur
Deaktivierung einer Wortleitung werden also beide Enden der
Wortleitung auf das Bezugspotential VSS gezogen.
Beim Deaktivieren wird die Wortleitung, z. B. die Wortleitung
104, durch die durch die Gateelektroden der Zugriffstransi
storen der Speicherzellen 101, 102 gebildeten parasitären Ka
pazitäten und durch den längs der Wortleitung 104 verteilten
Widerstandsbelag belastet. Dadurch daß die Wortleitung nun
mehr an zwei Enden beim Abschalten mit Bezugspotential VSS
leitend verbunden wird, wird die kapazitive Belastung des
Treibers 111 halbiert und durch den Transistor 120 übernom
men. Das Entladen der Wortleitung 104 erfolgt daher wesent
lich schneller als ohne den Transistor 120. Die Speicherbank
110 steht dann für einen erneuten Zugriff früher bereit. Die
Arbeitsgeschwindigkeit wird dadurch erhöht. Die Wortleitung
107, welche im beschriebenen Beispiel nicht aktiviert wird,
wird trotzdem über den Transistor 122 bei Deaktivierung der
Wortleitung 104 mit Bezugspotential VSS verbunden, da alle
Transistoren 120, 121, 122 gleichzeitig angesteuert werden.
Zur Ansteuerung der Transistoren 120, 121, 122 sind deren Ga
teanschlüsse gemeinsam miteinander verbunden und an einen
Knoten 124 angeschlossen. Der Knoten 124 wird von einer
Steuerungseinrichtung 12 mit einem Steuersignal 10 versorgt.
Ein High-Pegel des Steuersignals C schaltet die Transistoren
120, 121, 122 leitend, ein Low-Pegel läßt die Transistoren
gesperrt. Das Steuersignal C wird in Abhängigkeit von der
Adressierung des Decoders 11 erzeugt. Zweckmäßigerweise wird
das Steuersignal C nach einer durch die Steuerungseinrichtung
12 vorgegebenen festen Verzögerung nach der Aktivierung einer
der Wortleitungen 104, 106, 107 aktiviert. Dies setzt voraus,
daß nach dieser Verzögerungszeit der Zugriff auf die Spei
cherzelle abgeschlossen ist und sämtliche Wortleitungen wie
der deaktiviert und auf Bezugspotential VSS zu ziehen sind.
Die von der Steuerungseinrichtung 12 bewirkte Zeitverzögerung
kann nach Anlegen einer neuen Adresse ADR an den Decoder 11
gestartet werden oder wie in der Figur gezeigt dann, wenn ei
ner der Decoder 111, 112, 113 aktiviert wird. Die Verzöge
rungseinrichtung 12 stellt Pegelwechsel der die Ausgangstrei
ber ansteuerenden Signale fest, deaktiviert das Signal C, so
daß die Transistoren 120, 121, 122 gesperrt werden, und akti
viert das Signal C anschließend wieder nach Ablauf der vor
eingestellten Verzögerungszeit, um sämtliche Wortleitungen
wieder fest mit Bezugspotential VSS zu verbinden.
Bemerkenswert ist, daß die dem Decoder 11 zugewandten Enden
der Wortleitungen 104, 106, 107 selektiv in Abhängigkeit von
der Adresse ADR ansteuerbar sind. Die davon abgewandten Enden
der Wortleitungen, welche mit den Transistoren 120, 121, 122
verbunden sind, werden nicht selektiv und stets gemeinsam an
gesteuert. Im allgemeinen werden alle vergleichbaren Transi
storen einer Speicherbank gleichzeitig angesteuert. Der zu
sätzliche Schaltungsaufwand ist daher gering und umfaßt le
diglich die jeweiligen Transistoren 120, 121, 122, den Ver
drahtungsaufwand zur Bildung des Knotens 124 sowie die Verzö
gerungseinrichtung 12 und deren Verdrahtungsaufwand. Die Ver
zögerungseinrichtung 112 ist ohne weiteres durch herkömmliche
Logikgatter realisierbar.
1
,
2
,
3
,
4
Speicherbänke
10
Speicherzellenfeld
11
Decoder
12
Verzögerungsschaltung
101
,
102
,
103
Speicherzellen
104
,
106
,
107
Wortleitungen
105
Bitleitung
111
,
112
,
113
Treiber
120
,
121
,
122
Schalttransistoren
124
Schaltungsknoten
1010
Transistor
1011
Speicherkondensator
1111
,
1112
Transistoren
ADR Adresse
C Schaltsignal
VPP Wortleitungsspannung
VSS Versorgungspotential
ADR Adresse
C Schaltsignal
VPP Wortleitungsspannung
VSS Versorgungspotential
Claims (8)
1. Integrierter Halbleiterspeicher, umfassend:
ein Speicherzellenfeld (1, 2, 3, 4) mit Speicherzellen (101, 102, 103)
mindestens eine Wortleitung (104, 106, 107), die minde stens zwei Enden aufweist und die dazwischen mit einer der Speicherzellen (101, 102, 103) verbunden ist, wobei
durch Aktivierung der Wortleitung (104, 106, 107) ein Zu griff auf die Speicherzelle (101, 102, 103) durchführbar ist;
einen Treiber (111, 112, 113), der mit einem der Enden der Wortleitung (104, 106, 107) verbunden ist;
einen Schalter (120, 121, 122), der einerseits mit einem anderen der Enden der Wortleitung (104, 106, 107) verbun den ist und der andererseits mit einem Anschluß für ein Versorgungspotential (VSS) verbunden ist;
eine Steuerungseinrichtung (12), durch die der Schalter (120, 121, 122) zur Deaktivierung der Wortleitung leitend schaltbar ist.
ein Speicherzellenfeld (1, 2, 3, 4) mit Speicherzellen (101, 102, 103)
mindestens eine Wortleitung (104, 106, 107), die minde stens zwei Enden aufweist und die dazwischen mit einer der Speicherzellen (101, 102, 103) verbunden ist, wobei
durch Aktivierung der Wortleitung (104, 106, 107) ein Zu griff auf die Speicherzelle (101, 102, 103) durchführbar ist;
einen Treiber (111, 112, 113), der mit einem der Enden der Wortleitung (104, 106, 107) verbunden ist;
einen Schalter (120, 121, 122), der einerseits mit einem anderen der Enden der Wortleitung (104, 106, 107) verbun den ist und der andererseits mit einem Anschluß für ein Versorgungspotential (VSS) verbunden ist;
eine Steuerungseinrichtung (12), durch die der Schalter (120, 121, 122) zur Deaktivierung der Wortleitung leitend schaltbar ist.
2. Integrierter Halbleiterspeicher nach Anspruch 1,
dadurch gekennzeichnet, daß
ein Decoder (11) zur Aktivierung mindestens einer Wortleitung
aus einer Vielzahl von Wortleitungen (104, 106, 107) des
Speicherzellenfeldes (1) vorgesehen ist, der ausgangsseitig
je einen Treiber (111, 112, 113) aufweist, der mit je einer
der Wortleitungen (104, 106, 107) verbunden ist, daß der De
coder (11) einen Anschluß zur Zuführung einer Adresse (ADR)
aufweist, in Abhängigkeit derer mindestens eine der Wortlei
tungen (104, 106, 107) aktivierbar ist, und daß die Schalter
(120, 121, 122) sämtlicher der Vielzahl der Wortleitungen
(104, 106, 107) gemeinsam in Abhängigkeit eines Schaltsignals
(C) ansteuerbar sind.
3. Integrierter Halbleiterspeicher nach Anspruch 2,
dadurch gekennzeichnet, daß
jeder der Treiber (111, 112, 113) einen Strompfad umfassend
zwei komplementäre Transistoren (1112, 1111) aufweist, deren
gesteuerte Strecken in Reihe zwischen den Anschluß für das
Versorgungspotential (VSS) und ein weiteres Versorgungspoten
tial (VPP) geschaltet sind, und daß ein Kopplungsknoten zwi
schen den Transistoren (1112, 1111) mit dem einen der Enden
der Wortleitung (104) verbunden ist.
4. Integrierter Halbleiterspeicher nach einem der Ansprüche 2
oder 3,
dadurch gekennzeichnet, daß
die Schalter (120, 121, 122) Transistoren sind, deren gesteu
erte Strecken zwischen das andere Ende der Wortleitungen
(104, 106, 107) und den Anschluß für das Versorgungspotential
(VSS) geschaltet sind, und daß die Steueranschlüsse der Tran
sistoren der Schalter (120, 121, 122) miteinander gekoppelt
sind.
5. Integrierter Halbleiterspeicher nach Anspruch 4,
dadurch gekennzeichnet, daß
jeder der Treiber (111, 112, 113) einen p-Kanal-MOS-
Transistor (1112) aufweist, der mit dem Anschluß für das wei
tere Versorgungspotential (VPP) verbunden ist, und einen n-
Kanal-MOS-Transistor (1111), der mit dem Anschluß für das
Versorgungspotential (VSS) verbunden ist, und daß die Schal
ter (120, 121, 122) jeweils einen n-Kanal-MOS-Transistor auf
weisen, die mit dem Anschluß für das Versorgungspotential
(VSS) verbunden sind.
6. Integrierte Halbleiterspeicher nach einem der Ansprüche 1
bis 5,
dadurch gekennzeichnet, daß
jede der Speicherzellen einen Zugangstransistor (1010) und
einen Speicherkondensator (1111) aufweisen und daß der Steu
eranschluß des Zugangstransistors (1010) mit einer der Wort
leitungen (104) verbunden ist.
7. Integrierte Halbleiterspeicher nach einem der Ansprüche 1
bis 6,
dadurch gekennzeichnet, daß
mindesten vier Speicherzellenfelder (1, 2, 3, 4) vorgesehen
sind, deren Speicherzellen jeweils von einem Decoder (11) an
steuerbar sind, der in Abhängigkeit von einer Adresse (ADR)
mindestens eine der Wortleitungen (104, 106, 107) innerhalb
des Speicherzellenfeldes auswählt, und daß alle mit den vom
Decoder (11) auswählbaren Wortleitungen (104, 106, 107) ver
bundenen Schalter (120, 121, 122) vom gleichen Schaltsignal
(C) steuerbar sind.
8. Integrierte Halbleiterspeicher nach einem der Ansprüche 1
bis 7,
gekennzeichnet durch
eine Verzögerungsschaltung (12), durch die das Schaltsignal
(C) zum Abschalten der Schalter (120, 121, 122) aktivierbar
ist nach einer vorgegebenen Verzögerungszeit in Antwort auf
Deaktivierung einer der Wortleitungen (104, 106, 107) des
Speicherzellenfeldes (1).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2000158398 DE10058398A1 (de) | 2000-11-24 | 2000-11-24 | Integrierter Halbleiterspeicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2000158398 DE10058398A1 (de) | 2000-11-24 | 2000-11-24 | Integrierter Halbleiterspeicher |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10058398A1 true DE10058398A1 (de) | 2002-06-13 |
Family
ID=7664534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2000158398 Ceased DE10058398A1 (de) | 2000-11-24 | 2000-11-24 | Integrierter Halbleiterspeicher |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10058398A1 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3329096A1 (de) * | 1982-08-25 | 1984-03-01 | Mitsubishi Denki K.K., Tokyo | Direktzugriffsspeicher |
US5986946A (en) * | 1996-08-07 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |
-
2000
- 2000-11-24 DE DE2000158398 patent/DE10058398A1/de not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3329096A1 (de) * | 1982-08-25 | 1984-03-01 | Mitsubishi Denki K.K., Tokyo | Direktzugriffsspeicher |
US5986946A (en) * | 1996-08-07 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69326310T2 (de) | Halbleiterspeichervorrichtung mit geteilter Wortleitungsstruktur | |
DE69904105T2 (de) | Spannungserhöhungsschaltung mit begrenzter erhöhter Spannung | |
DE3687533T2 (de) | Statische halbleiterspeicheranordnung. | |
DE19846264B4 (de) | Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, nichtflüchtiger ferroelektrischer Speicher mit einer Vielzahl dieser Zellen, Wortleitungstreiber für denselben sowie Verfahren zur Herstellung dieser Zellen | |
DE69823427T2 (de) | Halbleiterspeicheranordnung | |
DE69623466T2 (de) | Einseitiges lesen unter verwendung von bitleitungen für dram | |
DE19756929B4 (de) | Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe | |
DE3685889T2 (de) | Halbleiterspeicheranordnung. | |
DE69127126T2 (de) | Direktzugriffsspeicher mit Hilfsredundanzschaltung | |
DE60107174T2 (de) | Halbleiterspeicheranordnung | |
DE3939849A1 (de) | Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb | |
DE10038228A1 (de) | Zellenblockstruktur eines nichtflüchtigen ferroelektrischen Speichers | |
DE69112692T2 (de) | Dynamische Direktzugriffspeicheranordnung mit verbesserter Speisespannung für eine beschleunigte Wiedereinschreibung von von Speicherzellen gelesenen Informationsbits. | |
DE4117967A1 (de) | Dynamischer randomspeicher mit hochgeschwindigkeits-wortleitungstreiberschaltung | |
DE3786382T2 (de) | Halbleiterspeicheranordnung mit Datenbusrücksetzungsschaltungen. | |
DE69526834T2 (de) | Halbleiterspeicher | |
DE69833326T2 (de) | Speicher mit verarbeitungsfunktion | |
EP0126784B1 (de) | Halbleiterspeicher | |
DE10046051B4 (de) | Nichtflüchtiger ferroelektrischer Speicher und Schaltung zum Betreiben desselben | |
DE10223508B4 (de) | Bezugspegelschaltung in einem ferroelektrischen Speicher und Verfahren zum Betreiben derselben | |
DE4018979C2 (de) | Halbleiter-Speichervorrichtung mit verbesserter Leseverstärkerschaltung | |
DE69923900T2 (de) | Architektur für eine Speicherschaltung | |
DE4235951A1 (de) | Halbleiterspeichereinrichtung und Betriebsverfahren dafür | |
DE69615712T2 (de) | Zellengegenplatteneinstellung für dram-leseoperation | |
DE10107314C2 (de) | Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |