CN2884690Y - 时钟同步倍频电路 - Google Patents
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Abstract
本实用新型公开一种时钟同步倍频电路，尤其涉及电路设计和可编程逻辑器件设计中时钟倍频电路。该时钟同步倍频电路包括时钟沿发生电路基础模块和倍频电路基础模块，高频采样时钟信号和待倍频时钟信号输入所述时钟沿发生电路基础模块，该模块生成待倍频时钟的上升沿和下降沿信号，该生成的信号与所述高频采样时钟信号再输入到所述倍频电路基础模块，由该倍频电路基础模块生成所需的与所述待倍频时钟同步的倍频时钟信号。本实用新型可以在低成本、高兼容性和无需锁相环的条件下，获得稳定、占空比可调、相位关系恒定的倍频时钟，克服了现有技术无法同时兼顾这几个条件的缺点。
Description
技术领域
本实用新型涉及一种时钟倍频电路，尤其涉及电路设计和可编程逻辑器件设计中的时钟倍频电路。
背景技术
时钟倍频电路是一种在电路设计和可编程逻辑器件设计中的常用电路。
在现有的电路设计和可编程逻辑器件设计中，时钟倍频电路的实现方法有以下几种：
1、用外部相对高频时钟采样计数实现倍频。
用外部相对高频时钟对需要倍频的时钟采样计数，输出倍频后的时钟。这种方法的缺点在于，由于高速时钟和输入时钟是不同步的，使倍频后输出的时钟和输入时钟相位关系不确定。这种倍频方法在很多场合下不能使用，例如当需要倍频后的时钟与原时钟有严格的相位关系时，该方法就不能满足设计要求。
2、用单D触发器和单异或门实现简单倍频
这种方法的缺点在于，倍频后输出的时钟宽度非常窄，无法加宽。无论是在电路设计中还是在可编程逻辑器件设计中采用这种方法实现倍频，输出的时钟宽度很窄，一般在10个纳秒以内，经过电路板走线后，时钟质量会很差，无法使用。这种倍频方法在很多其他场合下也不能使用，例如当器件对时钟信号的占空比有一定要求时(一般为40％-60％)，该方法同样不能满足要求。
3、使用由数字逻辑器件和阻容、晶体管等模拟器件构成的模数混合电路实现倍频。
这种方法的缺点在于，由于设计中存在模拟器件，无法在可编程逻辑器件中实现，只能通过电路设计实现，增加了电路板的复杂度和调试难度。并且模拟器件组成的电路对带宽有限制，只能用于某段特定的频率。
4、用锁相环技术实现倍频，包括模拟锁相环和数字延时锁相环。
这种方法可以输出稳定的倍频时钟、且输出时钟相位与输入时钟相位关系恒定，并且在某些设计中，这种相位关系还可以根据***需要进行调整。但这种方法的缺点在于，锁相环有一定的带宽，对输入时钟的频率范围有要求，只能对一定频率范围的时钟进行倍频处理，例如某些逻辑器件厂家生产的带有锁相环的器件只能对高于25MHz的时钟进行倍频处理，因此该设计方法使设计修改受到限制；另外，如果在不带有锁相环的逻辑器件中实现锁相环技术，资源占用大，设计成本高；如果通过电路设计实现锁相环技术，又增加了电路的复杂性和调试难度，而且设计成本更高。
5、用多级由基本逻辑单元组成的延时单元延时实现倍频。
这种方法是通过基本逻辑单元组合形成延时单元，然后通过多级延时单元将待倍频时钟延时到所需相位，再将延时后的时钟与待倍频时钟异或的方法实现倍频。这种方法的缺点是：由于逻辑器件的基本逻辑单元的延时是不确定的，一般在其数据手册给出的最大最小值之间变化，还随着环境(如温度，湿度等)变化而变化，所以该倍频方法给出的时钟很不稳定，占空比也很难精确控制，因此这种方法在很多场合下也不能使用；特别地，当待倍频时钟频率在100KHz以下时，这种方法在实现占空比约为50％的倍频时，还将耗用大量资源，而且频率越低，耗用资源越大。
实用新型内容
本实用新型解决的技术问题是提供一种同步时钟倍频电路，它能克服现有技术中时钟倍频设计中各自的缺点，解决现有技术中存在的时钟倍频无法同时适应稳定、相位关系恒定、高兼容性和低成本的问题。
为了解决上述技术问题，本实用新型提供了一种时钟同步倍频电路，包括时钟沿发生电路基础模块和倍频电路基础模块，高频采样时钟信号和待倍频时钟信号输入所述时钟沿发生电路基础模块，该模块生成待倍频时钟的上升沿和下降沿信号，该生成的信号与所述高频采样时钟信号再输入到所述倍频电路基础模块，由该倍频电路基础模块生成所需的与所述待倍频时钟同步的倍频时钟信号。
进一步地，所述时钟沿发生电路基础模块包括延时单元和一个异或门，所述待倍频时钟信号和高频采样时钟信号输入所述延时单元，该延时单元输出一个延时后的待倍频时钟信号，再和原待倍频时钟一起输入异或门，生成所述待倍频时钟的上升沿、下降沿信号。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述延时单元包括第一触发器和第二触发器，所述待倍频时钟信号和高频采样时钟信号分别输入所述第一触发器的数据输入端和时钟输入端，所述第一触发器的输出信号和所述高频采样时钟信号再分别输入所述第二触发器数据输入端和时钟输入端，所述第二触发器的输出所述延时后的待倍频时钟信号。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述延时单元为一门延时电路。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述延时单元是将所述待倍频时钟延迟1到2个高频采样时钟周期后输出。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述的倍频电路基础模块包括计数器、比较单元和第三触发器，所述待倍频时钟的上升沿和下降沿信号与所述计数器的同步清零端相连，由所述高频采样时钟信号对所述计数器触发计数，所述计数器的输出信号与一个常数信号接所述比较单元的输入端，所述比较单元对两个信号进行比较运算，其输出信号一路接所述计数器的计数使能端，另一路输入到所述第三触发器数据输入端，所述待倍频时钟的上升沿和下降沿信号与所述第三触发器的置位端相连，所述高频采样时钟信号与所述第三触发器的时钟输入端相连，所述第三触发器的输出信号即为与所述待倍频时钟同步的倍频时钟信号。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述比较单元为一个比较器或一个与或门组合逻辑电路。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述的倍频电路基础模块还包括一选择器，所述比较单元输出信号的另一路先接所述选择器作为选择控制信号，所述选择器的两个输入端分别接高电平和低电平，所述选择器的输出信号接所述第三触发器数据输入端，且该选择器输出信号的电平与所述比较单元的输出信号一致。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述待倍频时钟的上升沿、下降沿信号接所述第三触发器的置位端对第三触发器进行置“1”。
进一步地，上述时钟同步倍频电路还可具有以下特点：所述触发器为D触发器
采用本实用新型所述方法，与现有技术相比，达到了可以在低成本、高兼容性和无需锁相环的条件下，即可获得稳定、占空比可调、相位关系恒定的倍频时钟的效果，节省了成本和电路设计中单板面积，弥补了不带锁相环的逻辑器件和带锁相环但待倍频时钟频率不在锁相环倍频范围内的逻辑器件的不足，解决了现有技术无法同时兼顾这几个条件的缺点。
附图说明
图1是本实用新型总体结构框图；
图2是图1所示时钟同步倍频电路中时钟沿发生电路基础模块最佳实施例的电路原理图；
图3是图1所示时钟同步倍频电路中倍频电路基础模块最佳实施例的电路原理图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
图1所描述的时钟同步倍频电路包括顺次相连的时钟沿发生电路基础模块和倍频电路基础模块。待倍频时钟信号101和高频采样时钟102为时钟沿发生电路基础模块的输入信号，其输出待倍频时钟的上升沿和下降沿信号信号104，和高频采样时钟102进入倍频电路基础模块，输出倍频时钟108。
高频采样时钟102可根据设计需要确定，如果单板本身没有提供合适的时钟进入逻辑器件，可以通过在逻辑器件***加一个合适的晶体振荡器实现。
该时钟同步倍频电路的工作原理是：待倍频时钟信号101和高频采样时钟102进入时钟沿发生电路基础模块后，提取出待倍频时钟的上升沿和下降沿信号104，该信号与高频采样时钟信号102进入倍频电路基础模块，输出占空比可调、相位关系恒定的倍频时钟108。
图2是该时钟同步倍频电路中时钟沿发生电路基础模块最佳实施例的电路原理图，它包括两个级联的触发器DFF1、DFF2和一个异或门XOR1。待倍频时钟101和高频时钟信号102分别输入触发器DFF1的数据输入端D和时钟输入端CLK，触发器DFF1的输出信号和高频时钟信号102分别输入触发器DFF2的数据输入端D和时钟输入端CLK，触发器DFF2的输出信号103和待倍频时钟101输入异或门XOR1，异或门XOR1输出待倍频时钟的上升沿和下降沿信号104。
在本实用新型的最佳实施方式中，触发器DFF1、DFF2为D触发器。
该时钟沿发生电路基础模块的工作原理是：待倍频时钟101经过由高频采样时钟102触发的两个级联D触发器DFF1、DFF2后，此时DFF2的输出信号103与高频时钟信号102同步，消除了两个时钟域数据传输可能存在的亚稳态问题，并且DFF2的输出信号103已经是待倍频时钟101延迟1到2个高频采样时钟周期的信号，再将待倍频时钟101和DFF2的输出信号103进行异或运算，就可以产生待倍频时钟101的上升沿、下降沿信号104，输出到后级的倍频电路基础模块。
但是，本实用新型时钟沿发生电路并不限于这种实现方法，在另一实施例中，可以用门延时电路代替两个级联的D触发器，将待倍频时钟和高频采样时钟输入该门延时电路，通过门延时电路将待倍频时钟延时后，再与待倍频时钟通过异或逻辑生成待倍频时钟的上升沿和下降沿信号。门延时电路的级数是根据器件特性和应用环境参数来控制的。
图3是该时钟同步倍频电路中倍频电路基础模块最佳实施例的电路原理图，它包括一个计数器COUNT1、一个比较器COMP1、一个选择器MUX1和一个D触发器DFF3。前级时钟沿发生电路产生的待倍频时钟的上升沿和下降沿信号104接计数器COUNT1的同步清零端Sclr，由高频采样时钟102对COUNT1触发计数，计数器COUNT1的输出信号105与常数信号106接入比较器COMP1，比较器COMP1的输出信号107一路接计数器COUNT1的计数使能端，另一路接选择器MUX1作为选择控制信号，选择器MUX1的“0”、“1”端分别接低电平和高电平，选择器MUX1的输出信号接触发器DFF3的数据输入端D，待倍频时钟的上升沿和下降沿信号104与触发器DFF3的置位端相连，触发器DFF3的时钟输入端CLK由高频采样时钟102提供信号，触发器DFF3的输出信号108即为同步时钟倍频信号。
该倍频电路基础模块的工作原理是：
由前级时钟沿发生电路产生的待倍频时钟上升沿、下降沿信号104对计数器COUNT1进行同步清零，由高频采样时钟102对计数器COUNT1触发计数，计数器COUNT1的输出信号105与常数信号106进行比较运算，比较器COMP1的输出信号107反馈到计数器COUNT1的计数使能端，只有当比较器COMP1的输出信号107为高电平时，计数器COUNT1才开始计数。比较器COMP1的输出信号107的另一路进入选择器MUX1作为选择控制信号，当比较器COMP1的输出信号107为高电平时，选择器MUX1输出高电平，否则输出低电平，在待倍频时钟的上升沿和下降沿之间，产生了一个周期的倍频时钟。待倍频时钟上升沿、下降沿信号104接触发器DFF3的置位端对触发器DFF3进行置“1”，保证输出的倍频时钟108与待倍频时钟相位关系恒定。
在本实施例中，常数信号106的值是由高频采样时钟和待倍频时钟的频率比以及倍频时钟的占空比确定的。对于特定的设计，常数信号一般都已经确定，因此在另一实施例中，也可以通过与或门组合逻辑电路代替比较器COMP1，与或门组合逻辑的表达式可以通过卡诺图等方法得到。
图3中的选择器MUX1是为了清晰描述而设置的，在实际实现时可以省略，只要将COMP1的输出信号107直接连接到触发器DFF3的数据输入端D即可。
综上所述，本实用新型通过计数器分别在待倍频时钟上升沿和下降沿清零后计数的方法产生倍频时钟，可通过计数值调整倍频时钟的占空比，触发器DFF3的输出信号108就是稳定、占空比可调、相位关系恒定的倍频时钟。
Claims (10)
1、一种时钟同步倍频电路，其特征在于，包括时钟沿发生电路基础模块和倍频电路基础模块，高频采样时钟信号和待倍频时钟信号输入所述时钟沿发生电路基础模块，该模块生成待倍频时钟的上升沿和下降沿信号，该生成的信号与所述高频采样时钟信号再输入到所述倍频电路基础模块，由该倍频电路基础模块生成所需的与所述待倍频时钟同步的倍频时钟信号。
2、根据权利要求1所述的时钟同步倍频电路，其特征在于，所述时钟沿发生电路基础模块包括延时单元和一个异或门，所述待倍频时钟信号和高频采样时钟信号输入所述延时单元，该延时单元输出一个延时后的待倍频时钟信号，再和原待倍频时钟一起输入异或门，生成所述待倍频时钟的上升沿、下降沿信号。
3、根据权利要求2所述的时钟同步倍频电路，其特征在于，所述延时单元包括第一触发器和第二触发器，所述待倍频时钟信号和高频采样时钟信号分别输入所述第一触发器的数据输入端和时钟输入端，所述第一触发器的输出信号和所述高频采样时钟信号再分别输入所述第二触发器数据输入端和时钟输入端，所述第二触发器的输出所述延时后的待倍频时钟信号。
4、根据权利要求2所述的时钟同步倍频电路，其特征在于，所述延时单元为一门延时电路。
5、根据权利要求2所述的时钟同步倍频电路，其特征在于，所述延时单元是将所述待倍频时钟延迟1到2个高频采样时钟周期后输出。
6、根据权利要求1所述的时钟同步倍频电路，其特征在于，所述的倍频电路基础模块包括计数器、比较单元和第三触发器，所述待倍频时钟的上升沿和下降沿信号与所述计数器的同步清零端相连，由所述高频采样时钟信号对所述计数器触发计数，所述计数器的输出信号与一个常数信号接所述比较单元的输入端，所述比较单元对两个信号进行比较运算，其输出信号一路接所述计数器的计数使能端，另一路输入到所述第三触发器数据输入端，所述待倍频时钟的上升沿和下降沿信号与所述第三触发器的置位端相连，所述高频采样时钟信号与所述第三触发器的时钟输入端相连，所述第三触发器的输出信号即为与所述待倍频时钟同步的倍频时钟信号。
7、根据权利要求6所述的时钟同步倍频电路，其特征在于，所述比较单元为一个比较器或一个与或门组合逻辑电路。
8、根据权利要求6所述的时钟同步倍频电路，其特征在于，所述的倍频电路基础模块还包括一选择器，所述比较单元输出信号的另一路先接所述选择器作为选择控制信号，所述选择器的两个输入端分别接高电平和低电平，所述选择器的输出信号接所述第三触发器数据输入端，且该选择器输出信号的电平与所述比较单元的输出信号一致。
9、根据权利要求6所述的时钟同步倍频电路，其特征在于，所述待倍频时钟的上升沿、下降沿信号接所述第三触发器的置位端对第三触发器进行置“1”。
10、根据权利要求3或6所述的时钟同步倍频电路，其特征在于，所述触发器为D触发器。
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| CN 200520132730 CN2884690Y (zh) | 2005-11-11 | 2005-11-11 | 时钟同步倍频电路 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101236776B (zh) * | 2008-02-26 | 2011-06-29 | 北京芯技佳易微电子科技有限公司 | 一种串行接口快闪存储器及其设计方法 |
| CN102664608A (zh) * | 2010-12-28 | 2012-09-12 | 博通集成电路（上海）有限公司 | 频率倍增器及频率倍增的方法 |
| CN104052406A (zh) * | 2014-07-08 | 2014-09-17 | 福州大学 | 一种倍频电路及倍频方法 |
| CN108259006A (zh) * | 2018-01-31 | 2018-07-06 | 深圳骏通微集成电路设计有限公司 | 一种二倍频实现装置及方法 |
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2005
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101236776B (zh) * | 2008-02-26 | 2011-06-29 | 北京芯技佳易微电子科技有限公司 | 一种串行接口快闪存储器及其设计方法 |
| CN102664608A (zh) * | 2010-12-28 | 2012-09-12 | 博通集成电路（上海）有限公司 | 频率倍增器及频率倍增的方法 |
| CN102664608B (zh) * | 2010-12-28 | 2015-03-11 | 博通集成电路（上海）有限公司 | 频率倍增器及频率倍增的方法 |
| CN104052406A (zh) * | 2014-07-08 | 2014-09-17 | 福州大学 | 一种倍频电路及倍频方法 |
| CN104052406B (zh) * | 2014-07-08 | 2016-10-05 | 福州大学 | 一种倍频电路及倍频方法 |
| CN108259006A (zh) * | 2018-01-31 | 2018-07-06 | 深圳骏通微集成电路设计有限公司 | 一种二倍频实现装置及方法 |
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