CN2872796Y - 电子组装体 - Google Patents

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Abstract

一种电子组装体包括一电路板，该电路板适于与一芯片封装体相电连接，芯片封装体具有一芯片座与多个内引脚，而电路板包括至少一图案化导电层与至少一第一绝缘层。图案化导电层具有至少一第一接垫与至少一第二接垫。第一接垫具有一延伸部，且第一接垫适于与芯片座相电连接，第二接垫适于与这些内引脚至少之一的一端电连接，而适于电连接至第二接垫的该内引脚的另一端在图案化导电层的投影与延伸部至少部分重叠。此外，图案化导电层配置于第一绝缘层的外侧。从而提升了高频信号的传输品质。

Description

电子组装体
技术领域
本实用新型涉及一种线路板(wiring board)与电子组装体(electronicassembly)，且特别是有关于一种电路板(circuit board)以及包括芯片封装体与电路板的电子组装体。
背景技术
一般而言，现有用以承载及电连接多个电子元件的线路板，其包括封装基板(package substrate)和电路板，主要是由多层图案化导电层(patternedconductive layer)以及多层绝缘层(insulating layer)交替迭合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层则分别配置于相邻这些图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间透过导电孔道(conductivevia)而彼此电连接。
就电路板而言，其表面可配置芯片封装体以形成一电子组装体。芯片封装体与电路板表面的图案化导电层相电连接并藉由电路板内部线路来达到电子信号传递(electrical signal propagation)的目的。
图1A绘示现有的一种电子组装体的俯视示意图，图1B绘示图1A的线A-A剖面示意图。请同时参考图1A与图1B，现有电子组装体100包括一四方扁平无引脚(Quad Flat No-lead，QFN)封装型态的芯片封装体110(以下简称QFN封装体)、一电路板120与一焊罩层(solder mask layer)130。QFN封装体110包括一芯片(chip)112、一导线架(leadframe)114、多条焊线(bonding wire)116与一胶体(encapsulant)118。芯片112具有一有源面(activesurface)112a与多个位于有源面112a上的焊垫(bonding pad)112b，导线架114具有一芯片座(chip pad)114a与多个内引脚(inner lead)114b，且芯片112配置于芯片座114a上。芯片座114a与这些内引脚114b藉由这些焊线116而电连接至这些焊垫112b，而胶体118至少包覆芯片112、这些焊线116与部分导线架114。
QFN封装体110配置于电路板120上，而电路板120包括两图案化导电层122、一绝缘层124与多个导电孔道126。绝缘层124配置于两图案化导电层122之间，而这些导电孔道126穿过绝缘层124而将两图案化导电层122电连接。由图1A与图1B可知，与QFN封装体110相电连接的图案化导电层122具有一接地接垫(ground pad)122a与多个信号线(signal line)122b(图1A与图1B仅绘示一条)，以使得QFN封装体110的芯片座114a配置于接地接垫122a上，且信号线122b的一端与QFN封装体110的这些内引脚114b的其中之一相电连接。此外，焊罩层130位于与QFN封装体110相电连接的图案化导电层122上，焊罩层130具有一开口132以外露部分信号线122b与接地接垫122a。
然而，在高频信号传输下，这些焊线116所产生的感应电感(inducedinductance)将使得信号线122b与相电连接的内引脚114b之间的阻抗不匹配(impedance mismatch)的现象更为严重，进而降低信号线122b与相电连接的内引脚114b之间信号传输的品质。
实用新型内容
本实用新型的另一目的是提供一种电子组装体，以提升其高频信号的传输品质。
为达上述或是其它目的，本实用新型提出一种电子组装体，包括一芯片封装体与一电路板。芯片封装体包括一芯片、一导线架、多条焊线与一胶体。芯片具有一有源面与多个位于有源面上的焊垫。导线架具有一芯片座与多个内引脚，芯片配置于芯片座上，且芯片座与部分这些内引脚藉由这些焊线而电连接至这些焊垫，而胶体至少包覆芯片、这些焊线与部分导线架。此外，芯片封装体配置于电路板上，且电路板包括至少一图案化导电层与至少一第一绝缘层。图案化导电层具有至少一第一接垫与至少一第二接垫，第一接垫具有一延伸部，且第一接垫与芯片座相电连接。第二接垫与这些内引脚的至少一个的一端相电连接，而电连接至第二接垫的内引脚的另一端在图案化导电层的投影与延伸部至少部分重叠，且图案化导电层配置于第一绝缘层的外侧。
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下。
附图说明
图1A绘示现有的一种电子组装体的俯视示意图；
图1B绘示图1A沿着线A-A的剖面示意图；
图2A绘示本实用新型第一实施例的一种电子组装体的俯视示意图；
图2B绘示图2A沿着线B-B的剖面示意图；
图3绘示本实用新型第二实施例的一种电子组装体的俯视示意图；
图4绘示本实用新型第三实施例的一种电子组装体的俯视示意图。
附图标记说明
100、200、300、400：电子组装体
110、210：芯片封装体
112、212：芯片
112a、212a：有源面
112b、212b：焊垫
114、214：导线架
114a、214a：芯片座
114b、214b、314b、414b：内引脚
116、216：焊线
118、218：胶体
120、220、320、420：电路板
122、222、322、422：图案化导电层
122a：接地接垫
122b：信号线
124：绝缘层
126：导电孔道
130：焊罩层
132、232：开口
222a：第一接垫
222b、322b、422b：第二接垫
222c、322c、422c：传输线
224：第一绝缘层
230：第二绝缘层
d1、d2：宽度
E、E’、E”：延伸部
S1：第一区段
S2：第二区段
具体实施方式
第一实施例
图2A绘示本实用新型第一实施例的一种电子组装体的俯视示意图，图2B绘示图2A沿着线B-B的剖面示意图。请同时参考图2A与图2B，第一实施例的电子组装体200包括一芯片封装体210与一电路板220。芯片封装体210(例如为QFN封装体)包括一芯片212、一导线架214、多条焊线216(图2A仅示意地绘示5条)与一胶体218。芯片212具有一有源面212a与多个位于有源面212a上的焊垫212b(图2A仅示意地绘示5个)。导线架214具有一芯片座214a与多个内引脚214b(图2A仅示意地绘示5个)，芯片212配置于芯片座214a上，且芯片座214a与部分这些内引脚214b藉由这些焊线216而电连接至这些焊垫212b，而胶体218至少包覆芯片212、这些焊线216与部分导线架214。
此外，芯片封装体210配置于电路板220上，且电路板220包括至少一图案化导电层222与至少一第一绝缘层224。图案化导电层222具有至少一第一接垫222a与至少一第二接垫222b；其中，第一接垫222a例如为接地接垫，且第二接垫222b例如为信号接垫(signal pad)。第一接垫222a具有一延伸部(extension part)E，且第一接垫222a与芯片座214a相电连接，以使得芯片212位于第一接垫222a的上方。另外，第二接垫222b与两相邻这些内引脚214b的一端相电连接，而电连接至第二接垫222b的相邻这些内引脚214b的另一端在图案化导电层222的投影与延伸部E至少部分重叠，换言之，延伸部E延伸至与第二接垫222b相电连接的两相邻这些内引脚214b的另一端的下方。再者，电子组装体200更包括一第二绝缘层230(例如为焊罩层)，其位于图案化导电层222上，第二绝缘层230具有至少一开口232以外露第一接垫222a与第二接垫222b。
图案化导电层222配置于第一绝缘层224的外侧，图案化导电层222例如由铜箔层经过微影蚀刻定义形成，且第一绝缘层224的材质例如为玻纤环氧树脂(FR-4)或环氧树脂(epoxy resin)。在此必须说明的是，第一实施例中，图案化导电层222与第一绝缘层224各为一层，但亦可为多层结构。例如将图案化导电层222与第一绝缘层224交替迭合形成多层结构，且这些第一绝缘层224可分别配置于相邻这些图案化导电层222之间，用以隔离这些图案化导电层222。此外，这些相互重叠的图案化导电层222之间可透过至少一个导电孔道(未绘示)而彼此电连接。据此，第一实施例的电路板220是用以举例而非限定本实用新型。
在第一实施例中，图案化导电层222包括至少一传输线222c，且传输线222c的一端与第二接垫222b相电连接。此外，与第二接垫222b相电连接的两相邻这些内引脚214b的其中之一藉由这些焊线216的其中之一而与这些焊垫212b的其中之一相电连接，换言之，电连接至第二接垫222b的两相邻这些内引脚214b中只有一个内引脚214b用以传输信号于芯片212与传输线222c之间。
在此必须说明的是，第二接垫222b可与这些内引脚214b的其中之一的一端电连接，且电连接至第二接垫222b的内引脚214b的另一端在图案化导电层222的投影与延伸部E至少部分重叠。此外，与第二接垫222b相电连接的内引脚214b可藉由这些焊线216的其中之一而与这些焊垫212b的其中之一相电连接。但是，上述并未以图面绘示。
经由上述可知，当第一实施例的电子组装体200在传输高频信号(例如介于10亿赫兹至50亿赫兹的高频区间)时，这些焊线216产生的感应电感所导致的阻抗不匹配的现象可藉由第一接垫222a的延伸部E与电连接至传输线222c的两相邻这些内引脚214b之间的感应电容(induced capacitance)而获得补偿(compensate)，进而提升传输线222c与相电连接的两相邻这些内引脚214b之间信号传输的品质。此外，本实用新型更可适当地将电路板220的第二接垫222b连接至芯片封装体210的一个内引脚214b或多个相邻的内引脚214b，经由设计延伸部E的尺寸与形状以产生适当的感应电容值。
第二实施例
请参考图3与图2A，其中图3绘示本实用新型第二实施例的一种电子组装体的俯视示意图。第二实施例与第一实施例的不同处在于，在第二实施例的电子组装体300中，电路板320的图案化导电层322的传输线322c具有一第一区段(first section)S1与一第二区段S2，第一区段S1的宽度d1小于第二区段S2的宽度d2，且第一区段S1与第二接垫322b相电连接。
由于电连接至第二接垫322b的传输线322c的第一区段S1的宽度d1较小，因此在传输频率更高的高频信号(例如介于60亿赫兹至90亿赫兹的高频区间)时，传输线322c的第一区段S1所提高的感应电感，可补偿因延伸部E’与电连接至传输线322c的两相邻这些内引脚314b之间所产生的感应电容，进而使得第二实施例的电子组装体300所传输频率更高的高频信号的品质较佳。
第三实施例
请参考图4与图2A，其中图4绘示本实用新型第三实施例的一种电子组装体的俯视示意图。第三实施例与第一实施例的不同处在于，在第三实施例的电子组装体400中，电路板420的图案化导电层422的第二接垫422b与三个相邻这些内引脚414b的一端相电连接。此外，电连接至第二接垫422b的相邻这些内引脚414b的另一端在图案化导电层422的投影与第一接垫(未绘示)的延伸部E”至少部分重叠，换言之，延伸部E”延伸至与第二接垫422b相电连接的三个相邻这些内引脚414b的另一端的下方。在此必须说明的是，与第二接垫422b相电连接且与第一接垫的延伸部E”部分重叠的这些内引脚414b的数目可依照设计需求而有所改变，因此第三实施例是用以举例而非限定本实用新型。
与第一实施例相较，在第三实施例中，由于与第二接垫422b相电连接且与第一接垫的延伸部E”部分重叠的这些内引脚414b的数目较多，因此第三实施例的电子组装体400在与第一实施例的电子组装体200传输同样频率的高频信号(例如介于10亿赫兹至50亿赫兹的高频区间)时，第三实施例的电子组装体400所传输信号的品质较佳。
请参考图3与图4，值得注意的是，第三实施例的传输线422c的外型可依设计需求而设计为第二实施例的传输线322c的外型，以使得在传输例如介于40亿赫兹至60亿赫兹的高频区间的高频信号时，第三实施例的电子组装体400所传输信号的品质较佳，而其所传输信号品质较佳的原因则如同第二实施例所述，故于此不再赘述。
最后，必须强调的是，上述三个实施例中所提及的高频信号的频率区间仅用以辅助说明这些实施例所传输高频信号的频率区间的差异，这些频率区间可因电路板的图案化导电层的布线设计变化与芯片封装体的内引脚的数目增减而有所改变。因此，这些实施例所提及的高频信号的频率区间仅用以举例而非限定本实用新型。
综上所述，本实用新型的电子组装体至少具有下列优点：
(一)当本实用新型的电子组装体在传输高频信号时，这些焊线产生的感应电感所导致的阻抗不匹配的现象可藉由第一接垫的延伸部与电连接至传输线的内引脚之间的感应电容而获得补偿，进而使得传输线与相电连接的内引脚之间信号传输的回波损耗(return loss)提高且***损耗(insertion loss)降低；
(二)本实用新型的电子组装体可藉由传输线宽度变化产生适当的电感来补偿上述的感应电容，使得当本实用新型的电子组装体在传输更高频信号时，传输线与相电连接的内引脚之间信号传输的回波损耗更加提高且***损耗更为降低。
虽然本实用新型已以多个实施例揭露如上，然其并非用以限定本实用新型，任何本领域内的技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求所界定者为准。

Claims (9)

1.一种电子组装体，其特征在于包括：
一芯片封装体，包括：
一芯片，具有一有源面与多个位于有源面上的焊垫；
一导线架，具有一芯片座与多个内引脚，且该芯片配置于该芯片座上；
多条焊线，该芯片座与部分该些内引脚藉由该些焊线而电连接至该些焊垫；以及
一胶体，至少包覆该芯片、该些焊线与部分该导线架；以及
一电路板，该芯片封装体配置于该电路板上，该电路板包括：
至少一图案化导电层，该图案化导电层具有至少一第一接垫与至少一第二接垫，该第一接垫具有一延伸部，且该第一接垫与该芯片座相电连接，该第二接垫与该些内引脚至少之一的一端相电连接，而电连接至该第二接垫的至少之一该些内引脚的另一端在该图案化导电层的投影与该延伸部至少部分重叠；以及
至少一第一绝缘层，该图案化导电层配置于该第一绝缘层的外侧。
2.如权利要求1所述的电子组装体，其特征在于，该图案化导电层包括至少一传输线，该传输线的一端与该第二接垫相电连接。
3.如权利要求1所述的电子组装体，其特征在于，该传输线具有一第一区段与一第二区段，该第一区段的宽度小于该第二区段的宽度，且该第一区段与该第二接垫相电连接。
4.如权利要求1所述的电子组装体，其特征在于，该芯片封装体为四方扁平无引脚封装型态的芯片封装体。
5.如权利要求1所述的电子组装体，其特征在于，该第一接垫为一接地接垫。
6.如权利要求1所述的电子组装体，其特征在于，该第二接垫为一信号接垫。
7.如权利要求1所述的电子组装体，其特征在于，该第二接垫适于电连接至该芯片封装体的至少两相邻该些内引脚，而适于电连接至该第二接垫的相邻该些内引脚的另一端在该图案化导电层的投影与该延伸部至少部分重叠。
8.如权利要求7所述的电子组装体，其特征在于，与该第二接垫相电连接的相邻该些内引脚之一藉由该些焊线之一而与该些焊垫之一相电连接。
9.如权利要求1所述的电子组装体，其特征在于，更包含一第二绝缘层位于该图案化导电层上，该第二绝缘层具有至少一开口藉以外露该第一接垫与该第二接垫。
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