CN2896793Y - 应用非信号贯孔排列的线路板 - Google Patents

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Abstract

一种应用非信号贯孔排列的线路板。线路板具有一接点面、一核心层与多个接垫。这些接垫配置于接点面上，而非信号贯孔排列包括多个第一非信号贯孔与一第二非信号贯孔。这些第一非信号贯孔贯穿核心层且与部分这些接垫相对应电连接。第二非信号贯孔贯穿核心层，第二非信号贯孔配置于这些第一非信号贯孔之间且不与这些接垫电连接，而第二非信号贯孔与这些第一非信号贯孔的间距小于或等于对应电连接至这些第一非信号贯孔的部分这些接垫的最小间距的0.72倍。本实用新型的非信号贯孔排列所产生的寄生电感值较小，因而可降低电流切换时的噪声干扰。

Description

应用非信号贯孔排列的线路板
技术领域
本实用新型涉及一种线路板，且特别是有关于一种应用非信号贯孔排列方式的线路板。
背景技术
一般而言，现有的用以承载及电连接多个电子元件的线路板(wiringboard)主要是由多个图案化导电层(patterned conductive layer)以及多个绝缘层(insulating layer)交替叠合所构成。其中，这些图案化导电层是由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层是分别配置于相邻这些图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间是透过导电孔道(conductive via)或导电贯孔(throughvia，以下简称贯孔)而彼此电连接。另外，线路板的表面上还可配置各种电子元件(例如有源元件或无源元件)，并藉由线路板内部线路来达到电子信号传递(electrical signal propagation)的目的。
请参考图1，其绘示现有的一种线路板的侧视剖面示意图。现有的线路板100包括多个绝缘层110、多个图案化导电层120、多个贯孔130、多个导电孔道140与多个接垫150。这些绝缘层110的其中之一为核心层110(a)，这些贯孔130包括信号贯孔、电源贯孔与接地贯孔，其贯穿核心层110(a)且与部分这些接垫150相对应电连接。各个导电孔道140贯穿除了核心层110(a)之外的这些绝缘层110的其中之一，而这些图案化导电层120与这些绝缘层110为交错配置，且这些图案化导电层120的至少其中之二是藉由这些贯孔130或这些导电孔道140的至少其中之一而互相电连接。
这些贯孔130的电源贯孔(或接地贯孔)的配置方式与数量是基于这些电源贯孔(或接地贯孔)至与其相对应电连接的这些接垫150之间的电路所能承载的电流大小与设计需求而决定。然而，现有线路板100的这些贯孔130的电源贯孔(或接地贯孔)通常会因电路设计而以某一数目彼此相邻而群聚于核心层中，因此现有的线路板100在藉由这些电源贯孔(或接地贯孔)传输电流时，将会产生较大的寄生电感(parasitic inductance)值，因而导致电流切换时的噪声干扰较为严重。
实用新型内容
本实用新型的目的是提供一种线路板，其具有非信号贯孔排列以降低非信号贯孔之间的寄生电感值。
为达上述或是其它目的，本实用新型提出一种线路板，其包括一核心层、多个接垫与至少一非信号贯孔排列。这些接垫配置于核心层的一侧上方。非信号贯孔排列包括多个第一非信号贯孔与一第二非信号贯孔。这些第一非信号贯孔贯穿核心层且与部分这些接垫相对应电连接。第二非信号贯孔贯穿核心层，第二非信号贯孔配置于这些第一非信号贯孔之间且不与这些接垫电连接，而第二非信号贯孔与这些第一非信号贯孔的间距小于或等于对应电连接至这些第一非信号贯孔的部分这些接垫的最小间距的0.72倍。
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1绘示现有的一种线路板的侧视剖面示意图；
图2绘示本实用新型一实施例的一种线路板的侧视剖面示意图；
图3绘示图2的部分构件的仰视剖视示意图；
图4绘示图2的非信号贯孔排列的仰视剖视示意图；
图5绘示本实用新型另一实施例的芯片封装体的侧视剖面示意图。
附图标记说明
100、200：线路板
110、240：绝缘层
110(a)、210：核心层
120、270：图案化导电层
130：贯孔
140、250：导电孔道
150、220：接垫
230：非信号贯孔排列
232：第一非信号贯孔
234：第二非信号贯孔
260：信号贯孔
280：焊罩层
290：焊球
L1、L2：间距
C：芯片
P：芯片封装体
S：接点面
具体实施方式
图2绘示本实用新型一实施例的一种线路板的侧视剖面示意图，图3绘示图2的部分构件的仰视剖视示意图。请参考图2与图3，本实施例的线路板200例如为电路板(circuit board)或封装基板(package substrate)，其包括一核心层210、多个接垫220与至少一非信号贯孔排列230。这些接垫220配置于核心层210的一侧上方，在本实施例中，这些接垫220配置于线路板200的一接点面S上且用以电连接至下一层级的电子装置(未绘示)。
非信号贯孔排列230包括多个第一非信号贯孔232与一第二非信号贯孔234。这些第一非信号贯孔232贯穿核心层210且与部分这些接垫220相对应电连接。第二非信号贯孔234贯穿核心层210，第二非信号贯孔234配置于这些第一非信号贯孔232之间且不与这些接垫220电连接，而第二非信号贯孔234与这些第一非信号贯孔232的间距L1小于或等于对应电连接至这些第一非信号贯孔232的部分这些接垫220的最小间距L2的0.72倍。在此必须说明的是，图3仅绘示图2中部分这些第一非信号贯孔232与一第二非信号贯孔234，以及与这些第一非信号贯孔232相对应电连接的这些接垫220。
此外，这些第一非信号贯孔232可为电源贯孔，且第二非信号贯孔234可为接地贯孔；或者，这些第一非信号贯孔232可为接地贯孔，且第二非信号贯孔234可为电源贯孔。换言之，这些第一非信号贯孔232与第二非信号贯孔234为不同种类的非信号贯孔。请参考图4，其绘示图2的非信号贯孔排列的仰视剖视示意图，为了清楚区分起见，图4将第二非信号贯孔234绘示为黑色实心者。请注意，图4的黑色实心标示仅为易于分辨的示意，并非用以限制第二非信号贯孔234自图2的仰视剖面所见为实心物体。由图4可知，在一非信号贯孔排列230中，多个第一非信号贯孔232之中具有一第二非信号贯孔234。
请再参考图2与图3，当本实施例的线路板200藉由这些第一非信号贯孔232与第二非信号贯孔234而传输电流时，由于这些第一非信号贯孔232与第二非信号贯孔234为不同种类的非信号贯孔，所以非信号贯孔排列230的等效电感(equivalent inductance)值为这些第一非信号贯孔232本身的电感值加上第二非信号贯孔234本身的电感值再减去第二非信号贯孔234与这些第一非信号贯孔232之间的耦合电感(coupling inductance)值。此外，这些第一非信号贯孔232所传输电流的方向通常与第二非信号贯孔234所传输电流的方向相反，所以更可增强这些第一非信号贯孔232与第二非信号贯孔234之间的耦合电感，进而降低非信号贯孔排列230的等效电感。因此，本实施例的线路板200的非信号贯孔排列230所产生的寄生电感值较小，进而可降低电流切换时的噪声干扰。
本实施例的线路板200更包括多个绝缘层240、多个导电孔道250、多个信号贯孔260与多个图案化导电层270。上述核心层210可视为这些绝缘层240的其中之一，且这些绝缘层240的材质例如为玻纤环氧树脂(FR-4)或环氧树脂(epoxy resin)。此外，各个导电孔道250(其材质例如为铜)贯穿除了核心层210之外的这些绝缘层240的其中之一，而这些信号贯孔260则贯穿核心层210。另外，这些图案化导电层270例如由铜箔层经过微影蚀刻定义形成，这些图案化导电层270与这些绝缘层240为交错配置，且这些图案化导电层270的至少其中之二是藉由这些第一非信号贯孔232、第二非信号贯孔234、这些信号贯孔260或这些导电孔道250的至少其中之一而互相电连接。再者，线路板200更包括一焊罩层280，配置于核心层210的一侧上方(本实施例中，焊罩层280配置于线路板200的接点面S上)，且焊罩层280暴露出这些接垫220。
请参考图5，其绘示本实用新型另一实施例的芯片封装体的侧视剖面示意图。本实施例的芯片封装体P包括一芯片C与上述实施例的线路板200(在此为封装基板)。芯片C配置于相对于线路板200的接点面S的另一面上，换言之，芯片C与这些接垫220分别位于核心层210的两侧上方。此外，芯片C藉由多个凸块B而与线路板200电连接，而线路板220的这些接垫220可藉由多个焊球(solder ball)290而电连接至下一层级的电子装置(未绘示)。必须说明的是，芯片C亦可藉由多条焊线而与线路板200电连接，但是并未以图面绘示。
综上所述，本实用新型的线路板藉由这些第一非信号贯孔与第二非信号贯孔而传输电流时，由于这些第一非信号贯孔与相邻的第二非信号贯孔为不同种类的非信号贯孔，所以本实用新型的线路板的非信号贯孔排列所产生寄生电感值较小，进而可降低电流切换时的噪声干扰。
虽然本实用新型已以优选实施例揭露如上，然其并非用以限定本实用新型，任何本领域的技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围以所附的权利要求书所界定者为准。

Claims (10)

1.一种线路板，其特征在于包括：
一核心层；
多个接垫，配置于该核心层的一侧上方；以及
至少一非信号贯孔排列，包括：
多个第一非信号贯孔，贯穿该核心层且与部分该些接垫相对应电连接；以及
一第二非信号贯孔，贯穿该核心层，该第二非信号贯孔配置于该些第一非信号贯孔之间且不与该些接垫电连接，而该第二非信号贯孔与该些第一非信号贯孔的间距小于或等于对应电连接至该些第一非信号贯孔的部分该些接垫的最小间距的0.72倍。
2.如权利要求1所述的线路板，其特征在于，该些第一非信号贯孔为电源贯孔，且该第二非信号贯孔为接地贯孔。
3.如权利要求1所述的线路板，其特征在于，该些第一非信号贯孔为接地贯孔，且该第二非信号贯孔为电源贯孔。
4.如权利要求1所述的线路板，其特征在于，该些第一非信号贯孔所传输电流的方向与该第二非信号贯孔所传输电流的方向相反。
5.如权利要求1所述的线路板，其特征在于，更包括：
多个绝缘层，该核心层为该些绝缘层之一；
多个导电孔道，各该导电孔道贯穿除了该核心层之外的该些绝缘层之一；
多个信号贯孔，贯穿该核心层；以及
多个图案化导电层，与该些绝缘层为交错配置，该些图案化导电层的至少二是藉由该些第一非信号贯孔、该第二非信号贯孔、该些信号贯孔或该些导电孔道的至少一而互相电连接。
6.如权利要求1所述的线路板，其特征在于，该线路板为电路板或封装基板。
7.如权利要求1所述的线路板，其特征在于，该线路板更包括一焊罩层，配置于该核心层的一侧上方，且该焊罩层暴露出该些接垫。
8.如权利要求1所述的线路板，其特征在于，该线路板为封装基板，用以电连接至一芯片。
9.如权利要求8所述的线路板，其特征在于，该芯片藉由多个凸块而与该芯片电连接。
10.如权利要求8所述的线路板，其特征在于，该芯片藉由多条焊线而与该芯片电连接。
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CN104637926A (zh) * 2015-01-06 2015-05-20 武汉新芯集成电路制造有限公司 三维堆叠封装芯片中的电感及其制备方法
CN108029189A (zh) * 2015-09-11 2018-05-11 Zf 腓德烈斯哈芬股份公司 多功能高电流电路板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637926A (zh) * 2015-01-06 2015-05-20 武汉新芯集成电路制造有限公司 三维堆叠封装芯片中的电感及其制备方法
CN108029189A (zh) * 2015-09-11 2018-05-11 Zf 腓德烈斯哈芬股份公司 多功能高电流电路板
CN108029189B (zh) * 2015-09-11 2020-08-25 Zf 腓德烈斯哈芬股份公司 多功能高电流电路板

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