CN218447915U - 一种半导体器件 - Google Patents

Abstract

本申请提供了一种半导体器件，所述半导体器件包括：外延片，具有相对的第一表面和第二表面，所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层，在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域，设置在所述第一区域的肖特基二极管结构，设置在所述第二区域的沟槽MOSFET结构。本申请技术方案在同一外延片上同时集成肖特基二极管结构以及MOSFET器件结构，由于所述肖特基二极管结构以及所述MOSFET器件结构是在同一外延片上制备的，且二者的制备过程完全兼容，因此在降低了制作成本的同时还能够提高器件在高电压和大电流下的稳定性可靠性。

Description

一种半导体器件

技术领域

本实用新型属于半导体领域，更具体的说，涉及一种半导体器件。

背景技术

碳化硅(SiC)材料作为一种半导体材料，其击场强高、热导率大、禁带宽度大、载流子饱和漂移速度高、介电常数小、抗辐射能力强、化学性能良好等特点，可以用来制造各种耐高温的高频大功率器件，应用于传统硅器件难以胜任的场合，或在一般应用中产生硅器件难以产生的效果。

基于SiC基的功率器件一般有两种，分别是肖特基二极管结构器件和MOSFET(金属氧化层半导体场效应晶体管)结构器件，其中的肖特基二极管结构器件的反向偏压过低反向漏电流较大，而MOSFET结构器件的开启电压较高，同时使用过程中会出现断流的现象，为此在现有技术中是将肖特基二极管结构器件与MOSFET结构器件反并联然后封装，在这种方案下，虽然能够很好的解决上述问题，但是在这种方案下就需要分别制备上述的两种功率器件，就会导致制作成本增加，以及器件在高电压和大电流下的稳定性可靠性下降的问题。

实用新型内容

有鉴于此，本申请提供了一种半导体器件，方案如下：

一种半导体器件，包括：

外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；

设置在所述第一区域的肖特基二极管结构；

设置在所述第二区域的沟槽MOSFET结构。

优选的，所述肖特基二极管结构包括：

沟槽结构，位于所述第二外延层的表面内；

电场屏蔽结构，位于所述第一表面内；在垂直于所述外延片的方向上，所述电场屏蔽结构包围所述沟槽结构；在平行于所述第一表面的方向上，所述电场屏蔽结构与所述沟槽结构具有间距；

肖特基接触层，位于所述第一表面上；所述肖特基接触层覆盖所述沟槽结构，且与所述电场屏蔽结构接触；

其中，所述电场屏蔽结构包括位于所述第一区域的掩埋层。

优选的，所述电场屏蔽结构包括：

第一掺杂区，位于所述沟槽结构下方，贯穿所述掩埋层，且与所述沟槽结构具有间距；

第二掺杂区，位于所述第二外延层内，与所述掩埋层接触；在垂直于所述外延片的方向上，所述第二掺杂区包围所述沟槽结构且与所述沟槽结构具有间距；

第三掺杂区，位于所述第二外延层内，与所述第二掺杂区背离所述衬底一侧接触，且与所述沟槽结构具有间距。

优选的，所述沟槽结构下方还包括：

第四掺杂区，位于第二外延层内，与所述沟槽结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。

优选的，所述沟槽结构包括：

位于所述第一表面内的第一沟槽，与所述掩埋层具有间距；

填充所述第一沟槽的第一填充介质；

其中，所述第一沟槽和所述第一填充介质之间具有绝缘层。

优选的，所述肖特基二极管结构还包括：

第一电极，位于所述肖特基接触层的表面上；

第二电极，位于所述第二表面上；

其中，所述第一电极和所述沟槽MOSFET结构的源极以及栅极位于同一金属层；

所述第二电极和所述沟槽MOSFET结构的漏极位于同一金属层。

优选的，所述MOSFET结构包括：

沟槽栅极结构，位于所述第二外延层的表面内，与所述掩埋层存在间隔；

阱区，位于所述第一表面内，在垂直于所述外延片的方向上，所述阱区包围所述沟槽栅极结构；

源区，位于所述第二外延层内，与所述阱区背离所述衬底的一侧表面接触，且与沟槽栅极结构接触；

第五掺杂区，位于所述沟槽栅极结构的下方，贯穿所述掩埋层，且与所述沟槽栅极结构具有间隔。

优选的，所述沟槽栅极结构下方还包括：

第六掺杂区，位于第二外延层内，与所述沟槽栅极结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。

优选的，所述阱区包括：

第一层阱区，所述第一层阱区为被所述第五掺杂区分割的掩埋层；

第二层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第二层阱区包围所述沟槽栅极结构，与所述第一层阱区的表面接触，且与所述沟槽栅极存在间距；

第三层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第三层阱区包围所述沟槽栅极结构，与所述第二层阱区背离所述衬底一侧的表面接触，且与所述沟槽栅极接触。

优选的，所述沟槽栅极结构包括：

位于所述第一表面内的第二沟槽；

填充所述第二沟槽的第二填充介质；

其中，所述第二沟槽和所述第二填充介质之间具有栅极氧化层。

通过上述描述可知，本申请提供的半导体器件中，所述半导体器件包括：外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；设置在所述第一区域的肖特基二极管结构；设置在所述第二区域的沟槽 MOSFET结构。本申请技术方案在同一外延片上同时集成肖特基二极管结构以及MOSFET器件结构，由于所述肖特基二极管结构以及所述MOSFET器件结构是在同一外延片上制备的，且二者的制备过程完全兼容，因此在降低了制作成本的同时还能够提高器件在高电压和大电流下的稳定性可靠性。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。

图1为本申请实施例提供的一种半导体器件结构示意图；

图2为本申请实施例提供的另一种半导体器件结构示意图；

图3为本申请实施例提供的又一种半导体器件结构示意图；

图4为本申请实施例提供的又一种半导体器件结构示意图；

图5为本申请实施例提供的又一种半导体器件结构示意图；

图6-图17为本申请实施例提供的一种半导体器件的制作工艺流程图；

图18为本申请实施例提供的又一种半导体器件结构示意图；

图19为本申请实施例提供的一种离子注入示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本申请的所述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

对SiC基的半导体器件有两种常用的优化方式，一种是二极管反并联然后封装，另一种是直接在MOSFET器件内部直接制作一个肖特基金属集成平面型SBD。

将二极管与MOSFET器件反并联然后封装虽然能够很好的解决MOSFET 器件开启电压高的问题，但是也会导致电路中的功耗变大，以及二极管器件的寿命。

而相较于将二极管与MOSFET器件反并联后封装直接在MOSFET器件内部直接制作一个肖特基金属集成平面型SBD这种办法能够有效的解决功耗变高的问题，但是由于这种办法形成的SBD区域面积有限，导致器件在高电压电流中的可靠性不高。

有鉴于此本申请实施例提供了一种半导体器件，包括：

外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；

设置在所述第一区域的肖特基二极管结构；

设置在所述第二区域的沟槽MOSFET结构。

可见，本申请技术方案在同一外延片上同时集成肖特基二极管结构以及 MOSFET结构，该结构在器件工作时，起到续流二极管的作用，从而提高了电路的工作效率与可靠性，还降低了电路的成本。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

参考图1，图1为本申请实施例提供的一种半导体器件的结构示意图，所示半导体包括：外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底11、第一外延层 12、掩埋层13和第二外延层14，在平行于所述第一表面的方向上，所述外延片包括第一区域100和第二区域200，设置在所述第一区域100的肖特基二极管结构，设置在所述第二区域200的沟槽MOSFET结构。

具体的，本申请实施例将肖特基二极管结构与MOSFET结构在同一衬底 11上形成，此时该肖特基二极管的作用是续流二极管，可以提高电路的工作效率和可靠性。

可选的，上述实施例中肖特基二极管结构详情如图2所示，图2为本申请实施例提供的另一种半导体器件的结构示意图。

参考图2，所述肖特基二极管结构包括：沟槽结构110，位于所述第二外延层14的表面内，电场屏蔽结构120，位于所述第一表面内，在垂直于所述外延片的方向上，所述电场屏蔽结构120包围所述沟槽结构110，在平行于所述第一表面的方向上，所述电场屏蔽结构120与所述沟槽结构110具有间距，肖特基接触层21，位于所述第一表面上，所述肖特基接触层21覆盖所述沟槽结构110，且与所述电场屏蔽结构120接触，其中，所述电场屏蔽结构120包括位于所述第一区域100的掩埋层13。

具体的，该电场屏蔽结构120不仅将所述沟槽结构110包围，同时所述肖特基二极管结构的肖特基接触层21也在电场屏蔽结构120的保护范围内，同时与电场屏蔽结构120的表面接触，因此该电场屏蔽结构120能够增强该肖特基二极管结构的稳定性可靠性，同时还能降低反向漏电流。

在上述实施例介绍的电场屏蔽结构120是通过多个结构组合形成的，所述电场屏蔽结构120包括：第一掺杂区15，位于所述沟槽结构下方，贯穿所述掩埋层13，且与所述沟槽结构110具有间距，第二掺杂区16，位于所述第二外延层14内，与所述掩埋层13接触，在垂直于所述外延片的方向上，所述第二掺杂区16包围所述沟槽结构110且与所述沟槽结构110具有间距，第三掺杂区17，位于所述第二外延层14内，与所述第二掺杂区16背离所述衬底11一侧接触，且与所述沟槽结构110具有间距。

具体的，第一掺杂区15一般是N^-离子注入，而第二掺杂区16一般是P^-离子注入，第三掺杂区17则一般使用P⁺离子注入，需要注意的是，第二掺杂区16可以有两种形成方式，第一种方式是第二掺杂区16直接形成，而第二张方式则是与位于第二区域200内的第二层阱区24和第三层阱区25同步分两次形成。

在上述实施例中介绍了肖特基二极管结构，在实际应用中还存在一个影响器件寿命的因素：浪涌电流，即在电源接通瞬间流入设备的峰值电流，如果浪涌电流过大，因此对于器件的使用寿命会造成影响，为此本申请实施例提供了一种抑制浪涌电流的解决方案。如图3所示，图3为本申请实施例提供的又一种半导体器件结构示意图。在上述沟槽结构110下方还可以形成一个第四掺杂区18,所述第四掺杂区18，位于第二外延层14内，与所述沟槽结构110背离所述第一表面的一侧接触，且与掩埋层13之间有间距。

具体的，所述第四掺杂区18可以与下方的掩埋层13构成JFET区域，该区域可以抑制浪涌电流，该区域是与沟槽结构110相连的，同时与下方的掩埋层13存在间距，而该区域是通过P⁺离子注入形成的。

在上介绍中说明了肖特基二极管结构中还包括沟槽结构110，因此在本实施例中将详细介绍一下沟槽结构110的详细组成，参考图2，所述沟槽结构 110包括：位于所述第一表面内的第一沟槽，与所述掩埋层13具有间距，填充所述第一沟槽的第一填充介质19，其中，所述第一沟槽和所述第一填充介质19之间具有绝缘层20b。

具体的，在所述沟槽结构是分步形成的，先形成第一沟槽，然后形成绝缘层19，最后形成第一填充介质19，而在上述实施例中介绍的第一掺杂区15 是在所述第一沟槽形成之后，所述绝缘层20b形成之前制备的，同样的上述实施例中还介绍了一个第四掺杂区18，所述第四掺杂区18，则是在上述第一掺杂区15制备之后，绝缘层制备之前形成的。

在上述实施例中介绍到本申请的半导体器件包括肖特基二极管结构与 MOSFET结构，而在上述实施例中详细介绍了肖特基二极管结构，因此在本申请实施例将详细介绍一下MOSFET结构。如图4所示，图4为本申请实施例提供的又一种半导体器件的结构示意图。

参考图4，所述MOSFET结构包括：沟槽栅极结构210，位于所述第二外延层14的表面内，与所述掩埋层13存在间隔，阱区220，位于所述第一表面内，在垂直于所述外延片的方向上，所述阱区220包围所述沟槽栅极结构 210，源区26，位于所述第二外延层14内，与所述阱区220背离所述衬底11 的一侧表面接触，且与沟槽栅极结构210接触，第五掺杂区23，位于所述沟槽栅极结构210的下方，贯穿所述掩埋层13，且与所述沟槽栅极结构210具有间隔。

具体的，所述源区26分成了两部分，分别为第一源区26a和第二源区26b，其中第一源区26a位于第二外延层14内，与所述阱区220背离所述衬底11 一侧的表面接触，同时与沟槽栅极结构210之间存在间距。而第二源区26b 则同同样位于第二外延层14内，与所述阱区220背离所述衬底11一侧的表面接触，但是在此基础上还与沟槽栅极结构210接触，同时与第一源区26a 接触。显而易见的所述第二源区26b就是位于第一源区26a与沟槽栅极结构210之间的，且与二者相连。

在上述介绍中提到了在肖特基二极管中可以存在一个结构，用来抑制浪涌电流，同样的该结构在MOSFET结构中同样适用，如图5所示，图5为本申请实施例提供的又一种半导体器件结构示意图。

参考图5，第六掺杂区27位于第二外延层14内，与沟槽栅极结构210背离所述第一表面的一侧接触，且与掩埋层13之间有间距。

具体的，所述第六掺杂区27即为遏制浪涌电流的P⁺离子注入区域，该区域与下方的掩埋层13形成JFET区域。同样的所述第六掺杂区27也是同过 P⁺离子注入形成的，且形成时间与上述第四掺杂区一致。

上述实施例中涉及到的阱区220是由多层阱区组合形成的，所述阱区220 包括：第一层阱区13，所述第一层阱区13为被所述第五掺杂区23分割的掩埋层13，第二层阱区24，位于所述第二外延层14内，在垂直于所述外延片的方向上，所述第二层阱区24包围所述沟槽栅极结构210，与所述第一层阱区13的表面接触，且与所述沟槽栅极210存在间距，第三层阱区25，位于所述第二外延层14内，在垂直于所述外延片的方向上，所述第三层阱区25包围所述沟槽栅极结构210，与所述第二层阱区24背离所述衬底11一侧的表面接触，且与所述沟槽栅极结构210接触。

同样的，在上述介绍中的源区26也是由多个部分组成的，所述源区26 包括:第一源区26a，位于所述第三层阱区25背离所述衬底11一侧表面上且与沟槽栅极结构210存在间距，第二源区26b，位于所述第三层阱区25背离所述衬底11一侧表面上，在沟槽栅极结构210与第一源区26a之间，且与沟槽栅极结构210和第一源区26a接触。

具体的，所述第一源区26a是通过P⁺离子注入形成的，而第二源区26b 是通过N⁺离子注入形成的，其中在第二源区26b形成时，不需要预留沟槽栅极结构210的区域，在后续工艺中，直接将其刻蚀即可。

在上述介绍中的沟槽栅极结构210包括：位于所述第一表面内的第二沟槽，填充所述第二沟槽的第二填充介质28，其中，所述第二沟槽和所述第二填充介质28之间具有栅极氧化层20c。

具体的，所述栅极氧化层20c与上述介绍中的沟槽结构110内部的绝缘层 20b以及位于器件表面的20a三者均为同一材料，并且所述栅极氧化层20c与所述绝缘层20b是同时形成的。

在上述介绍中，介绍了第五掺杂区23的详细位置，而所述第五掺杂区23 是在所述沟槽栅极结构210的第二沟槽形成之后，栅极氧化层20c形成之前，采用N^-离子注入形成的，而当第五掺杂区23形成之后，所述掩埋层12便成为了第一层阱区13而第二层阱区24和第三层阱区25所采用的离子均是P- 离子，但是由于两次注入的范围不一样，因此需要分两次注入。而在上述介绍中的位于沟槽栅极结构210下方的第六掺杂区27则是在所述第五掺杂区23 形成之后，所述栅极氧化层20c形成之前，通过P⁺离子注入形成。

而在第二沟槽形成之后在对第五掺杂区23和第六掺杂区27的进行离子注入，这种方式可以有效的将离子注入到外延片的更深层区域，从而解决了深层区域内离子注入的技术难题。

本申请另一实施例还提供了一种半导体的制作方法，该制作方法可以如图6-图17所示，图6-图17为本申请提供的一种半导体的制作方法工艺流程图。

步骤S100，如图6所示，提供一外延片。

具体的，所述外延片具有相对的第一表面和第二表面，所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底11、第一外延层 12、掩埋层13和第二外延层14，在平行于所述第一表面的方向上，所述外延片包括第一区域100和第二区域200。

在接下来的步骤中，在所述第一区域100内形成肖特基二极管结构，在所述第二区域200内形成MOSFET结构。

步骤S110，如图7所示，在所述第一区域100形成电场屏蔽结构120，在所述第二区域200形成阱区220和源区26，所述电场屏蔽结构120位于所述第一表面内，所述阱区220位于所述第一表面，所述源区26位于所述第二外延层14内，且位于所述阱区220背离所述衬底11的一侧，与所述阱区220 接触。

具体的，该步骤将肖特基二极管结构的第二掺杂区16与第三掺杂区17 进行了离子注入，将MOSFET结构的阱区220与源区26进行了离子注入，其中位于肖特基二极管结构的第二掺杂区16与MOSFET结构的第二层阱区 24第三层阱区25是同步进行的，其中第二掺杂区16可以是在MOSFET结构的第二层阱区24形成的时候之间注入，或者是在MOSFET结构的第三层阱区25形成的时候形成，也可以将该结构分成两部分分别与MOSFET结构的第二层阱区2425和第三层阱区25形成，即在第二层阱区24形成的时候形成 16a在第三层阱区25形成的时候形成16b，可以理解的是，这种方法与上述两种方法形成的结果是完全相同的，但是使用这种方法可以降低制作难度从而降低制作时间。

步骤S120，如图8所示，在所述第一区域100的表面内形成第一沟槽30，在所述第二区域200的表面内形成第二沟槽31，所述第一沟槽30和所述第二沟槽31均与所述掩埋层13具有间距，在所述第一区域100的第二外延层14 与所述第二区域200的第二外延层14进行沟槽刻蚀，形成第一沟槽30与第二沟槽31。

具体的，在形成第一个沟槽30和第二沟槽31的时候需要先将整个器件表面形成一侧栅极氧化层20a，该栅极氧化层20a是用来保护其他不进行刻蚀的部分，因此在本步骤中，可以先在整个器件表面形成一层栅极氧化层20a，然后再将需要形成第一沟槽30和第二沟槽31上方的栅极氧化层20a刻蚀清除，然后再进行刻蚀形成所需沟槽，同样的，还可以之间在除了将要形成沟槽的区域以外的部分形成栅极氧化层，这样可以直接进行刻蚀形成所需沟槽。

步骤S130，如图9所示，基于所述第一沟槽30，形成贯穿所述掩埋层13 的第一掺杂区15，基于所述第二沟槽31，形成贯穿所述掩埋层13的第五掺杂区23。

具体的，所述第一掺杂区15位于第一沟槽30下方的掩埋层，且贯穿掩埋层13，所述第五掺杂区23位于所述第二沟槽31的下方，贯穿所述掩埋层 13，且与所述沟槽栅极结构具有间隔。值得注意的是第一掺杂区15的面积略小于第一沟槽，第五掺杂区的面积略小于第二沟槽。使用这种方法形成的第一掺杂区15和第五掺杂区可以有效的避免由于离子注入深度太大而产生的缺陷。

如图19所示，图19为本申请实施例提供的一种离子注入示意图，在外延片的第一表面设置有第一沟槽30和第二沟槽31。基于第一沟槽30和第二沟槽31在掩埋层13内进行离子注入，分别在掩埋层13对应第一沟槽30和第二沟槽31区域形成第一掺杂区15和第五掺杂区23，可以设置掺杂区是略小于所对应的沟槽。

步骤S140，如图10所示，在所述第一沟槽30形成绝缘层20b，在所述第二沟槽31形成栅极氧化层20c。

具体的，在所述第一沟槽30形成的绝缘层20b，而在第二沟槽31形成的栅极氧化层20c所采用的材料一致，且是同时形成的同层材料。仅仅是因为所处位置不同而采用的不同叫法。

步骤S150，如图11所示，形成填充介质。

在所述第一沟槽30内形成第一填充介质19，在所述第二沟槽31内形成第二填充介质28。

具体的，上述第一填充介质19和第二填充介质28是同时形成的，并且形成的填充介质不仅将上述的第一沟槽20和第二沟槽31填充，还将其他部分均覆盖，而采取这种方式是由于如果仅形成将所述第一沟槽30和第二沟槽 31填充的介质，并不能很好的控制两个沟槽区域内部的介质填充厚度相同，因此选择这种方式，而在下面步骤中将其他位置的无用填充介质刻蚀清除，这样能够最大限度保证第一沟槽30和第二沟槽31内部的填充介质厚度相同。并且所述第一填充介质19与所述第二填充介质28采用是相同的多晶硅材料。

步骤S160，如图12所示，将多余填充介质通过刻蚀进行去除。

具体的，在上述步骤中由于形成的填充介质较多，因此需要将无用的填充介质去除，而一般采用HBr(溴化氢)，氯气和氧气的混合气体，对上述填充介质进行刻蚀清除。以这种方式将多余的填充介质去除能够在保证。

步骤S170，如图13所示，在所述第二区域200的源区上方的栅极氧化层 20a进行刻蚀开口。

具体的，由于栅极氧化层20a不导电，因此需要讲栅极氧化层20a刻蚀开口后才能将所述源极33与外界连接。而将该处栅极氧化层20a刻蚀采用 CHF3，CF4等F基气体或含Cl的氯基气体中的一种或多种。

步骤S180，如图14所示，在所述第二区域200开口区域形成欧姆接触金属。

具体的，在该处形成的欧姆接触金属是用来将源区26与下面步骤中形成的源极33连接的，本身并无其他性质，而在制备过程中，一般采用PVD(气象沉积)沉积技术，而该使用该技术会导致在其他区域也会形成一部分金属，因此在沉积完成之后需要将其他位置的金属清除。清除之后需要在900℃ -1100℃下RTA(快速热退火)，30秒到5分钟，此时该欧姆接触金属制备完成。其中该欧姆接触金属一般采用Ni、Ti、Al等金属材料中的一种或多种。

步骤S190，如图15所示，对所述第一区域100的栅极氧化层20a进行刻蚀开口。

具体的，位于第一区域100内的栅极氧化层20a在第一区域100叫绝缘层20b，而对此进行刻蚀开口的目的是将电场屏蔽结构120漏出来。

步骤S200，如图16所示，在所述第一区域100开口区域形成肖特基接触金属21。

具体的，该肖特基接触金属21覆盖第一区域100内没有绝缘层的部分，不仅与沟槽区域119相连，还与电场屏蔽结构120相连接，而这种连接方式可以有效的保证该肖特基接触金属21的性能，从而实现更长的使用周期。

步骤S210，如图17所示，在所述第一区域100形成第一电极22和第二电极29，在所述第二区域200形成源极33、栅极32和漏极29。

具体的，在第一区域100形成的第一电极22与第二区域200一侧形成的源极33连接，并且采用的材料一致，均为Ti、Al等金属材料，而栅极32位于第二区域200的沟槽栅极结构210上方，且与源极33不接触，而位于衬底 11第二表面的漏极29，与第一区域100的第二电极29为同层电极，这两部分电极是相连的，在制备过程中也是同时制备的。

上述实施例中介绍了降低设备浪涌电流的办法，其中用来降低浪涌电流的位于第一区域100的第四掺杂区18，和位于第二区域200的第六掺杂区27 的制备是在步骤S130与步骤S140之间，参考图18，图18为本申请实施例提供的另一种半导体器件的制备工艺流程图。

步骤S131，如图18所示，在第一区域100形成第四掺杂区18，在第二区域200形成第六掺杂区27。

所述第四掺杂区18位于第二外延层14内，与沟槽结构110背离所述第一表面的一侧接触，且与掩埋层13之间有间距；所述第六掺杂区位于第二外延层14内，与沟槽栅极结构210背离所述第一表面的一侧接触，且与掩埋层 13之间有间距。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的制作方法而言，由于其与实施例公开的半导体器件相对应，所以描述的比较简单，相关之处参见半导体器件部分说明即可。

需要说明的是，在本申请的描述中，需要理解的是，幅图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的幅图标记标识同样的结构。另外，处于理解和易于描述，幅图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。

术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的所述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：

外延片，具有相对的第一表面和第二表面；所述第二表面指向所述第一表面的方向上，所述外延片包括依次设置的衬底、第一外延层、掩埋层和第二外延层；在平行于所述第一表面的方向上，所述外延片包括第一区域和第二区域；

设置在所述第一区域的肖特基二极管结构；

设置在所述第二区域的沟槽MOSFET结构。

2.根据权利要求1所述的半导体器件，其特征在于，所述肖特基二极管结构包括：

沟槽结构，位于所述第二外延层的表面内；

电场屏蔽结构，位于所述第一表面内；在垂直于所述外延片的方向上，所述电场屏蔽结构包围所述沟槽结构；在平行于所述第一表面的方向上，所述电场屏蔽结构与所述沟槽结构具有间距；

肖特基接触层，位于所述第一表面上；所述肖特基接触层覆盖所述沟槽结构，且与所述电场屏蔽结构接触；

其中，所述电场屏蔽结构包括位于所述第一区域的掩埋层。

3.根据权利要求2所述的半导体器件，其特征在于，所述电场屏蔽结构包括：

第一掺杂区，位于所述沟槽结构下方，贯穿所述掩埋层，且与所述沟槽结构具有间距；

第二掺杂区，位于所述第二外延层内，与所述掩埋层接触；在垂直于所述外延片的方向上，所述第二掺杂区包围所述沟槽结构且与所述沟槽结构具有间距；

第三掺杂区，位于所述第二外延层内，与所述第二掺杂区背离所述衬底一侧接触，且与所述沟槽结构具有间距。

4.根据权利要求2所述的半导体器件，其特征在于，所述沟槽结构下方还包括：

第四掺杂区，位于第二外延层内，与所述沟槽结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。

5.根据权利要求2所述的半导体器件，其特征在于，所述沟槽结构包括：

位于所述第一表面内的第一沟槽，与所述掩埋层具有间距；

填充所述第一沟槽的第一填充介质；

其中，所述第一沟槽和所述第一填充介质之间具有绝缘层。

6.根据权利要求2所述的半导体器件，其特征在于，所述肖特基二极管结构还包括：

第一电极，位于所述肖特基接触层的表面上；

第二电极，位于所述第二表面上；

其中，所述第一电极和所述沟槽MOSFET结构的源极以及栅极位于同一金属层；

所述第二电极和所述沟槽MOSFET结构的漏极位于同一金属层。

7.根据权利要求1所述的半导体器件，其特征在于，所述MOSFET结构包括：

沟槽栅极结构，位于所述第二外延层的表面内，与所述掩埋层存在间隔；

阱区，位于所述第一表面内，在垂直于所述外延片的方向上，所述阱区包围所述沟槽栅极结构；

源区，位于所述第二外延层内，与所述阱区背离所述衬底的一侧表面接触，且与沟槽栅极结构接触；

第五掺杂区，位于所述沟槽栅极结构的下方，贯穿所述掩埋层，且与所述沟槽栅极结构具有间隔。

8.根据权利要求7所述的半导体器件，其特征在于，所述沟槽栅极结构下方还包括：

第六掺杂区，位于第二外延层内，与所述沟槽栅极结构背离所述第一表面的一侧接触，且与掩埋层之间有间距。

9.根据权利要求7所述的半导体器件，其特征在于，所述阱区包括：

第一层阱区，所述第一层阱区为被所述第五掺杂区分割的掩埋层；

第二层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第二层阱区包围所述沟槽栅极结构，与所述第一层阱区的表面接触，且与所述沟槽栅极存在间距；

第三层阱区，位于所述第二外延层内，在垂直于所述外延片的方向上，所述第三层阱区包围所述沟槽栅极结构，与所述第二层阱区背离所述衬底一侧的表面接触，且与所述沟槽栅极结构接触。

10.根据权利要求7所述的半导体器件，其特征在于，所述沟槽栅极结构包括：

位于所述第一表面内的第二沟槽；

填充所述第二沟槽的第二填充介质；

其中，所述第二沟槽和所述第二填充介质之间具有栅极氧化层。

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