CN218123414U - 超结结构 - Google Patents

Abstract

本实用新型提供一种超结结构，通过在终端区的第二柱结构下方引入与第二柱结构具有相同掺杂类型的掺杂区，可使得第二柱结构结合掺杂区的总深度大于有源区的第一柱结构，从而可使得终端区的击穿电压高于有源区，以将击穿电压固定在有源区，从而提高器件的可靠性。

Description

超结结构

技术领域

本实用新型属于半导体领域，涉及一种超结结构。

背景技术

功率MOSFET(金属氧化物半导体场效应晶体管)以其具有开关速度高、开关损耗低、驱动损耗低等优点，在各种功率变换特别是在高频功率变换中起着重要作用。

在传统功率器件的终端结构中，通常采用场限环或场板削弱主结的曲率效应，达到提高器件耐压能力的目的。目前的超结功率器件终端结构是在有源区及终端区采用相同的P柱与N柱，但该结构难以很好的将功率器件的击穿控制在一定的区域。

实用新型内容

鉴于以上现有技术的缺点，本实用新型的目的在于提供一种超结结构，用于解决现有技术中超结结构难以很好的将功率器件的击穿控制在有源区的问题。

为实现上述目的及其他相关目的，本实用新型提供一种超结结构，超结结构包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，外延层位于半导体衬底上；

第二导电类型的多个第一柱结构，第一柱结构位于外延层中，沿外延层的厚度方向延伸并间隔排列，且分布于有源区；

第二导电类型的多个第二柱结构，第二柱结构位于外延层中，沿外延层的厚度方向延伸并间隔排列，且分布于终端区；

第二导电类型的掺杂区，掺杂区位于外延层中，与第二柱结构一一对应设置。

可选地，所述掺杂区位于所述第二柱结构的下方并与所述第二柱结构相接触。

可选地，所述第二柱结构结合所述掺杂区的总深度大于所述第一柱结构。

可选地，掺杂区具有相同形貌，并在外延层中等间距排列。

可选地，所述掺杂区的纵截面呈矩形、椭圆形、梯形、V型中的一种或组合。

可选地，第一柱结构及第二柱结构具有相同深度或不同深度。

可选地，所述超结器件还包括位于所述外延层上的钝化层，所述钝化层包括二氧化硅层、氮化硅层或两者的叠层。

可选地，所述终端区中，远离所述有源区的所述外延层的边缘设置有第一导电类型的截止环。

可选地，所述终端区中，临近所述有源区的所述第二柱结构的上方设置有第二导电类型的体区。

可选地，所述终端区中，临近所述有源区的所述外延层上设置有与所述第二柱结构电连接的金属场板。

如上，本实用新型的超结结构，通过在终端区的第二柱结构下方引入与第二柱结构具有相同掺杂类型的掺杂区，可使得第二柱结构结合掺杂区的总深度大于有源区的第一柱结构，从而可使得终端区的击穿电压高于有源区，以将击穿电压固定在有源区，从而提高器件的可靠性。

附图说明

图1显示为本实用新型实施例中超结结构的结构示意图。

图2显示为本实用新型实施例中超结结构的制备方法的工艺流程示意图。

图3显示为本实用新型实施例中形成掺杂区后的结构示意图。

图4显示为本实用新型实施例中形成第一柱结构及第二柱结构后的结构示意图。

元件标号说明

100 半导体衬底

200 外延层

201 第一外延层

202 第二外延层

300 掺杂区

401 第一柱结构

402 第二柱结构

501 栅氧层

502 栅导电层

601、602 体区

701 源区

702 截止环

801、802 钝化层

901、902 金属层

I 有源区

II 终端区

S1～S3 步骤

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

此处可能使用诸如“介于……之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本实施例提供一种超结结构，包括第一导电类型的半导体衬底100、第一导电类型的外延层200、多个第二导电类型的第一柱结构401、多个第二导电类型的第二柱结构402及第二导电类型的掺杂区300；外延层200位于半导体衬底100上；第一柱结构401位于外延层200中，沿外延层200的厚度方向延伸并间隔排列，且分布于有源区I；第二柱结构402位于外延层200中，沿外延层200的厚度方向延伸并间隔排列，且分布于终端区II；掺杂区300位于外延层200中，与第二柱结构402一一对应设置，掺杂区300位于第二柱结构402的下方并与第二柱结构402相接触，且第二柱结构402结合掺杂区300的总深度大于第一柱结构401。

参阅图1，终端区II和有源区I共用半导体衬底100和外延层200。有源区I包括：位于外延层200中的多个通过外延层200相隔开的、独立设置的、与外延层200导电类型不同的第一柱结构401；位于第一柱结构401上方的第二导电类型的体区601；位于体区601内的第一导电类型的源区701；位于外延层200、体区601及源区701上的栅极结构，其中，栅极结构包括栅氧层501及栅导电层502；包覆栅极结构的钝化层801，所述钝化层801包括二氧化硅层、氮化硅层或两者的叠层；覆盖钝化层801并与体区601及源区701电连接的金属层901，位于该有源区I处的所述金属层901为源极金属层。

终端区II包括位于外延层200中的多个通过外延层200相隔开的、独立设置的、与外延层200导电类型不同的第二柱结构402；位于外延层200中，与第二柱结构402一一对应设置，并位于第二柱结构402的下方且与第二柱结构402相接触的第二导电类型的掺杂区300，且第二柱结构402结合掺杂区300的总深度大于第一柱结构401；位于器件边缘且位于外延层200上层的截止环702；位于外延层200上的钝化层802和金属层902，所述钝化层802包括二氧化硅层、氮化硅层或两者的叠层，位于该终端区II处的所述金属层902为金属场板；位于钝化层802下方及第二柱结构402上方且与金属层902电连接的第二导电类型的体区602。本实施例通过在终端区II的第二柱结构402下方引入与第二柱结构402具有相同掺杂类型的掺杂区300，可使得第二柱结构402结合掺杂区300的总深度大于第一柱结构401，从而可使得终端区II的击穿电压高于有源区I，以将击穿电压固定在有源区I，从而提高器件的可靠性。

作为示例，掺杂区300具有相同形貌，并在外延层200中等间距排列。

具体的，关于掺杂区300的形貌可包括纵截面呈矩形、椭圆形、梯形、V型等，具体可根据制备工艺及需要进行选择，此处不作过分限制。本实施例中，优选掺杂区300具有相同形貌，并在外延层200中等间距排列，但并非局限于此，在另一实施例中，掺杂区300也可具有不同形貌和/或非等间距排列。

作为示例，第一柱结构401及第二柱结构402具有相同深度或不同深度。

具体的，当第一柱结构401及第二柱结构402采用同一工艺步骤制备时，形成的第一柱结构401及第二柱结构402通常具有相同深度，从而在形成第二柱结构402之前，通过在外延层200中制备的掺杂区300，即可使得位于终端区II中的第二柱结构402与掺杂区300的深度之和与位于有源区I中的第一柱结构401之间相差一个掺杂区300的深度，从而便于工艺控制，但并非局限于此，第一柱结构401及第二柱结构402也可具有不同深度，从而通过工艺控制，使得位于终端区II中的第二柱结构402与掺杂区300的深度之和大于第一柱结构401，关于第二柱结构402与掺杂区300的深度之和与第一柱结构401的深度的差值的大小此处不作限制。

本实施例中，第一导电类型为n型且第二导电类型为p型，但并非局限于此，在另一实施例中，第一导电类型也可为p型对应的第二导电类型为n型，此处不作过分限制。

本实施例还提供一种超结器件，超结器件包括超结结构，其中，超结器件可包括IGBT器件或MOSFET器件。

参阅图1及图2，本实施例还提供一种超结结构的制备方法，上述超结结构可采用以下方法制备，但并非局限于此。

其中，制备超结结构的方法包括以下步骤：

S1：提供第一导电类型的半导体衬底100；

S2：在半导体衬底100上外延生长第一导电类型的外延层200，且在外延层200中形成掺杂区300；

S3：在外延层200中形成第二导电类型的多个第一柱结构401及多个第二柱结构402，第一柱结构401沿外延层200的厚度方向延伸并间隔排列且分布于有源区I，第二柱结构402沿外延层200的厚度方向延伸并间隔排列且分布于终端区II；其中，掺杂区300与第二柱结构402一一对应设置，且第二柱结构402位于掺杂区300的上方并与掺杂区300相接触，且第二柱结构402结合掺杂区300的总深度大于第一柱结构401。

可选地，在本实施例中，第一导电类型为n型，对应的第二导电类型为p型，半导体衬底100为n型硅衬底。在本实用新型的其他实施案例中，半导体衬底100也可以选为p型硅衬底或其他半导体衬底。

作为示例，形成掺杂区300的方法包括离子注入法或刻蚀填充法；形成第一柱结构401及第二柱结构402的方法包括离子注入法或刻蚀填充法。

其中，参阅图3及图4，形成掺杂区300、第一柱结构401及第二柱结构402的步骤可包括：

在半导体衬底100上外延生长第一导电类型的第一外延层201；

通过离子注入于第一外延层201中形成掺杂区300；

于第一外延层201上生长第一导电类型的第二外延层202，在有源区I中的第二外延层202中通过光刻和刻蚀形成第一沟槽(未图示)，及在终端区II中的第二外延层上通过光刻和刻蚀形成第二沟槽(未图示)，且第二沟槽显露掺杂区300；

在第一沟槽及第二沟槽中形成填满沟槽的填充层，以形成第一柱结构401及第二柱结构402。

具体的，形成掺杂区300的方法并非局限于离子注入法，也可采用刻蚀填充法，如可在第一外延层201中通过光刻及刻蚀的方式先形成沟槽，再进行沉积填充；形成第一柱结构401及第二柱结构402的方法也可采用如分步离子注入法的方式，即可通过分步形成外延层及离子注入区后，将堆叠的外延层中的离子注入区通过如退火等方式进行互联，以形成述第一柱结构401及第二柱结构402，关于掺杂区300、第一柱结构401及第二柱结构402的制备方法可灵活选择，此处不作过分限制。

作为示例，形成的掺杂区300具有相同形貌，并在外延层200中等间距排列。

具体的，关于掺杂区300的形貌可包括纵截面呈矩形、椭圆形、梯形、V型等，具体可根据制备工艺及需要进行选择，此处不作过分限制。本实施例中，优选掺杂区300具有相同形貌，并在外延层200中等间距排列，但并非局限于此，在另一实施例中，掺杂区300也可具有不同形貌和/或非等间距排列。

其中，形成的第一柱结构401及第二柱结构402可具有相同深度或不同深度。本实施例中，第一柱结构401及第二柱结构402采用同一工艺步骤制备，从而形成的第一柱结构401及第二柱结构402具有相同深度，因此在形成第二柱结构402之前，通过在外延层200中制备的掺杂区300，即可使得位于终端区II中的第二柱结构402与掺杂区300的深度之和与位于有源区I中的第一柱结构401之间相差一个掺杂区300的深度，从而便于工艺控制，但并非局限于此，第一柱结构401及第二柱结构402也可具有不同深度，从而通过工艺控制，使得位于终端区II中的第二柱结构402与掺杂区300的深度之和大于第一柱结构401即可，关于第二柱结构402与掺杂区300的深度之和与第一柱结构401的深度的差值的大小此处不作限制。

综上，本实用新型的超结结构，通过在终端区的第二柱结构下方引入与第二柱结构具有相同掺杂类型的掺杂区，可使得第二柱结构结合掺杂区的总深度大于有源区的第一柱结构，从而可使得终端区的击穿电压高于有源区，以将击穿电压固定在有源区，从而提高器件的可靠性。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (10)

1.一种超结结构，其特征在于，所述超结结构包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，所述外延层位于所述半导体衬底上；

第二导电类型的多个第一柱结构，所述第一柱结构位于所述外延层中，沿所述外延层的厚度方向延伸并间隔排列，且分布于有源区；

第二导电类型的多个第二柱结构，所述第二柱结构位于所述外延层中，沿所述外延层的厚度方向延伸并间隔排列，且分布于终端区；

第二导电类型的掺杂区，所述掺杂区位于所述外延层中，与所述第二柱结构一一对应设置。

2.根据权利要求1所述的超结结构，其特征在于：所述掺杂区位于所述第二柱结构的下方并与所述第二柱结构相接触。

3.根据权利要求1或2所述的超结结构，其特征在于：所述第二柱结构结合所述掺杂区的总深度大于所述第一柱结构。

4.根据权利要求1所述的超结结构，其特征在于：所述掺杂区具有相同形貌，并在所述外延层中等间距排列。

5.根据权利要求1所述的超结结构，其特征在于：所述掺杂区的纵截面呈矩形、椭圆形、梯形、V型中的一种或组合。

6.根据权利要求1所述的超结结构，其特征在于：所述第一柱结构及所述第二柱结构具有相同深度或不同深度。

7.根据权利要求1所述的超结结构，其特征在于：所述超结器件还包括位于所述外延层上的钝化层，所述钝化层包括二氧化硅层、氮化硅层或两者的叠层。

8.根据权利要求1所述的超结结构，其特征在于：所述终端区中，远离所述有源区的所述外延层的边缘设置有第一导电类型的截止环。

9.根据权利要求1所述的超结结构，其特征在于：所述终端区中，临近所述有源区的所述第二柱结构的上方设置有第二导电类型的体区。

10.根据权利要求1所述的超结结构，其特征在于：所述终端区中，临近所述有源区的所述外延层上设置有与所述第二柱结构电连接的金属场板。

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