CN105304687A - 用于纳米管mosfet的端接设计 - Google Patents

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Abstract

本发明主要涉及半导体功率器件，功率器件的端接结构包括多个端接组，形成在第一导电类型的轻掺杂外延层中，在第二导电类型的重掺杂半导体衬底上方。每个端接组都包括一个形成在第一导电类型的轻掺杂外延层中的沟槽。沟槽所有的侧壁都被交替导电类型的多个外延层覆盖，多个外延层沉积在两个对边上，并且沟槽所有的侧壁都与作为第一导电类型的最深处导电类型的两个最里面外延层之间的中心缝隙填充层基本对称。

Description

用于纳米管MOSFET的端接设计
技术领域
本发明主要关于半导体功率器件。更确切地说是关于交替掺杂纳米管的结构和配置方法，以便利用简便的制备工艺，制备具有改良的击穿电压和显著降低的电阻的可灵活扩展的电荷平衡的半导体功率器件。
背景技术
半导体器件包括金属氧化物半导体场效应晶体管(MOSFET)器件，而带有垂直超级结这一结构的功率半导体器件，其电学性能已为人们所熟知，并且在多项专利文件或其他公开文献中都有相关论述。这些公开的专利文件譬如包括：美国专利号US5438215、US5216275、US4754310、US6828631等等。此外撰稿人FUJIHIRA还在《半导体超级结器件理论》(载于《日本应用物理快报》1979年10月第36卷23S-241页)一文中提出了垂直超级结器件的结构。确切地说，图1C表示FUJIHIRA提出的垂直沟槽MOSFET超级结器件(FUJIHIRA文章中的图2A)。FUJIHIRA还在美国专利号US6097063中提出了一种具有漂流区的垂直半导体器件，如果器件处于导通模式，则漂移电流流动，如果器件处于断开模式，则漂移电流耗尽。漂流区作为具有多个第一导电类型分立的漂流区以及多个第二导电类型的间隔区，其中每个间隔区都平行位于邻近的漂流区之中，从而可以分别形成P-N结。在美国专利号US6608350中，提出了一种配有电介质材料层填充沟槽的垂直超级结器件。然而，如下文所阐述的那样，这些超级结器件的结构和工作性能仍然遇到许多技术局限，从而限制了这些器件的广泛实际应用。
确切地说，传统的制备工艺和器件结构用低串联电阻进一步降低击穿电压，包括配有超级结这一结构的器件，仍然面临制造困难。传统的高功率器件通常需要多个耗时、复杂、昂贵的制备工艺才能制成结构，限制了高压半导体功率器件的实际应用和用途。更确切地说，制备高压功率器件的某些工艺非常复杂，产量和产率都很低。
与传统技术相比，超级结技术具有不需要过度增加漏极源极间的电阻RDSON，就能获得较高击穿电压(BV)的优势。对于标准的功率晶体管晶胞来说，击穿电压很大程度上取决于晶片的低掺杂的漂流层。因此，漂流层具有较大的厚度和相对较低的掺杂浓度，可以获得较高的额定电压。然而这也将大幅提高RDSON电阻的效果。在传统的功率器件中，电阻RDSON具有以下函数关系：RDSON∝BV2.5。
与之相比，具有超级结这一结构的器件配置电荷平衡漂流区。则电阻RDSON与击穿电压具有理想的函数关系，表示为：RDSON∝BV。
对于高压应用来说，必须通过设计和制备具有超级结结构的半导体功率器件，改善器件性能，以降低电阻RDSON，获得高击穿电压。靠近漂流区中通道的区域具有相反的导电类型。漂流区可以相对重掺杂，只要用类似相反导电类型的掺杂物掺杂靠近通道的区域即可。在断开状态时，两个区域的电荷平衡，使漂流区耗尽，可以承受高电压。这称为超级结效应。在接通状态时，由于掺杂浓度较高，因此漂流区具有较低的电阻RDSON。研究表明1E12/cm2的区域掺杂浓度对于超级结器件的漂流区来说最佳。
然而，传统的超级结技术用于制备功率器件时，仍然具有技术局限和困难。另外这些器件的结构特点和制备工艺不利于低压至高压应用的扩展性。换言之，一些方法用于较高额定电压的话，成本过高而且/或者过于冗长。而且，在原有技术的器件中，难以制备超级结区域的薄垂直通道。下文将进一步讨论，这些通过各种制备方法制成的具有不同结构特点的传统器件，每种都有局限和困难，阻碍这些器件在市场上的实际应用。
高压应用的半导体功率器件结构有三种基本类型。对于未引入电荷平衡功能特点的标准的VDMOS，第一种类型包括利用如图1A所示的标准结构制成的器件。基于上述原因，根据这种类型器件的I-V性能测量和模拟分析的进一步确认，它没有增大到超过性能一维理论图(即Johnson极限)的击穿电压。带有该结构的器件由于具有很低的漏极漂流区掺杂浓度，通常具有比较高的导通电阻，以满足高击穿电压的要求。如果为了降低器件的导通电阻RDSON，这种类型的器件通常需要具备很大的晶片尺寸。尽管该器件拥有简便的制备工艺和很低的制造成本等优势，但是在标准封装中并不适用于高电流低电阻应用，其主要不足在于：晶片***格昂贵(因为每片晶圆上的晶片或芯片过少)，不太可能在标准认可的封装中容纳较大的晶片。
第二种类型的器件包括具有二维电荷平衡的结构，为指定电阻获得高于Johnson极限的击穿电压，或者为指定击穿电压获得低于Johnson极限的比电阻(RDSON＊面积产品)。该类型的器件结构通常称为具有超级结技术的器件。在超级结结构中，电荷平衡沿着与垂直器件的漂流漏极区中电流流动相平行的方向，根据氧化物旁路器件中配置的PN结或用场板技术，使器件获得较高的击穿电压。第三种类型的器件包括三维电荷平衡，水平和垂直方向上都发生耦合。由于本发明的目的在于改善用超级结技术配置的器件结构和制备工艺，以获得二维电荷平衡，因此下文将讨论带有超级结器件的局限和困难。
图1B表示超级结器件的剖面图，通过增大漂流区中的漏极掺杂浓度，同时保持特定的击穿电压，降低器件的比电阻(Rsp，电阻乘以有源区面积)。通过形成在漏极中的P-型垂直立柱获得电荷平衡，导致高压下漏极的横向完全耗尽，从而在N+衬底处夹断并保护通道不受高压漏极影响。譬如欧洲专利0053854(1982)、美国专利号US4754310中的图13以及美国专利号US5216275提出了这种技术。在上述文件中，垂直超级结是作为N和P型掺杂物的垂直立柱。在垂直DMOS器件中，通过侧壁垂直结构，获得垂直电荷平衡，构成掺杂立柱中的一个，如图所示。除掺杂立柱之外，可配置了掺杂浮动岛，以增大击穿电压或降低电阻，如同美国专利号US4134123和美国专利号US6037632所述的那样。这种超级结器件结构仍然依靠P-区的耗尽保护栅极/通道不受漏极的影响。浮动岛的结构受到电荷储存和开关问题的技术困难等局限。要制备交替导电类型的垂直立柱非常困难，尤其是当立柱很深并且/或者立柱宽度比较小时。对于超级结的这种类型的器件来说，由于方法需要多个步骤，而且部分步骤非常缓慢、产量很低，因此制备方法通常很复杂、昂贵，需要很长的处理时间。
另外，对于垂直超级结器件(VSJD)来说，制备工艺在刻蚀或填充沟槽方面很困难。主要问题包括需要用外延层填充沟槽，在利用外延层填充沟槽时需要避免覆盖着沟槽侧壁的外延层在于沟槽的中心位置进行合并的交界面处产生空洞。在附图1D(美国专利号US6608350)中表示材料填满缝隙时(图1D)，当侧壁大约呈90°时会产生空洞而导致的缝隙填充困难。另外，电荷平衡和击穿电压对于沟槽的侧壁角度非常敏感。根据传统方法的工艺，多个外延及硼元素注入物，造成较宽的P立柱和N立柱，降低器件性能。这些制造工艺也提高了制造成本。基于上述原因，传统的结构和制备方法受到缓慢、昂贵的制造工艺限制，对于广泛应用来说并不经济。
因此，必须在功率半导体设计和制造领域中提出制造功率器件的新型器件结构和制造方法，以解决上述困难和局限。
发明内容
先行声明，本申请是于2012年8月26日递交的美国专利申请号为US13/594,837的待决美国申请案的部分连续申请(CIP)，上述申请案为2011年3月31日递交的美国专利号US13/065,880的连续申请，现美国专利号为US8263482，是于2008年12月31日递交的美国专利申请号US12/319,164的分案申请。特此引用其全文以作参考。
因此，本发明的一个方面在于提出一种新型改良的器件结构和制造方法，在漂流区中制备掺杂立柱，用简单、方便的处理工艺实现电荷平衡。通过堆栈多个在刻蚀沟槽中作为纳米管的外延层，实现简化工艺，刻蚀沟槽具有较大的开口，约为5至10微米，被3至5微米的立柱包围。生长不同厚度的外延层，从1微米以下至几微米，带有交替的N和P型掺杂物构成纳米管，用小于特定填充工艺设置的宽度(多数情况下为1微米或1微米以下)的中心缝隙，填充沟槽。然后，用缝隙填充层填充中心缝隙，缝隙填充层可以是绝缘的，例如热生长氧化物、沉积氧化物、沉积电介质材料或本征生长或沉积硅(最好在沉积的硅之上再生长硅)。缝隙填充电介质层可以具有极其轻掺杂或未掺杂的电介质层。作为示例，缝隙填充的掺杂浓度等于或小于邻近纳米管掺杂浓度的10％。剩余缝隙作为纳米管填充，但是很难准确地制备，并且可能无法实现电荷平衡。因此，必须配置一种更加灵活的缝隙填充。简化制备工艺，利用标准的工艺模块和设备，即可方便地进行大多数标准制备工艺。从而解决上述技术困难与局限。
确切地说，本发明的一个方面在于提出了一种新型的改良的器件结构和制造方法，在几乎垂直的沟槽中制备多个交替导电类型的纳米管，在沟槽刻蚀和外延填充之前先用原始的外延层掺杂。并调节纳米管和立柱的掺杂浓度，以此来实现电荷平衡。而多个纳米管具有2E12/cm2(可以看作两半，每半为1E12/cm2)/纳米管的区域掺杂浓度，以优化电荷平衡。多个纳米管作为小区域中的通道(N-型掺杂纳米管作为N-型器件的导电通道)，以形成低Rdson的半导体功率器件。
本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，在垂直的沟槽中制备多个交替导电类型的纳米管，纳米管厚度约为1微米以下至几微米。作为示例，每个沟槽都可以容纳5至20个导电通道(纳米管)。与一个导电通道超级结功率器件的传统结构相比，本发明的纳米管结构的电阻可以比传统的超级结器件的电阻降低5至10倍。
本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，通过刻蚀带有相当大的倾斜角(倾斜角根据垂直线确定)侧壁的沟槽，在垂直的沟槽中制备多个交替导电类型的纳米管。硅沟槽常用的倾斜角约为1°(如果相对于沟槽底部平面测量，角度则应当为89°)。作为示例，倾斜角可以为5°至1°，不会明显降低功率半导体器件的性能。
可以从沟槽底部开始向表面增大沟槽的宽度；可以有多个沟槽宽度(沟槽阶梯宽度变化约为0.5至2微米)，因此可以配置不同宽度的立柱，使填充更加简便。
由于利用极其轻掺杂的起始材料可以灵活调节电荷平衡，因此可以使用很大的倾斜角，刻蚀大沟槽，形成立柱，并且调节纳米管的掺杂浓度，无需严格要求沟槽侧壁的角度。由于立柱为轻掺杂，只对电荷平衡产生很小的影响，因此立柱的不同宽度将不会显著影响电荷平衡。而且由于管在生长，无论倾斜角如何变化，每个纳米管的厚度都保持一致。因此，可以实现一种更加方便、经济的制备工艺。
本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，在垂直的沟槽中制备多个交替导电类型的纳米管，作为导电通道获得电荷平衡。可以配置上述基本超级结结构，以制备多种不同类型的垂直器件，包括但不限于MOSFET、双极结型晶体管(BJT)、二极管、结型场效应晶体管(JFET)、绝缘栅双极晶体管(IGBT)等器件。
本发明的较佳实施例中主要提出了一种半导体功率器件，沉积在含有多个沟槽的半导体衬底中。每个沟槽都用多个交替导电类型的外延层填充，构成用作导电通道的纳米管，从而堆栈成是沿侧壁方向延伸的层，绝缘层填充每个沟槽中的合并缝隙。在一个典型实施例中，纳米管之间的多个沟槽合并缝隙基本沉积在沟槽中心处，沟槽中心被立柱隔开，每个立柱的宽度约为沟槽宽度的一半至1/3。
在另一个典型实施例中，多个沟槽中的每个沟槽都具有10微米左右的宽度，通过立柱与周围的沟槽隔开，周围沟槽的宽度约为3至5微米。在另一个典型实施例中，多个沟槽中的每个沟槽都具有10微米左右的宽度，并用交替导电类型的外延层填充，构成纳米管，纳米管的层厚约为0.2至2微米。在一个典型实施例中，半导体立柱区的深度范围为10至120微米，多个沟槽中每个沟槽的深度约为5至120微米。作为示例，可以利用10微米深度承载100V的器件，而且120微米的深度可用于承载1200V的器件。
在一个典型实施例中，半导体衬底包括N+衬底，纳米管下方的底部区域和立柱构成N+纳米管合并区，和纳米管的底部合并在一起，并且将它们连接到底部衬底区。作为示例，该纳米管合并区可以是N+底部扩散区，通过来自底部衬底区的扩散形成，或者可以通过顶部注入(在纳米管生长的中间过程)，或者在背部研磨后进行背部注入，下文将作介绍。从而在P和N型纳米管各自位于沟槽底部的底部区域形成与底部衬底相同导电类型的扩散底区，和在相邻沟槽间的立柱的底部区域形成与底部衬底相同导电类型的扩散立柱区。在另一个可选但非限制性的实施例中，具有侧壁的多个沟槽所带有的倾斜角与半导体衬底的顶面或衬底所在的平面呈直角。在另一个典型实施例中，半导体衬底包括N+衬底，P-型外延层位于N+衬底上，以打开多个沟槽。
本发明还提出了一种半导体功率器件的制备方法，在带有轻掺杂的厚N-或P-外延层的N++半导体衬底上。该方法包括在轻掺杂立柱之间打开多个深沟槽，用交替N和P掺杂的多个外延层充分填充该深沟槽，用顶部外延层来充满并覆盖半导体衬底的顶面。用非常轻浓度掺杂的硅材料层或者是热生长氧化物或沉积的电介质层，完全填充剩余缝隙。该方法包括利用CMP(化学机械抛光)方法，向下除去外延层，直到最初的立柱表面。CMP之后，通过注入或外延生长，制成厚度为1-2微米的N层。
本发明还提出了一种在轻掺杂单晶衬底(不带初始外延层)上制备半导体功率器件的可选方法。如上所述，沟槽和纳米管是形成在单晶衬底上，然而衬底背部接地至纳米管，并在背部注入或生长一个重掺杂的底部衬底。
依据本发明的另一方面，半导体功率器件中的端接结构包括多个端接组，形成在第一导电类型的轻掺杂外延层中，第一导电类型的轻掺杂外延层位于第二导电类型的重掺杂半导体衬底上方，其中每个端接组都包括一个形成在第一导电类型轻掺杂外延层中的沟槽，其中沟槽的所有侧壁都被交替导电类型的多个外延层覆盖，多个外延层沉积在沟槽的两个对边上，与中心缝隙填充层基本对称，中心缝隙填充层沉积在两个最深处的外延层之间，外延层的最深处导电类型与第一导电类型一致。
在一个可选实施例中，提供了一种设置在半导体晶片上的端接结构，所述端接结构包围着半导体功率器件的有源器件区，包括：多个形成在第一导电类型的轻掺杂外延层中的端接组，在第二导电类型的重掺杂半导体衬底上方，其中每个端接组都包括一个形成在第一导电类型的轻掺杂外延层中的沟槽，其中沟槽侧壁被多个交替导电类型的外延层覆盖，多个外延层设置在沟槽对边，并相对于设置在两个最深处导电类型的最里面的外延层之间的中间缝隙填充层基本对称。可以理解为，对边中一个边或侧壁上附着的多个交替导电类型的第一组外延层与另一个边或侧壁上附着的多个交替导电类型的第二组外延层以该填充层为对称点呈现为相互对称的方式设置，并且该第一组外延层中的最靠近沟槽中心位置也即最里面的一个外延层和第二组外延层中的最靠近沟槽中心位置也即最里面的一个外延层之间设有一个中间缝隙，填充层位于该中间缝隙之中。这里的用语重掺杂还可以用第一掺杂程度替代，轻掺杂还可以用第二掺杂程度替代，其中第一掺杂程度的浓度范围大于第二掺杂程度的浓度范围。
上述的端接结构，还包括多个形成在氧化物绝缘层上的场板，氧化物绝缘层在多个端接组上方，其中每个场板都电连接到形成在每个端接组顶部相应的重掺杂区(该重掺杂区也可以称作顶部掺杂区)。
上述的端接结构，还包括一个边缘结构，其中边缘结构包括第二导电类型的重掺杂半导体衬底，承载第一导电类型的轻掺杂外延层；一个或多个第一导电类型的重掺杂边缘区，形成在第一导电类型的轻掺杂外延层顶部；以及一个或多个边缘场板，形成在轻掺杂外延层上方的第二氧化物绝缘层上，其中一个或多个边缘场板分别电连接到一个或多个第一导电类型的重掺杂边缘区。
上述的端接结构，其中第一导电类型为P-型，第二导电类型为N-型，最深处导电类型为P-型。
上述的端接结构，其中沿每个沟槽侧壁的两个最外面的外延层都是第一导电类型。
上述的端接结构，交替导电类型的多个外延层的掺杂浓度大于第一导电类型的轻掺杂外延层的掺杂浓度。
上述的端接结构，还包括一个第一导电类型的外延层区，设置在端接组和有源器件区之间，设置在端接组和有源器件区之间的外延层区域的宽度远大于每个端接组的宽度。
上述的端接结构，还包括一个设置在外延层区域上方的场板，设置在端接组和有源器件区之间。可选的，该场板位于端接组和有源器件区之间的外延层区域上方的绝缘层上。
上述的端接结构，其中端接组延伸到半导体晶片的边缘。
在一个可选实施例中，提供了一种半导体功率器件，包括多个有源器件，多个有源器件包括：一个第一导电类型的轻掺杂外延层，在第二导电类型的重掺杂半导体衬底上方；多个形成在轻掺杂外延层中的有源沟槽；其中每个有源沟槽都被多个设置在对边的交替导电类型的第一外延层覆盖，并且对边上的第一外延层相对于设置在两个第一最深处导电类型的第一最里面的外延层之间的第一中心缝隙填充层基本对称。可理解为，沟槽的一个对边上附着的第一组交替导电类型的第一外延层与沟槽的相对的另一个对边上附着的第二组交替导电类型的第一外延层以填充层为对称点而彼此对称。
半导体功率器件还包括一个包围着多个有源器件的端接结构，该端接结构包括：多个形成在第一导电类型的轻掺杂外延层中的端接组，在第二导电类型的重掺杂半导体衬底上方，每个端接组都包括一个形成在第一导电类型的轻掺杂外延层中的端接沟槽，并且其中端接沟槽的侧壁都被多个设置在对边的交替导电类型的第二外延层覆盖，并且与设置在两个第二最深处导电类型的第二最里面的外延层之间的第二中心缝隙填充层基本对称。可理解为，沟槽的一个边或侧壁上附着的第一组交替导电类型的第二外延层与沟槽的相对的另一个边或侧壁上附着的第二组交替导电类型的第二外延层以填充层为对称点而彼此对称。
上述半导体功率器件，还包括：多个形成在氧化物绝缘层上的场板，氧化物绝缘层在多个端接组上方，其中每个场板都电连接到形成在每个端接组顶部的第一导电类型相应的重掺杂区。
上述半导体功率器件，还包括：其中端接结构还包括一个边缘结构，其中边缘结构包括第二导电类型的重掺杂半导体衬底，承载第一导电类型的轻掺杂外延层；一个或多个第一导电类型的重掺杂边缘区，形成在第一导电类型的轻掺杂外延层顶部；以及一个或多个边缘场板，形成在轻掺杂外延层上方的第二氧化物绝缘层上，其中一个或多个边缘场板都分别电连接到一个或多个第一导电类型的重掺杂边缘区。
上述半导体功率器件，其中第一导电类型为P-型，第二导电类型为N-型。
上述半导体功率器件，沿每个沟槽侧壁的两个最外面的外延层为第一导电类型。
上述半导体功率器件，多个交替导电类型的第二外延层的掺杂浓度大于第一导电类型的轻掺杂外延层的掺杂浓度。
上述半导体功率器件，多个有源器件和多个端接组是在同一个步骤中同时制成的。
上述半导体功率器件，包括一个第一导电类型的外延层区域，设置在有源器件的端接组之间，设置在端接组和有源器件区之间的外延层的区域宽度远大于每个端接组的宽度。
上述半导体功率器件，其中第一导电类型为P-型，第二导电类型为N-型。
上述半导体功率器件，其中还包括一个设置在外延层区域上方的场板，设置在端接组和有源器件之间。
在一个实施例中，提供了一种位于半导体晶片上的半导体功率器件的端接结构的制备方法，包括以下步骤：制备一个第一导电类型的轻掺杂外延层，在第二导电类型的重掺杂半导体衬底上方；沿第一导电类型的轻掺杂外延层中的半导体晶片的边缘，制备多个深沟槽(或直接制备多个沟槽)；用多个交替导电类型的外延层填充深沟槽(或填充沟槽)，以制备多个端接组，其中每个深沟槽(或沟槽)的侧壁都用沉积在对边上的交替导电类型的外延层覆盖，并且对边上的外延层相对于最深处导电类型的两个最里面外延层之间的中心缝隙填充层基本对称。
上述的方法，还包括：在半导体晶片的中心部分，制备多个有源器件区，其中在多个深沟槽(或沟槽)和有源器件区之间的第一导电类型外延层的区域宽度远大于深沟槽(或大于沟槽)的宽度。
上述的方法，其中深沟槽(或该沟槽)穿过外延层，延伸到半导体衬底层的顶部。
阅读较佳实施例的以下说明并参照各种附图，本发明的这些特点和优势对于本领域的技术人员来说，无疑将显而易见。
附图说明
图1A-1D是传统的垂直功率器件结构的剖面图。
图2是在本发明的一个可选实施例中，带有沟槽中纳米管的超级结结构的高压功率器件的剖面图。
图2-1是图2的带有多个单位晶胞101的器件剖面图，重复展现于整个半导体晶片。
图2-2是不带P-注入顶层130的图2所示的单位晶胞101的透视图。
图2A是不带P-注入顶层130、带N-型立柱110’的类似于单位晶胞101的透视图。
图2A-1是图2A所示器件的剖面图，用于表示导电类型和掺杂浓度。
图2A-2是带有中心纳米管而不是绝缘缝隙填充的本发明可选实施例的剖面图。
图2B是类似于图2A的器件透视图，带有N+型表面层电连接到所有的N-型立柱。
图2C是带有平面多晶硅栅极的垂直平面MOSFET透视图，平面多晶硅栅极垫有栅极氧化层，沿P和N型立柱呈90°方向延伸。
图2D是除了N-型表面层电连接到所有的N-型立柱115-N之外，其他都与图2C类似的另一个典型实施例。
图2E是还包括一个沉积在顶面上的肖特基金属的另一个典型实施例，用于连接所有的N-立柱115-N，构成肖特基二极管。
图2E-1是除了除去肖特基金属以显示下方结构外，其他都与图2E相同的实施例。
图2E-2是除了图2E-2中的漂流层120由氧化物而不是低浓度掺杂(本征)硅制成之外，其他都与图2E-1相同。
图2F是本发明的另一个实施例，其中器件具有P+型衬底105’，在P立柱115-P和N立柱115-N和N-型立柱110’下方具有N-型底部缓冲层105-B’和立柱缓冲层105-C’，以构成IGBT器件。
图2F-1是与图2F类似的IGBT器件，但是其中带有沟槽栅极。
图2G是一个类似于出现在图2A的平面111上那样的结型场效应晶体管(JFET)，其中器件还包括P型栅极区、N+源极接触区以及N-区来形成JFET器件。
图2H是双极结型晶体管(BJT)，其中器件还包括一个N+发射区和一个P-型基极区，构成BJT器件，衬底作为集电极。
图2I是另一个典型实施例，其中器件还包括一个带有沟槽多晶硅栅极的沟槽MOSFET，垫有栅极氧化层，沿P和N型立柱呈90°方向延伸。
图2J是类似于图2I的另一个典型实施例，其中栅极垫是形成在场氧化层上方。
图3A-3J是本发明处理工艺的剖面图和俯视图，用于制备带有超级结结构的图2所示的高压功率器件。
图4是具有电荷平衡的交替N和P纳米管的单位晶胞301的一种可选结构透视图，N和P纳米管被中心处具有绝缘缝隙填充层的N-立柱包围，位于N++衬底上。
图4A是利用图4所示纳米管单位晶胞301结构的半导体功率器件300的一部分有源区390的透视图。
图4A-1是本发明所述的半导体器件300布局的俯视图。
图4B是如图4所示，带有垂直纳米管的半导体功率器件300的端接区闭合剖面图。
图5是配有图4-4B所示的纳米管结构的半导体功率器件整个端接区399的剖面图。
图6是在最终的端接结构中带有可选场板设计，类似于图5所示端接区的剖面图。
图6A是一种可选端接区399”结构的剖面图。
图6B是一种可选端接区399”’结构的剖面图。
图6C是一种可选端接区399””结构的剖面图。
图7A-7E是用于制备本发明所述的半导体功率器件的可选制备工艺的剖面图。
图8A-8G是在分析填充工艺中，用于解决形成空洞这一难题的处理工艺的剖面图。
图9A是封闭式晶胞结构的俯视图，包括有源区中的多个纳米管单位晶胞，设置在半导体衬底中间部分。
图9B-1是半导体器件的端接区的第一端接环的俯视图。
图9B是单位晶胞的可选、交错的矩形俯视图。
图9C是单位晶胞的可选、六角形俯视图。
具体实施方式
参见图2，展示了垂直纳米管高压(Verticalnano-tubeHighvoltage，简称HV)二极管器件100的单位晶胞(UnitCell)101的剖面图，用于阐释包括本发明所述的新型结构和制备特点的新概念。HV二极管器件100位于重掺杂N型底部衬底105(例如N+红磷衬底)上，底部衬底105位于N+纳米管合并区105-B下方，该合并区105-B可以是扩散底区105-B，及N+圆柱扩散区105-C也可以通过扩散工艺形成，下文将详细介绍。HV器件还包括多个N-型纳米管和P-型纳米管，作为N-型薄外延层115-N和P-型薄外延层115-P。这些纳米管作为交替的N-外延层115-N和P-外延层115-P，位于两个P-型立柱110之间，作为垂直纳米管，从P-注入顶层130延伸到底部N+区105-B。HV纳米管二极管器件100还包括一个缝隙填充物120——一个极其轻掺杂浓度的硅或氧化物(或其他电介质)区——它大***于每个单位晶胞101的中心，即纳米管中心。纳米管形成在半导体衬底顶部。半导体衬底还包括一个轻掺杂外延层，由立柱110构成。还可选择，立柱110由轻掺杂的单晶衬底构成，不带初始外延层，下文将详细介绍。
在一个典型的作为示范性但不构成任何特定限制的实施例中，每个N-型纳米管都可以具有0.25微米的宽度，其区域掺杂浓度约为2E12/cm2(对于8E16/cm3的每体积浓度来说)，大多数的P-型纳米管宽度约为0.5微米，其区域掺杂浓度约为2E12/cm2。然而，最靠近缝隙填充物120的P-型纳米管的区域掺杂浓度约为1E12/cm2。最靠近P-型立柱110的P-型纳米管的宽度约为0.5微米，区域掺杂浓度约为8.5E11/cm2。周围的P-型立柱110的宽度大约为1.5微米，其区域掺杂浓度约为1.5E11/cm2(每体积浓度在2E14/cm3至1E15/cm3之间)。在这种情况下，P-型立柱110和最靠近P-型立柱110的P-型纳米管的总的区域浓度约为1E12/cm2。每个P-型纳米管和N-型纳米管的区域掺杂浓度可以是2E12/cm2，可以看作两个相邻的部分构成，每一半的区域掺杂浓度为1E12/cm2，将带有互补相反电荷和相同电荷的两个相邻的纳米管组合成电荷平衡的纳米管。利用上述典型的掺杂浓度，相反导电类型的纳米管为相互电荷平衡的，并且与P-型立柱110电荷平衡，实现超级结效应。图2中只表示一个单独的单位晶胞101。图2-1表示多个单位晶胞101在整个半导体晶片上重复出现的HV二极管器件100的剖面图。因此，利用这两个相互靠近的单位晶胞101，相邻的P-型立柱110结合起来，总宽度约为3微米，结合后的每一半立柱结构在1.5微米上的区域掺杂浓度仍然是1.5E11/cm2，因此P-型立柱的每体积掺杂浓度约为1E15/cm3。作为示例，立柱的宽度约为1/4沟槽宽度的一半。图2-2表示单位晶胞101的透视图，不带P-注入顶层130。图2A表示单位晶胞101的透视图，不带P-注入顶层130，带有N-型立柱110’。
如图2所示的高压(HV)纳米管二极管器件100可以通过多个纳米管N-通道和P-通道制成，以降低电阻，获得很低的漏源电阻(Rds)。例如，带有N-型纳米管的器件宽度为0.25微米，总区域掺杂浓度为1E12/cm2，它的电阻与通道宽度为5微米、区域掺杂浓度为1E12/cm2的器件的Rds一样。传统的超级结器件的漏源电阻约为25-30毫欧-cm2，上述配有10个纳米管的器件对于600VBV来说，预计Rds为2-4毫欧-cm2。
如图2所示的垂直结这一结构可以用于制备诸多不同类型的器件，例如MOSFET晶体管、双极结型晶体管(BJT)、二极管、结型场效应晶体管(JFET)以及绝缘栅双极晶体管(IGBT)等。纳米管可以由薄外延层构成，作为示范但不限制于如包括厚度约为0.5微米的P-层，用0.6-0.8E12cm-2掺杂，形成在厚度为0.25至0.5微米的N-层附近，N-层则最好用1.6-2E12cm-2范围内的砷或锑掺杂。然后形成0.5至1微米宽度范围内的P-型立柱，用1.6E12至2E12/cm2的范围掺杂。这些薄N-型和P-型立柱分别形成在沟槽中，直到这些层与沟槽的中心部分合并为止。然后，形成电介质或极其轻掺杂浓度的硅的缝隙填充层120，来填充合并该纳米管立柱之间的缝隙。如上所述，缝隙填充层可以生长氧化物、沉积的电介质材料或本征硅。
如图2-1所述的垂直超级结结构，利用以下工艺制成，通过2至5微米宽的P-型立柱/立柱结构制成，并且在N++衬底上进行0.1-0.2E12cm-2范围内的轻掺杂。代替使用P-型立柱/立柱，这些立柱可以为N-型，在N++衬底上使用轻掺杂(2E14-1E15cm-3)的N-外延作为初始材料。图2A表示纳米管的一种可选结构，N-型立柱110’形成在沟槽之间。与图2相比，立柱和纳米管的导电类型可以互换，但是衬底105仍然为N-型，就像N-型扩散底部和立柱区105-B和105-C一样。掺杂浓度表示在图2A-1中，仍然处于电荷平衡。立柱和N-型、P-型纳米管的导电类型、厚度、数量和排布都可以重新配置，只要仍然处于电荷平衡。
图2A-2表示本发明的一个可选实施例的高压(HV)纳米管二极管器件100’，类似于图2A-1所示，但是沟槽的中心用中心纳米管115’掺杂填充，而不是绝缘缝隙填充物。例如一个沟槽的一对侧壁中的一个侧壁上附着第一组P和N型交替设置的外延层，该一对侧壁中相对的另一个侧壁上附着另一个第二组P和N型交替设置的外延层，那么分别附着于两个侧壁上的第一、第二组P和N型交替设置的外延层之间可以预留一个大***于沟槽中心位置处的缝隙，中心纳米管115’填充于该缝隙之中。可以外延生长N型外延材料的该中心纳米管115，以完全填充周围纳米管之间的剩余缝隙。在本例中，中心纳米管115’的厚度约为1微米，区域掺杂浓度约为2E12/cm2，获得与周围纳米管的电荷平衡。由于公差、电荷平衡和缝隙填充等问题，本实施例可能实现起来略微困难。
在整个器件的顶面或表面上可以形成各种不同结构，与P和N型立柱呈90°，下文将详细介绍；这些结果的横截面如图2A中的平面111所示，这将在以下实施例中说明。在图2B所示的一个典型实施例中，N+型表面层130’电连接到所有的N-型立柱。顶部表面层130’可以通过掺杂物注入或生长形成。在另一个典型实施例中，器件还包括一个由平面多晶硅栅极150构成的垂直平面MOSFET，栅极垫有栅极氧化层155，沿着与P和N型立柱呈90°的方向延伸，其意思可理解为沿着与立柱所在平面相垂直的方向延伸。P-本体区160包围N+源极区170，P-本体区160中的P+本体接触区180形成在源极区170之间的顶面附近，如图2C所示。N+衬底105用作MOSFET的漏极。图2C所示的MOSFET结构叠加在图2A所示的平面111上。图2D表示除了N-型表面层130’电连接到所有的N-型立柱115-N之外，其他都与图2C类似的另一个典型实施例。将n-型立柱115-N与N-型表面层130’短接，有助于降低Rds和扩散电阻。与图2C类似，图2D所示器件也包括一个垂直平面MOSFET，沿着与P和N型立柱呈90°的方向形成，所有的P立柱115-P都电连接到P-本体区160。N-型纳米管115-N和N-型立柱110’连接到N-型表面层130’，并且作为超级结漂流区。图2E表示另一个典型实施例，还包括一个肖特基金属131沉积在纳米管和立柱的顶面上，用于连接所有的N-立柱115-N。可以选择包含P+掺杂的欧姆接触区181，以便在P立柱115-P和肖特基金属131之间提供欧姆接触，例如形成在纳米管和立柱顶部的欧姆接触区181可沿着与外延层115-P或115-N所在平面相垂直的方向延伸。图2E-1表示除了除去肖特基金属131以显示下方结构之外，其他都与图2E所示相同的实施例。除了图2E-2中的缝隙填充物120由锡氧化物构成，而不是轻掺杂(或本征)硅材质构成之外，图2E-2其他地方都与图2E-1相同。图2F表示本发明所述的另一个实施例，其中器件还具有P+型衬底105’，在P立柱115-P和N立柱115-N以及N-型立柱110’下方带有N-型缓冲层105-B’和105-C’，以构成IGBT器件。IGBT器件还包括平面栅极191、N+发射极/源极区192、P-本体区193、P+本体接头194以及栅极下方的栅极氧化物195。P+衬底105’作为集电极。图2F-1表示另一种类似的IGBT器件，但是归为沟槽型的器件，是带有栅极沟槽191’，而不是平面栅极。图2G-2H表示其他的附加实施例，其中各种器件结构沿着与P和N型立柱115-P和115-N呈90°的方向形成在图2A所示平面111上。图2G表示一个就像图2A所示平面111上将出现的结型场效应晶体管(JFET)，其中器件还包括P型栅极区151、N+源极接触区152、N-区153，形成JFET器件。N+衬底105作为漏极。图2H表示双极结型晶体管(BJT)，其中器件还包括一个N+发射极区161和P-型基极区162，构成BJT器件。N+衬底105作为集电极。
图2I表示另一个典型实施例，其中器件还包括一个由沟槽多晶硅栅极150’构成的沟槽MOSFET，栅极垫有栅极氧化层155，沿着与P和N型立柱呈90°的方向延伸，即多晶硅栅极150’沿着与纳米管的P和N立柱所在平面相垂直的方向延伸。P-本体区160包围N+源极区170，P-本体区160内的P+本体接触区180形成在源极区170之间的顶面附近。N+衬底105作为漏极。图2J表示类似于图2I的另一个典型实施例，其中栅极垫150”的起始形成在场氧化层165上方。与图2I类似，器件还包括一个沟槽MOSFET，沿着与P和N型立柱呈90°的方向形成，所有的P立柱都电连接到P-本体区160。
参见图3A至3E的一系列侧剖面图，表示如图2所示配有纳米管的半导体功率器件的制备工艺。图3A表示初始的N+红磷硅衬底205，即重N+掺杂的硅衬底，承载P-型外延层210，P-型外延层210和衬底205可以统称为一个衬底或晶圆。P-型外延层210的厚度例如约为40微米，P-掺杂浓度约为1e15/cm3。在图3B-1和3B-2中，进行刻蚀工艺，在外延层210和底部衬底205中打开沟槽212-1和212-2，它们可以向下延伸至贯穿外延层到达底部衬底205内。沟槽宽度约为10微米，相邻沟槽之间预留的P-立柱210-P的立柱宽度约为3微米(作为示例，立柱宽度从2至5微米不等)。由于侧壁和立柱210-P的倾斜角将不会对电荷平衡性能造成显著影响，因此沟槽212-1和212-2的侧壁具有很小的倾斜角β，例如85-88°(如果从相对垂直轴测量，倾斜角为2-5°)，而不是接近垂直的立柱，例如约为89-90°的立柱。
在图3C中，生长N外延层215-N和P外延层215-P的交替薄层，覆盖沟槽侧壁和外延层210位于沟槽212-1和212-2周围的顶面区域。生长完P-外延层215-P和相邻于P-外延层215-P的N-外延层215-N之后，在沟槽中心部分附近留下一个小缝。用热生长或沉积绝缘的缝隙填充物220填充这个很小的中心缝隙。在图3D中，在P-立柱210-P的顶面和沟槽的顶面，进行化学机械抛光(CMP)工艺。在图3E中，利用高温从N+衬底205开始扩散重掺杂的N-掺杂离子，进行N-扩散工艺，在本例中，在内部覆盖有外延层的沟槽的底部大约扩散5微米，并且还扩散到P立柱210-P的底部，则N-掺杂离子扩散进入外延层215-P、215-N位于沟槽底部的区域和进入立柱210-P底部以分别形成N+扩散底区205-B和N+扩散立柱区205-C。该扩散过程可以将N和P外延层215-N、215-P的剩余部分改造成垂直纳米管。如果正确选择这些N和P外延层215-N、215-P以及立柱210-P的电荷浓度，如图2所示，那么最终将会获得电荷平衡，这些垂直纳米管可用于超级结应用。如图3E所示的扩散工艺的纵横比较图2更容易实现。
还可以利用P型掺杂物注入，在衬底顶面上形成一个顶部P+区130，以构成高压垂直二极管，如图2所示类似。
从图3F开始，表示一种有助于扩散工艺的可选方法，使用的是与图3A和3B-1相同的第一步骤。然而，如图3F所示，制成多个N和P外延层215-N和215-P之后，外延生长过程中止，沟槽中心处会留有一个缝隙或缺口，并通过进行垂直(各向异性)N+注入251，从而在裸露的外延层215-N和215-P中形成N+区250，例如缝隙底部的外延层215-N和215-P区域中掺杂了N+注入离子251，外延层215-N和215-P的顶部区域也掺杂了N+注入离子251，如图3G所示。还可以选择首先在外延层215-N和215-P最外一层的裸露表面上生长氧化层(图中没有表示出)，以便在注入过程中保护侧壁，注入之后再除去氧化层。在图3H中，在沟槽的缝隙中继续生长剩余的N和P型外延层215-N和215-P和照例沿中间预留的缝隙生长填充物220。利用CMP工艺处理除去多余的顶部材料，如外延层215-N和215-P的顶部区域，如图3I所示。在图3J所示的扩散过程中，N+区250有助于形成N+扩散底区205-B和N+扩散立柱区205-C。
图4表示单位晶胞301的可选结构，单位晶胞301具有电荷平衡的交替N和P纳米管315-N和315-P，由N-立柱310包围，在中心处具有电介质缝隙填充层320，位于N++衬底305上。在衬底305上方，还有一个N+扩散底区305-B和N+扩散立柱区305-C。这种简化的纳米管结构比上述结构更加易于制备。作为示例，N和P纳米管315-N和315-P以及N-立柱310的宽度和掺杂浓度显示在图4中。对于图4所示的实施例以及图2至图3所示的实施例来说，纳米管和立柱是电荷平衡的。图4A表示半导体功率器件300的有源区390，使用的是图4所示的纳米管单位晶胞301结构。在本例中，功率器件300为沟槽MOSFET(与图2I所示的类似)。沟槽MOSFET具有沟槽多晶硅栅极350，栅极垫有栅极氧化层355，其沿着与P和N型立柱315-P和315-N呈90°的方向延伸，P-本体区360包围着N+源极区370，P-本体区360中的P+本体接触区380形成在源极区370之间的顶面附近。N+衬底305作为漏极。
参见图4A-1至图6，半导体功率器件300的端接区399的结构具体配置在本实施例中，作为MOSFET。图4A-1表示半导体器件300布局的俯视图。有源区390占据了功率器件300的中心部分。源极金属350-1和栅极金属350-G的一部分在有源区390内，分别构成源极垫和栅极垫。功率器件300的其他部分被钝化层302覆盖。晶片上有源区以外的区域为端接区399。端接区399在有源区周围构成一个环，靠近功率器件300的边缘。漏极在底边上，因此从该顶部示意图中没有显示。
图4B表示图4A-1所示的半导体功率器件300的端接区399的闭合剖面图，配有上述图4至4A所示的垂直纳米管结构，以获得半导体功率器件300的高击穿电压。纳米管可仍然处于电荷平衡，以实现高击穿电压。为了简化，图4B没有表示出钝化层。图4B表示端接区开端的剖面图。半导体功率器件300位于重掺杂N型衬底上，重掺杂N型衬底表示为红磷衬底N++层305。纳米管结构的底部还包括N+扩散层305-B和N-立柱310的底部，具有N+立柱扩散层305-C，通过上述N++红磷衬底305的扩散工艺制成。半导体功率器件还包括多个N-型薄外延层315-N和P-型薄外延层315-P。这些纳米管具有的交替的N-外延层315-N，和形成在N-型立柱310之间的P-外延层315-P，作为垂直纳米管，它们从被氧化物绝缘层330所覆盖住的衬底的顶面开始，向下延伸到底部N+区305-B和N+衬底305。纳米管结构还包括一个中心缝隙填充物(轻掺杂硅或电介质材料)320，大体形成在N-型和P-型纳米管315-N和315-P之间的中心处。半导体功率器件300还包括P-本体区340，形成在纳米管结构的顶部。半导体功率器件300还包括多个多晶硅场板345，通过顶部金属层350，电连接到P+区340，端接区最里面的金属层350-I也电连接到半导体功率器件的源极区，而余下其他金属层350则作为浮动金属。P+区340短接P-型纳米管315-P。最里面的金属层350-I通常配置成在零伏时工作，而作为一个典型实施例，每个连续的浮动金属层350都配置成承受大约50伏的电压。每个纳米管端接组都在有源区390附近构成一个围绕有源区390的环398。图4B表示这两种纳米管端接组和第三个纳米管端接组的一部分开端区域。每个纳米管组的基本结构(不包括P+区340、氧化物330、多晶硅场板345以及浮动金属350)都与有源区390中的单位晶胞301相同，并且是同时形成。
图5表示通过增大纳米管超级结环398的数量，调节N-区306的掺杂浓度、场板345的电压以及台阶状的2步场板(twostepfieldplate)346，配有图4至4B所示纳米管结构的半导体功率器件300的整个端接区399的剖面图。最后一个场环之后，形成最终的端接结构397，包括形成2步场板346，该场板可利用多晶硅和金属组合降低表面场；还形成场板区346，其电连接到划线区(将在该处锯割)，以便在锯割后终止耗尽触及晶片边缘。在晶片边缘还有一个N+通道终点370’。端接区399能够承受高达760伏的击穿电压，如图5所示带有纳米管超级结结构的十个环以及最终的2步场板346边缘结构。所示的钝化层380覆盖大部分的端接区399。
图6表示在最终的端接结构397’中带有可选场板设计的端接区399’的剖面图；如图5所示，使用三步替代两步，用于制备场板346’(代替346)，可以无需一个N型掺杂区作为N+通道终点370’。这些场板346’是通过热生长的氧化层、多晶硅、沉积氧化物(含有硼酸的硅玻璃(BPSG)或四乙基原硅酸盐(TEOS))以及金属层组合而成，比图5所示的最终的端接结构397性能更佳，但是需要额外的制备工艺。
图6A表示一种可选端接结构399”的剖面图。该结构利用较宽沟槽(比有源区沟槽更宽)制成，在外延生长过程后，保留宽的缝隙。单位晶胞301’形成在沟槽中，与有源区的单位结构301(图4)结构类似，可以使用相同的工艺同时制备，但是要在中间保留一个较宽的缝隙。相邻沟槽间有立柱，立柱和与其相邻的纳米管构成硅岛环361，被2-5微米的缝隙包围，并用电介质材料362填充缝隙，在硅岛环顶面具有形成的浮动P-区363。浮动P-区跨过n型纳米管和立柱，桥接p-型纳米管。
这些硅岛环361被电介质材料362隔开，构成浮动电容器366网络，根据等效电容值，将整个浮动P-区363上的电压进行分配。换言之，本发明所述的高压端接可以利用被硅侧壁电极分开的沟槽电容器366配置。作为示例，可以用氧化物和带有多晶硅化合物(SIPOS)的二氧化硅填充宽缝隙362，以减小来自厚Si02的应力，从而避免裂缝。在MOSFET/有源器件处理工艺之后，金属化之前，可以通过刻蚀和外延填充或者作为有源区沟槽刻蚀和外延填充工艺的一部分，制备端接沟槽。
另一种可选端接结构包括一个轻掺杂的P型外延区197，在有源器件区和端接结构的纳米管组之间包围着有源器件，以降低电场，增大击穿电压。图6B表示这种结构399”’的一个示例。每个端接组198都与图2所示的纳米管填充沟槽结构也即单位晶胞101类似，不带顶部P型注入层130。端接结构399”’包括一个含有多个纳米管端接组198的环，如上所述，每个环都由N-型和P-型纳米管115-N和115-P构成。每个纳米管组198还包括一个中心缝隙填充(轻掺杂的硅或电介质)120，形成在N-型和P-型纳米管115-N和115-P之间的中心处。纳米管端接组198构成一系列的环，包围着垂直纳米管高压(HV)MOSFET器件的有源区390，可以根据上述内容配置有源区390。垂直纳米管高压(HV)MOSFET器件的有源区最好在纳米管填充沟槽结构101之间具有P-型立柱110，与图2-1类似，使得纳米管端接组和有源区纳米管填充沟槽结构可以在同一制备工艺中形成。在图6B所示的示例中，垂直纳米管高压(HV)MOSFET器件最外面的单位晶胞301’表示在附图的右侧(有源区)。端接结构399”’包括一个设置在重掺杂P区365’上方的场板345’，在最外面的单位晶胞301’上方。
端接组198可以忽略浮动P+区、场板以及金属结构，如图4B、5、6和6A所示，N-型和P-型纳米管115-N和115-P可以延伸到上方的氧化物绝缘层330。端接组198可以延伸到晶片边缘。这与图5和图6所示的端接结构不同，图5和图6中的纳米管端接组398通过体现为承载结构的端接结构397的外延层306，远离晶片边缘。轻掺杂P型外延区197包围着有源器件区并且位于纳米管组端接结构和有源器件区之间，P型外延区197的掺杂浓度在1E14/cm3至2E14/cm3之间，其宽度远大于每个纳米管端接组198的宽度。还可选择，利用与制备立柱110相同的外延层，制备轻掺杂P型外延区197，立柱110在每个纳米管端接组198之间和在有源器件区中纳米管填充沟槽结构101之间。在一个较佳实施例中，轻掺杂P型外延区197约为每个纳米管端接组198宽度的5至10倍。轻掺杂P型外延区197从半导体的顶面开始，垂直延伸到与纳米管一样的深度，轻掺杂的N区105C从底部N+衬底105开始向上扩散，将轻掺杂P型外延区197和底部衬底分开。在一个实施例中，60微米宽的轻掺杂P型外延区197仅需要和2-3组纳米管端接结构相结合，就能为600V的器件提供令人满意的端接效果。
在图6C所示的一个可选实施例中，端接结构399””具有一个轻掺杂的P型外延区197，在有源区中最外面的单位晶胞301’和端接组198之间，与图6B所示的端接结构399”’类似。端接结构399””还包括一个相同导电类型(例如P+)的重掺杂区365’，形成在最外面的单位晶胞301’和端接组198之间的区域197中，用作保护环。如图6C所示，端接结构399””还包括一个在P-区197上方的额外的场板345’连接到相同导电类型(例如P+)的重掺杂区365’，重掺杂区365’形成在最外面的单位晶胞301’和端接组198之间的场板下方的区域197中，以提高器件的端接击穿。
虽然，图4B-图6所示的端接区399和399’使用图4所示的纳米管单位晶胞301结构，但相同的原理可以用于其他的电荷平衡纳米管结构，如图2至图3所示的结构。
图7A至7D表示本发明所述的半导体功率器件可选制备工艺的一系列剖面图。由N-立柱315-N和P-立柱315-P构成的纳米管形成在一个单独的轻掺杂N-型硅衬底305’中，不带外延层。该结构与图2至图3所示的结构类似，但是没有用于形成立柱的初始外延层。取而代之的是，纳米管形成在轻掺杂的单晶衬底中。在图7B中，MOSFET晶胞形成在顶面上，本体区343包围着沟槽栅极342周围的源极区341。在图7B-1中，沉积电介质层364(BPSG或TEOS)，在背部研磨等后续过程中保护顶面。在图7C中，衬底305’的底部接地。在图7D中，在衬底305’的底部，注入、沉积或外延生长N和N+区310-1和310-2。N区310-1与纳米管、立柱的底部合并在一起，构成纳米管合并区。如果衬底底部制备的各层没有重掺杂需求，那么最好使用生长的方式形成。为了承载如图2F所示的IGBT器件，可以将区域310-1和310-2分别制成N-缓冲和P+层。在形成MOSFET的背部N++层(对于IGBT器件来说，是N-缓冲和P+层)之后，顶面电介质层364的图案可以如图7E所示，完成剩余的顶部处理(例如金属钝化)。还可选择，如果背部工艺在足够低的温度下进行，可以在背部工艺之前完成顶部工艺。
图8A至8C表示在缝隙填充过程中，解决孔洞形成难题的制备工艺的一系列剖面图。在图8A中，沟槽308形成在N++衬底305上方的N-外延层310中，侧壁相对于垂直轴呈现很大的倾斜角θ。作为示例，倾斜角θ可以是2-5度(如果相对于沟槽308的底面测量，呈85-88度)。在图8B中，生长多个交替出现的N-掺杂外延层315-N和P-掺杂外延层315-P，覆盖沟槽308的侧壁和底面。沟槽中间部分会仍然带有呈现一带角度的缝隙308’。外延层的顶部可以在后期通过CMP工艺除去，为了简便不再赘述。在图8C中，用缝隙填充层820填充中间缝隙308’，缝隙填充层820可以是氧化物或本征硅，或者其他类型的电介质材料。由于倾斜角结构解决了掺杂纳米管之间的缝隙填充时形成空洞的难题，因此可以更加简便地进行缝隙填充。图8D表示如果侧壁也是垂直的，缝隙填充过程可能存在的形成空洞问题；当缝隙很窄时，该问题会恶化。
图8E-8G表示本发明的可选实施例，利用不同宽度的沟槽和立柱，在外延生长后改善缝隙填充工艺。在图8E中，沟槽有一个角度加(angleplusstep)工艺，改变沟槽的宽度。在这种情况下，沟槽的倾斜角θ无需很大。沟槽甚至可以是垂直的，利用改变沟槽宽度的工艺，简化了缝隙填充过程。利用沟槽刻蚀工艺结合图8F-8G所示的垫片，可以一步一步地修正沟槽宽度。在图8F中，刻蚀部分沟槽。在图8G中，在侧壁上形成垫片，刻蚀另一部分沟槽，在沟槽中形成一个步阶。作为示例，可以首先刻蚀沟槽深度的1/3，然后在0.1至1微米厚度范围内形成垫片。利用垫片，刻蚀沟槽的剩余部分，形成一个二阶立柱(和沟槽)。增加一个垫片和刻蚀工艺，可以形成三种不同宽度的立柱。垫片可以由氧化物、氮化物或二者的组合(或等价材料)制成。
图9A表示封闭式晶胞结构的俯视图，封闭式晶胞结构在有源区490中含有多个纳米管单位晶胞401，基本设置在半导体衬底的中间部分。每个纳米管单位晶胞401都包括N和P型立柱415-N和415-P的同心交替环，被N-型立柱410包围，中心处具有缝隙填充物420。单位晶胞401的剖面结构与图4所示的单位晶胞301类似。衬底带有多个纳米管填充在多个沟槽中，沟槽在衬底/外延层中打开，如图2至8所示。虽然，单位晶胞可以在半导体晶片中具有各种形状和方向，但是同一个半导体晶片中的每个单位晶胞的纳米管部分的总宽度“w”应保持相等。如果掺杂浓度很低，将不会对电荷平衡产生很大的影响，因此立柱区410的宽度可以更加灵活。半导体功率器件还包括一个端接区499(不按比例)，端接区499在晶片边缘491外部处围绕有源区490周围形成一个环，并且具有多个纳米管立柱承载高压应用，如图4至6C所示。虽然该图没有按比例，但是只给出了各种结构有关部分的大体概念。图9A中也没有表示出端接区的具体结构，但是与图4-6C所示的端接区399、399’、399”、399”’、399””类似。
图9B-1表示半导体器件端接区499的第一端接环498的俯视图。端接环的基本结构与单位晶胞401类似。端接环498可以看作是包围着有源区490。剩余的端接环498在图9B-1的边界之外。图9B表示有源区中单位晶胞401的一种可选的交错式矩形形状。图9C表示单位晶胞401的一种可选的六角形形状。
尽管本发明依据现有的较佳实施例进行了详细说明，但应明确本说明并不用于局限。例如，虽然上述说明是指n-通道器件，但是通过转换掺杂区的导电类型，就可将本发明用于p-通道器件。例如，衬底和纳米管合并区可以是P-型，而不是N-型。阅读上述说明后，本发明的各种可选和修正方案对于本领域的技术人员无疑将显而易见。因此，应由所附的权利要求书及其全部等效内容决定本发明的真实意图及范围。

Claims (22)

1.一种设置在半导体晶片上的端接结构，其特征在于，所述端接结构包围着半导体功率器件的有源器件区，包括：
多个形成在第一导电类型的轻掺杂外延层中的端接组，在第二导电类型的重掺杂半导体衬底上方，其中每个端接组都包括一个形成在第一导电类型的轻掺杂外延层中的沟槽，其中沟槽侧壁被多个交替导电类型的外延层覆盖，多个外延层设置在沟槽对边，并相对于设置在两个最深处导电类型的最里面的外延层之间的中间缝隙填充层基本对称。
2.根据权利要求1所述的端接结构，其特征在于，还包括多个形成在氧化物绝缘层上的场板，氧化物绝缘层在多个端接组上方，其中每个场板都电连接到形成在每个端接组顶部相应的重掺杂区。
3.根据权利要求2所述的端接结构，其特征在于，还包括一个边缘结构，其中边缘结构包括第二导电类型的重掺杂半导体衬底，承载第一导电类型的轻掺杂外延层；一个或多个第一导电类型的重掺杂边缘区，形成在第一导电类型的轻掺杂外延层顶部；以及一个或多个边缘场板，形成在轻掺杂外延层上方的第二氧化物绝缘层上，其中一个或多个边缘场板分别电连接到一个或多个第一导电类型的重掺杂边缘区。
4.根据权利要求1所述的端接结构，其特征在于，其中第一导电类型为P-型，第二导电类型为N-型，最深处导电类型为P-型。
5.根据权利要求1所述的端接结构，其特征在于，其中沿每个沟槽侧壁的两个最外面的外延层都是第一导电类型。
6.根据权利要求1所述的端接结构，其特征在于，交替导电类型的多个外延层的掺杂浓度大于第一导电类型的轻掺杂外延层的掺杂浓度。
7.根据权利要求1所述的端接结构，其特征在于，还包括一个第一导电类型的外延层区，设置在端接组和有源器件区之间，其中设置在端接组和有源器件区之间的外延层区域的宽度远大于每个端接组的宽度。
8.根据权利要求7所述的端接结构，其特征在于，还包括一个设置在外延层区域上方的场板，设置在端接组和有源器件区之间。
9.根据权利要求1所述的端接结构，其特征在于，其中端接组延伸到半导体晶片的边缘。
10.一种半导体功率器件，其特征在于，包括：
多个有源器件，包括：
一个第一导电类型的轻掺杂外延层，在第二导电类型的重掺杂半导体衬底上方；
多个形成在轻掺杂外延层中的有源沟槽；其中每个有源沟槽都被多个设置在对边的交替导电类型的第一外延层覆盖，并且对边上的第一外延层相对于设置在两个第一最深处导电类型的第一最里面的外延层之间的第一中心缝隙填充层基本对称；
一个包围着多个有源器件的端接结构，该端接结构包括：
多个形成在第一导电类型的轻掺杂外延层中的端接组，在第二导电类型的重掺杂半导体衬底上方，其中每个端接组都包括一个形成在第一导电类型的轻掺杂外延层中的端接沟槽，并且其中端接沟槽的侧壁都被多个设置在对边的交替导电类型的第二外延层覆盖，并且对边上的第二外延层相对于设置在两个第二最深处导电类型的第二最里面的外延层之间的第二中心缝隙填充层基本对称。
11.根据权利要求10所述的器件，其特征在于，还包括：多个形成在氧化物绝缘层上的场板，氧化物绝缘层在多个端接组上方，其中每个场板都电连接到形成在每个端接组顶部的第一导电类型相应的重掺杂区。
12.根据权利要求11所述的器件，其特征在于，还包括：其中端接结构还包括一个边缘结构，其中边缘结构包括第二导电类型的重掺杂半导体衬底，承载第一导电类型的轻掺杂外延层；一个或多个第一导电类型的重掺杂边缘区，形成在第一导电类型的轻掺杂外延层顶部；以及一个或多个边缘场板，形成在轻掺杂外延层上方的第二氧化物绝缘层上，其中一个或多个边缘场板都分别电连接到一个或多个第一导电类型的重掺杂边缘区。
13.根据权利要求10所述的器件，其特征在于，其中第一导电类型为P-型，第二导电类型为N-型。
14.根据权利要求10所述的器件，其特征在于，其中沿每个沟槽侧壁的两个最外面的外延层为第一导电类型。
15.根据权利要求10所述的器件，其特征在于，多个交替导电类型的第二外延层的掺杂浓度大于第一导电类型的轻掺杂外延层的掺杂浓度。
16.根据权利要求10所述的器件，其特征在于，其中多个有源器件和多个端接组是在同一个步骤中同时制成的。
17.根据权利要求10所述的器件，其特征在于，还包括一个第一导电类型的外延层区域，设置在有源器件的端接组之间，其中设置在端接组和有源器件区之间的外延层的区域宽度远大于每个端接组的宽度。
18.根据权利要求17所述的器件，其特征在于，其中第一导电类型为P-型，第二导电类型为N-型。
19.根据权利要求18所述的器件，其特征在于，其中还包括一个设置在外延层区域上方的场板，设置在端接组和有源器件之间。
20.一种位于半导体晶片上的半导体功率器件的端接结构的制备方法，其特征在于，包括以下步骤：
制备一个第一导电类型的轻掺杂外延层，在第二导电类型的重掺杂半导体衬底上方；
沿第一导电类型的轻掺杂外延层中的半导体晶片的边缘，制备多个深沟槽；
用多个交替导电类型的外延层填充深沟槽，以制备多个端接组，其中每个深沟槽的侧壁都用沉积在对边上的交替导电类型的外延层覆盖，并且对边上的外延层相对于最深处导电类型的两个最里面外延层之间的中心缝隙填充层基本对称。
21.根据权利要求20所述的方法，其特征在于，还包括：在半导体晶片的中心部分，制备多个有源器件区，其中在多个深沟槽和有源器件区之间的第一导电类型外延层的区域宽度远大于深沟槽的宽度。
22.根据权利要求20所述的方法，其特征在于，其中深沟槽穿过外延层，延伸到半导体衬底层的顶部。
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