CN113745116B - 超级结器件及其制造方法 - Google Patents
超级结器件及其制造方法 Download PDFInfo
- Publication number
- CN113745116B CN113745116B CN202110587413.4A CN202110587413A CN113745116B CN 113745116 B CN113745116 B CN 113745116B CN 202110587413 A CN202110587413 A CN 202110587413A CN 113745116 B CN113745116 B CN 113745116B
- Authority
- CN
- China
- Prior art keywords
- conductivity type
- trench
- gate
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title description 34
- 238000000034 method Methods 0.000 claims abstract description 464
- 230000008569 process Effects 0.000 claims description 413
- 210000000746 body region Anatomy 0.000 claims description 72
- 238000005530 etching Methods 0.000 claims description 58
- 239000004065 semiconductor Substances 0.000 claims description 53
- 238000000605 extraction Methods 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 16
- 230000007423 decrease Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 441
- 238000000206 photolithography Methods 0.000 description 90
- 230000015572 biosynthetic process Effects 0.000 description 86
- 230000003647 oxidation Effects 0.000 description 45
- 238000007254 oxidation reaction Methods 0.000 description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 42
- 229920005591 polysilicon Polymers 0.000 description 42
- 239000011229 interlayer Substances 0.000 description 41
- 239000000758 substrate Substances 0.000 description 40
- 238000001259 photo etching Methods 0.000 description 24
- 239000005380 borophosphosilicate glass Substances 0.000 description 20
- 230000009194 climbing Effects 0.000 description 18
- 230000006872 improvement Effects 0.000 description 18
- 238000001459 lithography Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 239000012535 impurity Substances 0.000 description 15
- 238000002513 implantation Methods 0.000 description 13
- 230000002411 adverse Effects 0.000 description 11
- 238000007517 polishing process Methods 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005280 amorphization Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本公开的实施例涉及超级结器件及其制造方法。该超级结器件包括多个第一导电类型柱和多个第二导电类型柱,多个第一导电类型柱和多个第二导电类型柱交替布置。多个第一导电类型柱中的第一导电类型柱与多个第二导电类型柱中的相邻第二导电类型柱之间的界面为平面。多个第一导电类型柱中的第一导电类型柱与多个第二导电类型柱中的相邻第二导电类型柱之间的PN结为陡结。
Description
技术领域
本公开的实施例涉及半导体制造领域,并且更具体地涉及超级结器件及其制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成,采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法,一种是通过多次外延以及离子注入的方法获得,另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法是通过沟槽工艺制作超级结器件,需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽,然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。
随着超级结的步进(Pitch)的不断缩小,P型柱和N型柱的P型和N型掺杂在热过程中互相扩散形成的反向掺杂(counter dope)造成的问题越来越严重,严重地影响了器件性能。
发明内容
本公开的实施例提供了超级结器件及其制造方法。
在第一方面,提供了一种超级结器件。所述超级结器件包括:多个第一导电类型柱和多个第二导电类型柱,所述多个第一导电类型柱和所述多个第二导电类型柱交替布置,其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的界面为平面,并且其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结为陡结。
本公开的实施例可以降低超级结的P型柱和N型柱之间的互扩散,提高超级结器件性能。
在一些实施例中,所述多个第一导电类型柱或所述多个第二导电类型柱布置在深沟槽中。
在一些实施例中,所述超级结器件还包括:沟槽栅极结构,形成在所述多个第一导电类型柱或所述多个第二导电类型柱中。
在一些实施例中,所述超级结器件还包括:沟槽栅极结构,形成在所述多个第一导电类型柱或所述多个第二导电类型柱中,所述沟槽栅极结构包括栅极沟槽,所述栅极沟槽的深度小于所述深沟槽结构的深度。
在第二方面,提供了一种超级结器件。所述超级结器件包括:多个第一导电类型柱和多个第二导电类型柱,所述多个第一导电类型柱和所述多个第二导电类型柱在一方向上交替布置,其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的界面为平面,并且其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.4微米,其中,所述PN结的宽度由在所述方向上所述第一导电类型柱中的掺杂浓度降低到所述第一导电类型柱的中心处的掺杂浓度的一半的位置与所述第二导电类型柱中的掺杂浓度降低到所述第一导电类型柱的中心处的掺杂浓度的一半的位置之间的距离来定义。
在一些实施例中,所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.2微米。
在一些实施例中,所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.1微米。
在一些实施例中,所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.05微米。
在一些实施例中,所述多个第一导电类型柱或所述多个第二导电类型柱布置在深沟槽中。
在一些实施例中,所述超级结器件还包括:沟槽栅极结构,形成在所述多个第一导电类型柱或所述多个第二导电类型柱中,所述沟槽栅极结构包括栅极沟槽,所述栅极沟槽的深度小于所述深沟槽结构的深度。
在第三方面,提供了一种用于制造超级结器件的方法。所述方法包括:在具有第一导电类型的半导体层中形成沟槽栅极结构;在形成所述沟槽栅极结构之后,在所述半导体层中形成超级结沟槽;以及在所述超级结沟槽中填充第二导电类型的半导体材料,以形成第二导电类型柱,其中所述第二导电类型柱之间的所述半导体层形成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替布置,以形成超级结。
在一些实施例中,在所述沟槽栅极结构的引出位置处,所述沟槽栅极结构中的栅极沟槽的宽度足以形成接触孔。
在一些实施例中,形成所述沟槽栅极结构包括:在所述半导体层上定义栅极沟槽的区域;在定义所述栅极沟槽的区域中形成所述栅极沟槽;在所述栅极沟槽的侧面形成栅氧化层,在所述栅极沟槽的底部表面形成底部氧化层;填充所述栅极沟槽,以形成所述栅极沟槽结构;以及对所述栅极沟槽结构进行平坦化。
在一些实施例中,形成所述超级结沟槽包括:所述半导体层上定义所述超级结沟槽的区域;以及在所述超级结沟槽的区域中形成所述超级结沟槽。
在一些实施例中,所述方法还包括对所述半导体层和所述半导体材料进行平坦化。
在一些实施例中,所述方法还包括,在定义所述栅极沟槽的区域之前,在所述半导体层上形成第一硬质掩膜层,其中定义所述栅极沟槽的区域包括刻蚀所述第一硬质掩膜层;其中形成所述栅极沟槽包括刻蚀所述半导体层,以形成所述栅极沟槽;其中所述平坦化停止在所述第一硬质掩膜层上,所述方法还包括在所述平坦化之后,去除所述第一硬质掩膜层。
在一些实施例中,所述方法还包括:在形成所述栅氧化层之前,对所述栅极沟槽进行圆化。
在一些实施例中,所述方法还包括:在形成所述超级结沟槽之前,通过离子注入和退火推进工艺形成所述沟槽栅极结构中的体区。
在一些实施例中,所述方法还包括:在形成所述超级结沟槽之前,通过离子注入和退火推进工艺形成所述沟槽栅极结构中的源区。
为解决上述技术问题,本公开提供的超级结器件的制造方法采用全平(All flat)工艺实现,使栅极结构的形成工艺位于超级结的形成工艺之前,包括如下步骤:
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层,进行光刻工艺定义出栅极沟槽的形成区域。
对所述第一外延层进行刻蚀形成所述栅极沟槽,在所述栅极结构的引出位置处的所述栅极沟槽的宽度满足形成接触孔的要求。
步骤二、进行所述超级结的形成工艺,包括:
在形成有所述沟槽栅的所述第一外延层的平坦表面进行光刻工艺定义出超级结沟槽的形成区域。
对所述第一外延层进行刻蚀形成超级结沟槽。
在所述超级结沟槽中填充第二导电类型的第二外延层,由填充于所述超级结沟槽中的第二外延层组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进行第二次平坦化使形成有所述超级结的所述第一外延层的表面为平坦表面。
进一步的改进是,步骤一中,进行定义所述栅极沟槽的光刻工艺之前还包括在所述第一外延层表面形成第一硬质掩膜层的步骤,之后,先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层形成所述栅极沟槽。
所述第一次平坦化停止在所述第一硬质掩膜层上之后去除所述第一硬质掩膜层。
进一步的改进是,步骤一中,在所述栅极沟槽刻蚀完成之后以及所述栅氧化层形成之前还包括对所述栅极沟槽进行圆化的步骤,所述圆化包括:
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
进一步的改进是,所述栅氧化层采用热氧化工艺形成在所述栅极沟槽侧面。
进一步的改进是,所述底部氧化层和所述栅氧化层采用相同工艺同时形成。
或者,所述底部氧化层的厚度大于所述栅氧化层的厚度,所述底部氧化层和所述栅氧化层分开形成。
进一步的改进是,还包括步骤:采用离子注入和退火推进工艺形成体区,所述体区的形成区域通过光刻定义。
进一步的改进是,所述体区的形成工艺设置在步骤二之前。
进一步的改进是,所述体区的形成工艺设置在步骤一之前,在形成所述体区之前还包括采用第零层光罩进行光刻并形成第零层对准标记的步骤。
进一步的改进是,所述体区的形成工艺设置在步骤一之后。
进一步的改进是,还包括步骤:采用离子注入和退火推进工艺形成源区,所述源区的形成区域通过光刻定义,在所述器件单元区中,所述源区和对应的所述栅极结构的侧面自对准。
进一步的改进是,所述源区的形成工艺设置在步骤一之后以及步骤二之前;或者,所述源区的形成工艺设置在步骤二之后。
进一步的改进是,在步骤二完成后,还包括步骤:
形成场氧、层间膜、接触孔,所述接触孔的形成区域通过光刻定义。所述栅极结构的引出位置处形成有对应的所述接触孔。
之后形成正面金属层,采用光刻定义加刻蚀工艺对所述正面金属层进行图形化。图形化后的所述正面金属层所形成的电极包括栅电极结构,所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触。
形成接触衬垫,所述接触衬垫的形成区域通过光刻定义。
完成所述超级结器件的背面工艺。
进一步的改进是,所述场氧具有无爬坡的平坦结构,所述层间膜覆盖在平坦的所述场氧表面上。
所述层间膜采用USG氧化工艺或TEOS氧化工艺形成。
进一步的改进是,步骤二中,所述超级结的形成工艺中采用了第二硬质掩膜层,所述第二硬质掩膜层由第二底部氧化层、中间氮化层和顶部氧化层叠加而成,采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤:
形成所述第二硬质掩膜层。
采用光刻工艺定义出所述超级结沟槽的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层进行刻蚀形成所述超级结沟槽。
去除所述第二硬质掩膜的顶部氧化层,采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
去除所述第二硬质掩膜的中间氮化层。
在所述超级结沟槽中进行外延填充形成所述第二外延层。
对所述第二外延层进行化学机械研磨工艺实现所述第二次平坦化,使所述第二外延层仅填充在所述超级结沟槽中。
将所述第二硬质掩膜层的第二底部氧化层全部去除或仅去除部分厚度。
进一步的改进是,所述第一外延层形成于半导体衬底上,所述超级结器件的背面工艺包括:
对所述半导体衬底进行背面减薄。
直接以减薄后的所述半导体衬底作为所述漏区,或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
进一步的改进是,所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
根据本公开的实施例,可以采用全平工艺实现,使栅极结构的形成工艺能位于超级结的形成工艺之前。在实现全平工艺时,本公开的实施例对栅极结构的引出做了特别设置,取消了用于栅极引出中的爬坡结构,而是直接通过在栅极结构的引出位置处形成接触孔连接到由正面金属层组成的栅电极结构。由于无爬坡结构,使得本公开的栅极结构能形成平坦化的表面。栅极结构形成后的平坦化表面使得能够在栅极结构形成之后形成超级结。超级结在栅极结构的形成工艺之后形成可以降低超级结的杂质互相扩散。例如,本公开的实施例通过将超级结器件的栅极结构的引出设置为通过沟槽栅顶部的接触孔引出,所以本公开的实施例可以很好地实现平坦化。在栅极结构形成后能实现平坦化的特点,使得本公开的沟槽栅工艺能很方便的设置在超级结的形成工艺之前,而在超级结形成之后也能很方便实现平坦化,最后能实现全平工艺,能大大降低器件的工艺难度。沟槽栅工艺设置在超级结的形成工艺之前则能带来很多意想不到的技术效果,技术效果包括:
首先、能消除栅极结构的形成工艺的热过程对超级结的影响,栅极结构的形成工艺中的热过程主要包括牺牲氧化层的形成工艺以及栅氧化层的形成工艺,栅极结构的热过程比较大,能大大减小对超级结的PN杂质的互相扩散的影响,从而能很好的解决本公开的技术问题,最后提高器件的性能。
其次、由于栅极结构的形成工艺位于超级结的形成工艺之前,故在形成栅极结构中不需要再考虑热过程对超级结的不利影响,使得栅极结构的形成工艺的热过程的使用不受限制,这样能得到较好质量的栅极结构,例如,采用牺牲氧化层工艺对沟槽栅的栅极沟槽进行圆化时,形成牺牲氧化层的温度能根据本身的需要任意设置。
再次、现有技术中会采用两次体区注入和推进而其中一次体区的注入和推进设置在栅极结构形成之后,这样后一次的体区的推进的热过程依然会对超级结的产生不利影响,但是,本公开通过将栅极结构的形成工艺放置在超级结的形成工艺之前,体区的注入和推进工艺会都在超级结的形成工艺之前,故本公开还能防止体区的推进的热过程对超级结的不利影响,进一步提高器件的性能。
再次、本公开由于将栅极结构的形成工艺放置在超级结的形成工艺之前,故在形成栅极结构时器件单元区的表面本来就是暴露出来的,不需要采用场氧的形成和刻蚀工艺来将器件单元区暴露出来,故本公开能节省一次场氧的光刻定义工艺即能节省一层和场氧刻蚀相关的光罩。
而由于不再需要将器件单元区顶部的场氧去除,故在器件单元区和终端区的边缘处不再具有场氧的爬坡结构,整个场氧的表面会呈平坦的结构,这样层间膜形成在场氧上之后也为平坦的结构,故不需要采用BPSG回流工艺来对层间膜进行平坦化,所以本公开能进一步减少BPSG回流工艺的热过程对超级结的不利影响,从而能进一步提升器件的性能。
另外,本公开中,由于栅极结构在超级结的形成工艺之前形成,故源区的形成工艺包括注入和退火推进工艺也都能设置在超级结的形成工艺之前,所以本公开能进一步减少源区的推进工艺的热过程对超级结的不利影响,从而能进一步提升器件的性能。
本公开通过对栅极结构的工艺顺序的设置除了能取得和减少超级结的热过程相关的有益效果外,本公开还能节约光罩,现具体说明如下:
首先、能节约上面描述的场氧的光刻定义工艺的光罩。
其次、当在晶圆上先形成栅极结构,之后再形成体区时,体区的光刻中能直接采用栅极结构进行对准,不需要再采用第零层对准标记,故本公开能节省第零层光罩。
再次、本公开中,能直接在栅极结构的引出位置的顶部形成接触孔来引出栅极结构,不需要再将栅极结构的多晶硅栅通过爬坡延伸到场氧的顶部,之后再在场氧顶部的多晶硅上形成接触孔来引出栅极结构,故不需要采用光刻工艺来对爬到场氧顶部的多晶硅进行光刻定义,故本公开还能节省一块多晶硅的光刻定义的光罩。
由于可知,本公开能节约多层光罩如最多能节约3层光罩,能大大降低工艺成本。
附图说明
下面结合附图和具体实施方式对本公开作进一步详细的说明:
图1A是现有超级结的互扩散的结构示意图;
图1B是现有超级结器件的制造方法的流程图;
图2A是根据本公开的一些实施例的超级结器件的示意图;
图2B是根据本公开的一些实施例的超级结器件的掺杂分布的仿真图;
图2C是根据本公开的一些实施例的超级结器件的掺杂分布的仿真图;
图3是本公开第一较佳实施例超级结器件的制造方法的流程图;
图4A-图4N是本公开第一较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图;
图5是本公开第二较佳实施例超级结器件的制造方法的流程图;
图6是本公开第三较佳实施例超级结器件的制造方法的流程图;
图7是本公开第四较佳实施例超级结器件的制造方法的流程图。
具体实施方式
如图1A所示,是现有超级结的互扩散的结构示意图;超级结主要包括:
形成于N型半导体衬底如硅衬底101表面上的N型外延层102,在N型外延层102中形成有超级结沟槽103,本公开将超级结对应的沟槽称为超级结沟槽,在超级结沟槽103中填充有P型外延层并由填充在超级结沟槽103中的P型外延层组成P型柱104,由P型柱104之间的N型外延层102组成N型柱,由P型柱104和N型柱交替排列形成超级结。通常,超级结的P型柱104和N型柱的杂质在热过程中会互相扩散,例如,P型柱104中的P型杂质会扩散到N型柱中,图1A中标记105对应的区域为P型柱104中的P型杂质扩散到N型柱中的区域。P型杂质扩散到N型柱中之后会使N型柱的N型掺杂浓度即N型净掺杂浓度减小或者N型柱的宽度会变小,在N型超级结器件中,N型柱在导通过程中通常是作为漂移区的组成部分,N型柱的掺杂浓度降低以及宽度变窄之后,器件的导通电阻会降低。
随着超级结的步进减小,超级结中由于热过程产生的P型和N型杂质互相扩散所影响的宽度范围如图1A中的区域105的宽度占步进总宽度的比值增加,步进的总宽度为超级结沟槽103的宽度和间距的和,故会严重影响器件的性能。
如图1B所示,是现有超级结器件的制造方法的流程图;图1B中采用光刻工艺步骤来说明超级结器件的制造方法流程,每一层光刻工艺中会采用到一层光罩(Mask)并进行光刻。现有超级结器件的制造方法包括步骤:
第一层光刻工艺,形成第零层对准标记。第零层对准标记形成划线道上,后续的形成体区对应的第二层光刻工艺中需要采用第零层对准标记进行对准。第零层对准标记通过第零层光罩(ZM)定义,本公开也采用Mask1表示第零层光罩。
第二层光刻工艺,体区注入和推进。体区注入的取样需要采用Mask2定义。
第三层光刻工艺,超级结沟槽刻蚀和填充。超级结构沟槽的形成区域需要采用Mask3定义。
第四层光刻工艺,场氧的沉积和刻蚀。场氧的刻蚀区域需要采用Mask4定义。场氧通常形成在终端区的表面上,终端区环绕在器件单元区即电流流动区也即有源区的周侧。故在形成器件单元区的结构之前需要将器件单元区的场氧去除。
第五层光刻工艺,栅极沟槽的刻蚀和形成栅氧化层和多晶硅栅。本公开中将沟槽栅对应的沟槽称为栅极沟槽,栅极沟槽需要采用Mask5定义。
第六层光刻工艺,多晶硅光刻和刻蚀,体区注入和推进。这里采用Mask6进行多晶硅的刻蚀区域的定义,多晶硅光刻和刻蚀之后,能形成沟槽栅的多晶硅栅的引出结构。多晶硅栅的引出结构通常位于终端区中,故引出结构的多晶硅需要爬过场氧和有源区之间的坡度。
这里的体区注入不需要再进行光刻定义。
第七层光刻工艺,源区的注入和推进。源区的注入区域采用Mask7定义。
第八层光刻工艺,层间膜沉积和接触孔(CT)刻蚀,体区引出区注入和推进。接触孔的刻蚀区域采用Mask8定义。
第九层光刻工艺,正面金属层的沉积和刻蚀。正面金属层的刻蚀区域采用Mask9定义。
第十层光刻工艺,接触衬垫(Contact PAD,CP)的沉积和刻蚀;接触衬垫的刻蚀区域采用Mask10定义。
由上可知,现有方法中,需要采用10次光刻工艺,在超级结形成之后,后续还包括很多热过程,故现有方法形成的超级结容易受到热过程的影响并会产生较大的互相扩散,从而会降低器件的性能。
图2A是根据本公开的一些实施例的超级结器件的示意图。如图2A所示,在N型半导体衬底151的表面上具有N型外延层152,在N型外延层152中形成有超级结沟槽153。如图2A所示,超级结沟槽153可以是深沟槽。深沟槽的深度可以取决于超级结器件的击穿电压,击穿电压越大,深沟槽的深度越深。例如,对于600V击穿电压的超级结沟槽栅MOSFET,深沟槽的深度可以是约40微米。例如,对于900V击穿电压的超级结沟槽栅MOSFET,深沟槽的深度可以是约60微米。在超级结沟槽153中填充有P型外延层并由填充在超级结沟槽153中的P型外延层组成P型柱154,由P型柱154之间的N型外延层152组成N型柱,由P型柱154和N型柱交替排列形成超级结。例如,如图2A所示,标记155可以表示P型柱154中的P型杂质扩散到N型柱中的区域。P型杂质扩散到N型柱中之后会使N型柱的N型掺杂浓度即N型净掺杂浓度减小或者N型柱的宽度会变小,在N型超级结器件中,N型柱在导通过程中通常是作为漂移区的组成部分,N型柱的掺杂浓度降低以及宽度变窄之后,器件的导通电阻会降低。
根据本公开的实施例,通过降低N型杂质与P型杂质之间的互相扩散,可以将N型柱与P型柱之间的PN结实现为陡结。例如,如图2A所示的扩散区域155显著小于如图1A所示的扩散区域105。根据本公开的实施例,不仅可以降低P型杂质扩散到N型柱的扩散区域的大小,也可以降低N型杂质扩散到P型柱的扩散区域的大小。
在如图2A所示的超级结器件中,P型柱154与N型柱之间的界面(即,P型柱154的侧壁)为平面。相比之下,根据多次外延的方式形成的超级结器件中,P型柱与N型柱之间的界面不是平面,而是呈现糖葫芦结构。这种结构对超级结器件的性能具有不良的影响,特别是在超级结器件的步进(pitch)不断缩小的情况下尤其如此。
图2B示出了根据本公开的一些实施例的超级结的仿真曲线,其中左侧为N型掺杂,目标掺杂浓度为磷(P):6.6e15/cm3,右侧为P型掺杂,目标掺杂浓度为硼(B):1e16/cm3。如图2B所示,曲线161表示根据常规超级结工艺的掺杂曲线,曲线162表示根据常规低温超级结工艺的掺杂曲线,曲线163表示根据本公开的实施例的超级结工艺的掺杂区域。从图2B可以看出,根据本公开的实施例,可以将超级结实现为陡结。
图2C示出了根据本公开的一些实施例的超级结的仿真曲线,其中左侧为N型掺杂,目标掺杂浓度为砷(As):6.6e15/cm3,右侧为P型掺杂,目标掺杂浓度为硼(B):1e16/cm3。如图2C所示,曲线171表示根据常规超级结工艺的掺杂曲线,曲线172表示根据常规低温超级结工艺的掺杂曲线,曲线173表示根据本公开的实施例的超级结工艺的掺杂区域。从图2C可以看出,根据本公开的实施例,可以将超级结实现为陡结。
例如,可以将P型柱和N型柱之间的PN结宽度定义为P型柱的中心处的掺杂浓度降低到一半的位置到N型柱的掺杂浓度从中心处的掺杂浓度降低到一半的位置之间的距离。如图2B和图2C所示,PN结的宽度可以小于0.4微米,甚至小于0.2微米,甚至小于0.1微米,甚至小于0.05微米。
以下将结合图3-图7介绍根据本公开的一些实施例的超级结器件的制造方法。根据这些制造方法,如图2A-图2C所示的超级结器件变得可能。例如,可以在制造超级结沟槽之前形成沟槽栅极结构,从而降低在形成沟槽栅极结构中的热过程对超级结中的掺杂元素的互相扩散的影响。
本公开实施例超级结器件的制造方法中超级结器件包括超级结,超级结器件的结构示意图请参考图4N所示,在器件单元区中超级结器件的器件正面单元结构形成于所述超级结上;所述器件正面单元结构包括栅极结构、第二导电类型的体区5、第一导电类型重掺杂的源区6、场氧8、层间膜9、接触孔10、正面金属层11;所述超级结由第一导电类型柱和第二导电类型柱交替排列而成,由一个所述第一导电类型柱和相邻的一个所述第二导电类型柱形成一个超级结单元;各所述超级结单元中第一导电类型杂质和第二导电类型杂质具有在热过程作用下互相扩散而使所述第一导电类型柱和所述第二导电类型柱的净掺杂浓度都降低的特点。本公开实施例超级结器件的制造方法采用全平工艺实现,使栅极结构的形成工艺位于超级结的形成工艺之前,包括如下步骤:
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层2,进行光刻工艺定义出栅极沟槽201的形成区域。
在所述栅极沟槽201的侧面形成栅氧化层3,在所述栅极沟槽201的底部表面形成底部氧化层。
在所述栅极沟槽201中填充所述多晶硅栅4,由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
本公开实施例方法中,所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤二、进行所述超级结的形成工艺,包括:
在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
对所述第一外延层2进行刻蚀形成超级结沟槽205。
在所述超级结沟槽205中填充第二导电类型的第二外延层7并进行平坦化,由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
本公开实施例可以采用全平工艺实现,使栅极结构的形成工艺能位于超级结的形成工艺之前。为了实现全平工艺,本公开实施例方法对栅极结构的引出做了特别设置,取消了用于栅极引出中的爬坡结构,而是直接通过在栅极结构的引出位置处形成接触孔连接到由正面金属层组成的栅电极结构。由于无爬坡结构,使得本公开的栅极结构能形成平坦化的表面,从而使超级结能在栅极结构形成之后形成,而超级结在栅极结构的形成工艺之后形成则能很好的解决本公开技术问题即降低超级结的杂质互相扩散;也即本公开实施例方法通过将超级结器件的栅极结构的引出设置为通过沟槽栅顶部的接触孔引出,所以本公开实施例方法能很好的实现平坦化;在栅极结构形成后能实现平坦话的特点,使得本公开实施例方法的沟槽栅工艺能很方便的设置在超级结的形成工艺之前,而在超级结形成之后也能很方便实现平坦化,最后能实现全平工艺,能大大降低器件的工艺难度;而沟槽栅工艺设置在超级结的形成工艺之前则能带来很多意向不到的技术效果,例如:能消除栅极结构的形成工艺的热过程对超级结的影响从而得到较好质量的超级结,能采用较高温进行栅极沟槽的圆化工艺,故能得到较好质量的栅极结构;栅极结构的形成工艺靠前,通常还能节省第零层光罩,技术效果在后续较佳实施例中还会描述。
本公开第一较佳实施例超级结器件的制造方法:
如图3所示,是本公开第一较佳实施例超级结器件的制造方法的流程图;图3中是按照光刻工艺层次进行描述的,一个光刻工艺层次中包括多个具体的工艺步骤,一个光刻工艺层次中只进行一个光罩对应的光刻工艺。如图4A至图4N所示,是本公开第一较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图;本公开第一较佳实施例超级结器件的制造方法包括步骤:
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层2,进行光刻工艺定义出栅极沟槽201的形成区域。
如图4A所示,提供具有第一导电类型的第一外延层2,所述第一外延层2形成于半导体衬底1如硅衬底的表面上;进行光刻工艺定义出栅极沟槽201的形成区域。
如图4B所示,对所述第一外延层2进行刻蚀形成所述栅极沟槽201,所述栅极结构引出位置处的所述栅极沟槽201的宽度满足形成接触孔10的要求。
如图4B所示,在所述栅极沟槽201的侧面形成栅氧化层3,在所述栅极沟槽201的底部表面形成底部氧化层。
如图4C所示,在所述栅极沟槽201中填充所述多晶硅栅4,由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
更优选择为,进行定义所述栅极沟槽201的光刻工艺之前还包括在所述第一外延层2表面形成第一硬质掩膜层的步骤,之后,先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽201。
所述第一次平坦化停止在所述第一硬质掩膜层上之后去除所述第一硬质掩膜层。
所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤一中,在所述栅极沟槽201刻蚀完成之后以及所述栅氧化层3形成之前还包括对所述栅极沟槽201进行圆化的步骤,所述圆化包括:
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
所述栅氧化层3采用热氧化工艺形成在所述栅极沟槽201侧面。
本公开第一较佳实施例中,所述底部氧化层和所述栅氧化层3采用相同的热氧化工艺同时形成,故所述底部氧化层和所述栅氧化层3为厚度相同的同一氧化层,都采用标记3标出。在其他实施例中也能为:所述底部氧化层的厚度大于所述栅氧化层3的厚度,所述底部氧化层和所述栅氧化层3分开形成;通常先形成厚度较大的所述底部氧化层,在采用热氧化工艺形成所述栅氧化层3;也能为先对所述栅极沟槽201的底部进行非晶化的离子注入,之后再进行热氧化同时形成所述底部氧化层和所述栅氧化层3,由于所述栅极沟槽201的底部进行了非晶化的离子注入,故所述栅极沟槽201的底部的热氧化速率加快,所述底部氧化层的厚度会大于所述栅氧化层3的厚度。所述底部氧化层的厚度变厚有利于提高所述栅极沟槽201的底部的耐压能力。
所述沟槽栅的形成工艺对应于图3中的第一层光刻工艺。
还包括步骤:如图4D所示,采用离子注入和退火推进工艺形成体区5,所述体区5的形成区域通过光刻定义。所述体区5的形成步骤对应于图3中的第二层光刻工艺。和图1B所示的现有工艺相比,由于本公开第一较佳实施例中在所述体区5的形成工艺之前进行了所述栅极结构的形成工艺,故不需要再进行图1B所示的第零层对准标记的形成工艺,这样能节省一层光罩及对应的光刻工艺。
还包括步骤:如图4E所示,采用离子注入和退火推进工艺形成源区6,所述源区6的形成区域通过光刻定义,在所述器件单元区中,所述源区6和对应的所述栅极结构的侧面自对准。在所述终端区中不会形成所述源区6,故所述源区6需要采用一层光罩进行定义,所述源区6的形成工艺对应于图3中的第三层光刻工艺。
步骤二、进行所述超级结的形成工艺,包括:
如图4F所示,在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
如图4F所示,对所述第一外延层2进行刻蚀形成超级结沟槽205。
如图4G所示,在所述超级结沟槽205中填充第二导电类型的第二外延层7;由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
如图4H所示,进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
更优选择为,所述超级结的形成工艺中采用了第二硬质掩膜层,采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤:
如图4F所示,形成所述第二硬质掩膜层,所述第二硬质掩膜层由第二底部氧化层202、中间氮化层203和顶部氧化层204叠加而成。
采用光刻工艺定义出所述超级结沟槽205的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层2进行刻蚀形成所述超级结沟槽205。
如图4G所示,去除所述第二硬质掩膜的顶部氧化层204,采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
如图4G所示,去除所述第二硬质掩膜的中间氮化层203。
如图4G所示,在所述超级结沟槽205中进行外延填充形成所述第二外延层7。
如图4H所示,对所述第二外延层7进行化学机械研磨工艺实现所述第二次平坦化,使所述第二外延层7仅填充在所述超级结沟槽205中。
将所述第二硬质掩膜层的第二底部氧化层202全部去除或仅去除部分厚度。
步骤二对应于图3中的第四层光刻工艺。
在步骤二完成后,还包括步骤:
如图4I所示,形成场氧8。本公开第一较佳实施例中,所述场氧8形成后不需要对所述场氧8进行刻蚀将所述器件单元区打开,故所述场氧8的形成工艺中能节省一块光罩,图3中,将所述场氧8的形成工艺依然归类于图3中的所述第四层光刻工艺。另外,所述场氧8没有经过光刻工艺加刻蚀工艺的图形化,故所述场氧8具有无爬坡的平坦结构。
如图4J所示,形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上,由于所述场氧8具有无爬坡的平坦结构,故所述层间膜9形成工艺中取消所述层间膜9平坦化所需的BPSG回流工艺,取消BPSG回流工艺能节约热过程。由于不在需要采用BPSG回流工艺,故所述层间膜9也就不需要再采用BPSG氧化工艺形成,本公开第一较佳实施例中,所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。图3中,将所述层间膜9的形成工艺依然归类于图3中的所述第四层光刻工艺。
接触孔10,所述接触孔10的形成区域通过光刻定义。所述接触孔10的形成工艺包括如下分步骤:
如图4J所示,采用光刻工艺定义所述接触孔10的形成区域,之后依次对所述层间膜9和所述场氧8进行刻蚀形成所述接触孔10的开口206。
图4J中,所述器件单元区中,所述开口206仅位于对应的所述源区6和所述体区5的顶部。在所述器件单元区外周还形成有一个宽度大于开口206的开口206a,所述开口206a的底部将对应的所述第二导电类型柱和所述体区5打开。
图4J中,在所述器件单元区的所述栅极结构的多晶硅栅4的顶部未形成所述接触孔10的开口206。如图4K所示,图4K显示了所述栅极结构的引出位置区域,可以看出,所述栅极结构的引出位置的栅极沟槽201的宽度满足形成接触孔10的要求,故在图4K中,在所述栅极结构的引出位置的多晶硅栅4顶部形成有接触孔10的开口206。
通常,在所述开口206和所述开口206a形成之后,还包括进行第二导电类型重掺杂离子的体区引出区注入的步骤,所述体区引出区注入在所述源区6对应的所述开口206和所述开口206a的底部形成体区引出区,以实现后续的接触孔10和所述体区5之间的欧姆接触。
之后,在所述开口206和所述开口206a中填充金属如钨形成所述接触孔10。
上述形成所述接触孔10的工艺对应于图3中的第五层光刻工艺。
如图4L所示,之后形成正面金属层11,采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化。图形化后的所述正面金属层11通常会形成和所述源区6以及所述体区5连接的源电极结构以及和所述多晶硅栅4连接的栅电极结构。所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔10和所述多晶硅栅4接触。
所述正面金属层11的形成工艺对应于图3中的第六层光刻工艺。
如图4M所示,形成接触衬垫,所述接触衬垫的形成区域通过光刻定义。所述接触衬垫通常由最顶层的所述正面金属层11组成。所述接触衬垫包括了引出所述源电极结构的源电极衬垫和引出所述栅电极结构的栅电极衬垫。所述接触衬垫的形成工艺对应于图3中的第七层光刻工艺。
步骤7、完成所述超级结器件的背面工艺。所述超级结器件的背面工艺包括:
对所述半导体衬底1进行背面减薄。
直接以减薄后的所述半导体衬底1作为所述漏区,这时要求所述半导体衬底1本身具有第一导电类型重掺杂。也能为:对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层12。本公开第一较佳实施例中,所述超级结器件的背面工艺不需要采用光刻定义,故所述超级结器件的背面工艺包括在图3中的第七层光刻工艺中。
本公开第一较佳实施例中,超级结器件为N型器件,第一导电类型为N型,第二导电类型为P型;在其他实施例中也能为:超级结器件为P型器件,第一导电类型为P型,第二导电类型为N型。
本公开第一较佳实施例中将超级结器件的栅极结构的引出也设置为通过沟槽栅结构顶部的接触孔引出,这样栅极结构能采用沟槽栅工艺形成并能很好的实现平坦化;在栅极结构形成后能实现平坦话的特点,使得本公开的沟槽栅工艺能很方便的设置在超级结的形成工艺之前,而在超级结形成之后也能很方便实现平坦化,最后能实现全平工艺,能大大降低器件的工艺难度;而沟槽栅工艺设置在超级结的形成工艺之前则能带来很多意向不到的技术效果,技术效果包括:
首先、能消除栅极结构的形成工艺的热过程对超级结的影响,栅极结构的形成工艺中的热过程主要包括牺牲氧化层的形成工艺以及栅氧化层3的形成工艺,栅极结构的热过程比较大,能大大减小对超级结的PN杂质的互相扩散的影响,从而能很好的解决本公开的技术问题,最后提高器件的性能。
其次、由于栅极结构的形成工艺位于超级结的形成工艺之前,故在形成栅极结构中不需要在考虑热过程对超级结的不利影响,使得栅极结构的形成工艺的热过程的使用不受限制,这样能得到较好质量的栅极结构,例如,采用牺牲氧化层工艺对沟槽栅的栅极沟槽201进行圆化时,形成牺牲氧化层的温度能根据本身的需要任意设置。
再次、现有技术中会采用两次体区5注入和推进而其中一次体区5的注入和推进设置在栅极结构形成之后,这样后一次的体区5的推进的热过程依然会对超级结的产生不利影响,但是,本公开第一较佳实施例通过将栅极结构的形成工艺放置在超级结的形成工艺之前,体区5的注入和推进工艺会都在超级结的形成工艺之前,故本公开第一较佳实施例还能防止体区5的推进的热过程对超级结的不利影响,进一步提高器件的性能。
再次、本公开第一较佳实施例由于将栅极结构的形成工艺放置在超级结的形成工艺之前,故在形成栅极结构时器件单元区的表面本来就是暴露出来的,不需要采用场氧8的形成和刻蚀工艺来将器件单元区暴露出来,故本公开第一较佳实施例能节省一次场氧8的光刻定义工艺即能节省一层和场氧8刻蚀相关的光罩。
而由于不再需要将器件单元区顶部的场氧8去除,故在器件单元区和终端区的边缘处不再具有场氧8的爬坡结构,整个场氧8的表面会呈平坦的结构,这样层间膜9形成在场氧8上之后也为平坦的结构,故不需要采用BPSG回流工艺来对层间膜9进行平坦化,所以本公开第一较佳实施例能进一步减少BPSG回流工艺的热过程对超级结的不利影响,从而能进一步提升器件的性能。
另外,本公开第一较佳实施例中,由于栅极结构在超级结的形成工艺之前形成,故源区6的形成工艺包括注入和退火推进工艺也都能设置在超级结的形成工艺之前,所以本公开第一较佳实施例能进一步减少源区6的推进工艺的热过程对超级结的不利影响,从而能进一步提升器件的性能。
本公开第一较佳实施例通过对栅极结构的工艺顺序的设置除了能取得和减少超级结的热过程相关的有益效果外,本公开第一较佳实施例还能节约光罩,现具体说明如下:
首先、能节约上面描述的场氧8的光刻定义工艺的光罩。
其次、当在晶圆上先形成栅极结构,之后再形成体区5时,体区5的光刻中能直接采用栅极结构进行对准,不需要再采用第零层对准标记,故本公开第一较佳实施例能节省第零层光罩。
再次、本公开第一较佳实施例中,能直接在栅极结构的引出位置的顶部形成接触孔10来引出栅极结构,不需要再将栅极结构的多晶硅栅4通过爬坡延伸到场氧8的顶部,之后再在场氧8顶部的多晶硅上形成接触孔10来引出栅极结构,故不需要采用光刻工艺来对爬到场氧8顶部的多晶硅进行光刻定义,故本公开第一较佳实施例还能节省一块多晶硅的光刻定义的光罩。
由于可知,本公开第一较佳实施例能节约多层光罩,能大大降低工艺成本。
本公开第二较佳实施例超级结器件的制造方法:
如图5所示,是本公开第二较佳实施例超级结器件的制造方法的流程图;本公开第二较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图也请参考图4A-图4N所示;本公开第二较佳实施例超级结器件的制造方法包括步骤:
如图4A所示,提供具有第一导电类型的第一外延层2。
所述第一外延层2形成于半导体衬底1上。通常,所述半导体衬底1为硅衬底。
采用第零层光罩进行光刻并形成第零层对准标记。形成第零层对准标记的工艺对应于图5中的第一层光刻工艺。
如图4D所示,进行所述体区5的形成工艺,所述体区5的形成区域通过光刻定义,采用离子注入和退火推进工艺形成所述体区5。所述体区5的形成工艺对应于图5中的第二层光刻工艺。
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层2,进行光刻工艺定义出栅极沟槽201的形成区域。
如图4A所示,提供具有第一导电类型的第一外延层2,所述第一外延层2形成于半导体衬底1如硅衬底的表面上;进行光刻工艺定义出栅极沟槽201的形成区域。
如图4B所示,对所述第一外延层2进行刻蚀形成所述栅极沟槽201,所述栅极结构引出位置处的所述栅极沟槽201的宽度满足形成接触孔10的要求。
如图4B所示,在所述栅极沟槽201的侧面形成栅氧化层3,在所述栅极沟槽201的底部表面形成底部氧化层。
如图4C所示,在所述栅极沟槽201中填充所述多晶硅栅4,由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
更优选择为,进行定义所述栅极沟槽201的光刻工艺之前还包括在所述第一外延层2表面形成第一硬质掩膜层的步骤,之后,先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽201。
所述第一次平坦化停止在所述第一硬质掩膜层上之后去除所述第一硬质掩膜层。
所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤一中,在所述栅极沟槽201刻蚀完成之后以及所述栅氧化层3形成之前还包括对所述栅极沟槽201进行圆化的步骤,所述圆化包括:
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
所述栅氧化层3采用热氧化工艺形成在所述栅极沟槽201侧面。
本公开第一较佳实施例中,所述底部氧化层和所述栅氧化层3采用相同的热氧化工艺同时形成,故所述底部氧化层和所述栅氧化层3为厚度相同的同一氧化层,都采用标记3标出。在其他实施例中也能为:所述底部氧化层的厚度大于所述栅氧化层3的厚度,所述底部氧化层和所述栅氧化层3分开形成;通常先形成厚度较大的所述底部氧化层,在采用热氧化工艺形成所述栅氧化层3;也能为先对所述栅极沟槽201的底部进行非晶化的离子注入,之后再进行热氧化同时形成所述底部氧化层和所述栅氧化层3,由于所述栅极沟槽201的底部进行了非晶化的离子注入,故所述栅极沟槽201的底部的热氧化速率加快,所述底部氧化层的厚度会大于所述栅氧化层3的厚度。所述底部氧化层的厚度变厚有利于提高所述栅极沟槽201的底部的耐压能力。
所述沟槽栅的形成工艺对应于图5中的第三层光刻工艺。
还包括步骤:如图4E所示,采用离子注入和退火推进工艺形成源区6,所述源区6的形成区域通过光刻定义,在所述器件单元区中,所述源区6和对应的所述栅极结构的侧面自对准。在所述终端区中不会形成所述源区6,故所述源区6需要采用一层光罩进行定义,所述源区6的形成工艺对应于图5中的第四层光刻工艺。
步骤二、进行所述超级结的形成工艺,包括:
如图4F所示,在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
如图4F所示,对所述第一外延层2进行刻蚀形成超级结沟槽205。
如图4G所示,在所述超级结沟槽205中填充第二导电类型的第二外延层7;由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
如图4H所示,进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
更优选择为,所述超级结的形成工艺中采用了第二硬质掩膜层,采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤:
如图4F所示,形成所述第二硬质掩膜层,所述第二硬质掩膜层由第二底部氧化层202、中间氮化层203和顶部氧化层204叠加而成。
采用光刻工艺定义出所述超级结沟槽205的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层2进行刻蚀形成所述超级结沟槽205。
如图4G所示,去除所述第二硬质掩膜的顶部氧化层204,采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
如图4G所示,去除所述第二硬质掩膜的中间氮化层203。
如图4G所示,在所述超级结沟槽205中进行外延填充形成所述第二外延层7。
如图4H所示,对所述第二外延层7进行化学机械研磨工艺实现所述第二次平坦化,使所述第二外延层7仅填充在所述超级结沟槽205中。
将所述第二硬质掩膜层的第二底部氧化层202全部去除或仅去除部分厚度。
步骤二对应于图5中的第五层光刻工艺。
在步骤二完成后,还包括步骤:
如图4I所示,形成场氧8。本公开第一较佳实施例中,所述场氧8形成后不需要对所述场氧8进行刻蚀将所述器件单元区打开,故所述场氧8的形成工艺中能节省一块光罩,图5中,将所述场氧8的形成工艺依然归类于图5中的第五层光刻工艺。另外,所述场氧8没有经过光刻工艺加刻蚀工艺的图形化,故所述场氧8具有无爬坡的平坦结构。
如图4J所示,形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上,由于所述场氧8具有无爬坡的平坦结构,故所述层间膜9形成工艺中取消所述层间膜9平坦化所需的BPSG回流工艺,取消BPSG回流工艺能节约热过程。由于不在需要采用BPSG回流工艺,故所述层间膜9也就不需要再采用BPSG氧化工艺形成,本公开第一较佳实施例中,所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。图5中,将所述层间膜9的形成工艺依然归类于图5中的第五层光刻工艺。
接触孔10,所述接触孔10的形成区域通过光刻定义。所述接触孔10的形成工艺包括如下分步骤:
如图4J所示,采用光刻工艺定义所述接触孔10的形成区域,之后依次对所述层间膜9和所述场氧8进行刻蚀形成所述接触孔10的开口206。
图4J中,所述器件单元区中,所述开口206仅位于对应的所述源区6和所述体区5的顶部。在所述器件单元区外周还形成有一个宽度大于开口206的开口206a,所述开口206a的底部将对应的所述第二导电类型柱和所述体区5打开。
图4J中,在所述器件单元区的所述栅极结构的多晶硅栅4的顶部未形成所述接触孔10的开口206。如图4K所示,图4K显示了所述栅极结构的引出位置区域,可以看出,所述栅极结构的引出位置的栅极沟槽201的宽度满足形成接触孔10的要求,故在图4K中,在所述栅极结构的引出位置的多晶硅栅4顶部形成有接触孔10的开口206。
通常,在所述开口206和所述开口206a形成之后,还包括进行第二导电类型重掺杂离子的体区引出区注入的步骤,所述体区引出区注入在所述源区6对应的所述开口206和所述开口206a的底部形成体区引出区,以实现后续的接触孔10和所述体区5之间的欧姆接触。
之后,在所述开口206和所述开口206a中填充金属如钨形成所述接触孔10。
上述形成所述接触孔10的工艺对应于图5中的第六层光刻工艺。
如图4L所示,之后形成正面金属层11,采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化。图形化后的所述正面金属层11通常会形成和所述源区6以及所述体区5连接的源电极结构以及和所述多晶硅栅4连接的栅电极结构。所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔10和所述多晶硅栅4接触。所述正面金属层11的形成工艺对应于图5中的第七层光刻工艺。
如图4M所示,形成接触衬垫,所述接触衬垫的形成区域通过光刻定义。所述接触衬垫通常由最顶层的所述正面金属层11组成。所述接触衬垫包括了引出所述源电极结构的源电极衬垫和引出所述栅电极结构的栅电极衬垫。所述接触衬垫的形成工艺对应于图5中的第八层光刻工艺。
步骤7、完成所述超级结器件的背面工艺。所述超级结器件的背面工艺包括:
对所述半导体衬底1进行背面减薄。
直接以减薄后的所述半导体衬底1作为所述漏区,这时要求所述半导体衬底1本身具有第一导电类型重掺杂。也能为:对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层12。本公开第二较佳实施例中,所述超级结器件的背面工艺不需要采用光刻定义,故所述超级结器件的背面工艺包括在图5中的第八层光刻工艺中。
本公开第二较佳实施例中,超级结器件为N型器件,第一导电类型为N型,第二导电类型为P型;在其他实施例中也能为:超级结器件为P型器件,第一导电类型为P型,第二导电类型为N型。
和本公开第一较佳实施例相比,本公开第二较佳实施例中,仅将所述栅极结构的形成工艺和所述体区5的形成工艺的顺序对掉并增加一层形成第零层对准标记对应的光刻工艺,本公开第二较佳实施例依然能很好的降低超级结的热过程。
本公开第三较佳实施例超级结器件的制造方法:
如图6所示,是本公开第三较佳实施例超级结器件的制造方法的流程图;本公开第三较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图也请参考图4A-图4N所示;本公开第三较佳实施例超级结器件的制造方法包括如下步骤:
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层2,进行光刻工艺定义出栅极沟槽201的形成区域。
如图4A所示,提供具有第一导电类型的第一外延层2,所述第一外延层2形成于半导体衬底1如硅衬底的表面上;进行光刻工艺定义出栅极沟槽201的形成区域。
如图4B所示,对所述第一外延层2进行刻蚀形成所述栅极沟槽201,所述栅极结构引出位置处的所述栅极沟槽201的宽度满足形成接触孔10的要求。
如图4B所示,在所述栅极沟槽201的侧面形成栅氧化层3,在所述栅极沟槽201的底部表面形成底部氧化层。
如图4C所示,在所述栅极沟槽201中填充所述多晶硅栅4,由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
更优选择为,进行定义所述栅极沟槽201的光刻工艺之前还包括在所述第一外延层2表面形成第一硬质掩膜层的步骤,之后,先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽201。
所述第一次平坦化停止在所述第一硬质掩膜层上之后去除所述第一硬质掩膜层。
所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤一中,在所述栅极沟槽201刻蚀完成之后以及所述栅氧化层3形成之前还包括对所述栅极沟槽201进行圆化的步骤,所述圆化包括:
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
所述栅氧化层3采用热氧化工艺形成在所述栅极沟槽201侧面。
本公开第一较佳实施例中,所述底部氧化层和所述栅氧化层3采用相同的热氧化工艺同时形成,故所述底部氧化层和所述栅氧化层3为厚度相同的同一氧化层,都采用标记3标出。在其他实施例中也能为:所述底部氧化层的厚度大于所述栅氧化层3的厚度,所述底部氧化层和所述栅氧化层3分开形成;通常先形成厚度较大的所述底部氧化层,在采用热氧化工艺形成所述栅氧化层3;也能为先对所述栅极沟槽201的底部进行非晶化的离子注入,之后再进行热氧化同时形成所述底部氧化层和所述栅氧化层3,由于所述栅极沟槽201的底部进行了非晶化的离子注入,故所述栅极沟槽201的底部的热氧化速率加快,所述底部氧化层的厚度会大于所述栅氧化层3的厚度。所述底部氧化层的厚度变厚有利于提高所述栅极沟槽201的底部的耐压能力。
所述沟槽栅的形成工艺对应于图6中的第一层光刻工艺。
还包括步骤:如图4D所示,采用离子注入和退火推进工艺形成体区5,所述体区5的形成区域通过光刻定义。所述体区5的形成步骤对应于图6中的第二层光刻工艺。和图1B所示的现有工艺相比,由于本公开第一较佳实施例中在所述体区5的形成工艺之前进行了所述栅极结构的形成工艺,故不需要再进行图1B所示的第零层对准标记的形成工艺,这样能节省一层光罩及对应的光刻工艺。
步骤二、进行所述超级结的形成工艺,包括:
如图4F所示,在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
如图4F所示,对所述第一外延层2进行刻蚀形成超级结沟槽205。
如图4G所示,在所述超级结沟槽205中填充第二导电类型的第二外延层7;由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
如图4H所示,进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
更优选择为,所述超级结的形成工艺中采用了第二硬质掩膜层,采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤:
如图4F所示,形成所述第二硬质掩膜层,所述第二硬质掩膜层由第二底部氧化层202、中间氮化层203和顶部氧化层204叠加而成。
采用光刻工艺定义出所述超级结沟槽205的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层2进行刻蚀形成所述超级结沟槽205。
如图4G所示,去除所述第二硬质掩膜的顶部氧化层204,采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
如图4G所示,去除所述第二硬质掩膜的中间氮化层203。
如图4G所示,在所述超级结沟槽205中进行外延填充形成所述第二外延层7。
如图4H所示,对所述第二外延层7进行化学机械研磨工艺实现所述第二次平坦化,使所述第二外延层7仅填充在所述超级结沟槽205中。
将所述第二硬质掩膜层的第二底部氧化层202全部去除或仅去除部分厚度。
步骤二对应于图6中的第三层光刻工艺。
在步骤二完成后,还包括步骤:
如图4E所示,进行源区6的形成工艺,所述源区6的形成区域通过光刻定义,采用离子注入和退火推进工艺形成所述源区6,在所述器件单元区中,所述源区6和对应的所述栅极结构的侧面自对准。
在所述终端区中不会形成所述源区6,故所述源区6需要采用一层光罩进行定义,所述源区6的形成工艺对应于图6中的第四层光刻工艺。
和本公开第一较佳实施例相比,本公开第三较佳实施例中,仅将所述源区6的形成工艺和所述超级结的形成工艺的顺序对掉。
如图4I所示,形成场氧8。本公开第一较佳实施例中,所述场氧8形成后不需要对所述场氧8进行刻蚀将所述器件单元区打开,故所述场氧8的形成工艺中能节省一块光罩,图6中,将所述场氧8的形成工艺依然归类于图6中的所述第三层光刻工艺。另外,所述场氧8没有经过光刻工艺加刻蚀工艺的图形化,故所述场氧8具有无爬坡的平坦结构。
如图4J所示,形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上,由于所述场氧8具有无爬坡的平坦结构,故所述层间膜9形成工艺中取消所述层间膜9平坦化所需的BPSG回流工艺,取消BPSG回流工艺能节约热过程。由于不在需要采用BPSG回流工艺,故所述层间膜9也就不需要再采用BPSG氧化工艺形成,本公开第一较佳实施例中,所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。图6中,将所述层间膜9的形成工艺依然归类于图6中的所述第三层光刻工艺。
接触孔10,所述接触孔10的形成区域通过光刻定义。所述接触孔10的形成工艺包括如下分步骤:
如图4J所示,采用光刻工艺定义所述接触孔10的形成区域,之后依次对所述层间膜9和所述场氧8进行刻蚀形成所述接触孔10的开口206。
图4J中,所述器件单元区中,所述开口206仅位于对应的所述源区6和所述体区5的顶部。在所述器件单元区外周还形成有一个宽度大于开口206的开口206a,所述开口206a的底部将对应的所述第二导电类型柱和所述体区5打开。
图4J中,在所述器件单元区的所述栅极结构的多晶硅栅4的顶部未形成所述接触孔10的开口206。如图4K所示,图4K显示了所述栅极结构的引出位置区域,可以看出,所述栅极结构的引出位置的栅极沟槽201的宽度满足形成接触孔10的要求,故在图4K中,在所述栅极结构的引出位置的多晶硅栅4顶部形成有接触孔10的开口206。
通常,在所述开口206和所述开口206a形成之后,还包括进行第二导电类型重掺杂离子的体区引出区注入的步骤,所述体区引出区注入在所述源区6对应的所述开口206和所述开口206a的底部形成体区引出区,以实现后续的接触孔10和所述体区5之间的欧姆接触。
之后,在所述开口206和所述开口206a中填充金属如钨形成所述接触孔10。
上述形成所述接触孔10的工艺对应于图6中的第五层光刻工艺。
如图4L所示,之后形成正面金属层11,采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化。图形化后的所述正面金属层11通常会形成和所述源区6以及所述体区5连接的源电极结构以及和所述多晶硅栅4连接的栅电极结构。所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔10和所述多晶硅栅4接触。所述正面金属层11的形成工艺对应于图6中的第六层光刻工艺。
如图4M所示,形成接触衬垫,所述接触衬垫的形成区域通过光刻定义。所述接触衬垫通常由最顶层的所述正面金属层11组成。所述接触衬垫包括了引出所述源电极结构的源电极衬垫和引出所述栅电极结构的栅电极衬垫。所述接触衬垫的形成工艺对应于图6中的第七层光刻工艺。
步骤7、完成所述超级结器件的背面工艺。所述超级结器件的背面工艺包括:
对所述半导体衬底1进行背面减薄。
直接以减薄后的所述半导体衬底1作为所述漏区,这时要求所述半导体衬底1本身具有第一导电类型重掺杂。也能为:对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层12。本公开第一较佳实施例中,所述超级结器件的背面工艺不需要采用光刻定义,故所述超级结器件的背面工艺包括在图6中的第七层光刻工艺中。
本公开第一较佳实施例中,超级结器件为N型器件,第一导电类型为N型,第二导电类型为P型;在其他实施例中也能为:超级结器件为P型器件,第一导电类型为P型,第二导电类型为N型。
和本公开第一较佳实施例相比,本公开第三较佳实施例中,仅将所述源区6的形成工艺和所述超级结的形成工艺的顺序对掉,所述源区6的形成工艺的热过程会对所述超级结的形成工艺产生影响,但是整体上依然现有方法中对超级结的热过程的影响。
本公开第四较佳实施例超级结器件的制造方法:
如图7所示,是本公开第四较佳实施例超级结器件的制造方法的流程图;本公开第四较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图也请参考图4A-图4N所示;本公开第四较佳实施例超级结器件的制造方法包括步骤:
如图4A所示,提供具有第一导电类型的第一外延层2。
所述第一外延层2形成于半导体衬底1上。通常,所述半导体衬底1为硅衬底。
采用第零层光罩进行光刻并形成第零层对准标记。形成第零层对准标记的工艺对应于图7中的第一层光刻工艺。
如图4D所示,进行所述体区5的形成工艺,所述体区5的形成区域通过光刻定义,采用离子注入和退火推进工艺形成所述体区5。所述体区5的形成工艺对应于图7中的第二层光刻工艺。
步骤一、形成所述栅极结构,所述栅极结构为沟槽栅,所述沟槽栅的形成工艺包括:
提供具有第一导电类型的第一外延层2,进行光刻工艺定义出栅极沟槽201的形成区域。
如图4A所示,提供具有第一导电类型的第一外延层2,所述第一外延层2形成于半导体衬底1如硅衬底的表面上;进行光刻工艺定义出栅极沟槽201的形成区域。
如图4B所示,对所述第一外延层2进行刻蚀形成所述栅极沟槽201,所述栅极结构引出位置处的所述栅极沟槽201的宽度满足形成接触孔10的要求。
如图4B所示,在所述栅极沟槽201的侧面形成栅氧化层3,在所述栅极沟槽201的底部表面形成底部氧化层。
如图4C所示,在所述栅极沟槽201中填充所述多晶硅栅4,由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
更优选择为,进行定义所述栅极沟槽201的光刻工艺之前还包括在所述第一外延层2表面形成第一硬质掩膜层的步骤,之后,先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽201。
所述第一次平坦化停止在所述第一硬质掩膜层上之后去除所述第一硬质掩膜层。
所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤一中,在所述栅极沟槽201刻蚀完成之后以及所述栅氧化层3形成之前还包括对所述栅极沟槽201进行圆化的步骤,所述圆化包括:
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
所述栅氧化层3采用热氧化工艺形成在所述栅极沟槽201侧面。
本公开第一较佳实施例中,所述底部氧化层和所述栅氧化层3采用相同的热氧化工艺同时形成,故所述底部氧化层和所述栅氧化层3为厚度相同的同一氧化层,都采用标记3标出。在其他实施例中也能为:所述底部氧化层的厚度大于所述栅氧化层3的厚度,所述底部氧化层和所述栅氧化层3分开形成;通常先形成厚度较大的所述底部氧化层,在采用热氧化工艺形成所述栅氧化层3;也能为先对所述栅极沟槽201的底部进行非晶化的离子注入,之后再进行热氧化同时形成所述底部氧化层和所述栅氧化层3,由于所述栅极沟槽201的底部进行了非晶化的离子注入,故所述栅极沟槽201的底部的热氧化速率加快,所述底部氧化层的厚度会大于所述栅氧化层3的厚度。所述底部氧化层的厚度变厚有利于提高所述栅极沟槽201的底部的耐压能力。
所述沟槽栅的形成工艺对应于图7中的第三层光刻工艺。
步骤二、进行所述超级结的形成工艺,包括:
如图4F所示,在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
如图4F所示,对所述第一外延层2进行刻蚀形成超级结沟槽205。
如图4G所示,在所述超级结沟槽205中填充第二导电类型的第二外延层7;由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱,由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
如图4H所示,进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
更优选择为,所述超级结的形成工艺中采用了第二硬质掩膜层,采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤:
如图4F所示,形成所述第二硬质掩膜层,所述第二硬质掩膜层由第二底部氧化层202、中间氮化层203和顶部氧化层204叠加而成。
采用光刻工艺定义出所述超级结沟槽205的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层2进行刻蚀形成所述超级结沟槽205。
如图4G所示,去除所述第二硬质掩膜的顶部氧化层204,采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
如图4G所示,去除所述第二硬质掩膜的中间氮化层203。
如图4G所示,在所述超级结沟槽205中进行外延填充形成所述第二外延层7。
如图4H所示,对所述第二外延层7进行化学机械研磨工艺实现所述第二次平坦化,使所述第二外延层7仅填充在所述超级结沟槽205中。
将所述第二硬质掩膜层的第二底部氧化层202全部去除或仅去除部分厚度。
步骤二对应于图7中的第四层光刻工艺。
在步骤二完成后,还包括步骤:
如图4E所示,进行源区6的形成工艺,所述源区6的形成区域通过光刻定义,采用离子注入和退火推进工艺形成所述源区6,在所述器件单元区中,所述源区6和对应的所述栅极结构的侧面自对准。
在所述终端区中不会形成所述源区6,故所述源区6需要采用一层光罩进行定义,所述源区6的形成工艺对应于图7中的第五层光刻工艺。
如图4I所示,形成场氧8。本公开第一较佳实施例中,所述场氧8形成后不需要对所述场氧8进行刻蚀将所述器件单元区打开,故所述场氧8的形成工艺中能节省一块光罩,图7中,将所述场氧8的形成工艺依然归类于图7中的第四层光刻工艺。另外,所述场氧8没有经过光刻工艺加刻蚀工艺的图形化,故所述场氧8具有无爬坡的平坦结构。
如图4J所示,形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上,由于所述场氧8具有无爬坡的平坦结构,故所述层间膜9形成工艺中取消所述层间膜9平坦化所需的BPSG回流工艺,取消BPSG回流工艺能节约热过程。由于不在需要采用BPSG回流工艺,故所述层间膜9也就不需要再采用BPSG氧化工艺形成,本公开第一较佳实施例中,所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。图7中,将所述层间膜9的形成工艺依然归类于图7中的第四层光刻工艺。
接触孔10,所述接触孔10的形成区域通过光刻定义。所述接触孔10的形成工艺包括如下分步骤:
如图4J所示,采用光刻工艺定义所述接触孔10的形成区域,之后依次对所述层间膜9和所述场氧8进行刻蚀形成所述接触孔10的开口206。
图4J中,所述器件单元区中,所述开口206仅位于对应的所述源区6和所述体区5的顶部。在所述器件单元区外周还形成有一个宽度大于开口206的开口206a,所述开口206a的底部将对应的所述第二导电类型柱和所述体区5打开。
图4J中,在所述器件单元区的所述栅极结构的多晶硅栅4的顶部未形成所述接触孔10的开口206。如图4K所示,图4K显示了所述栅极结构的引出位置区域,可以看出,所述栅极结构的引出位置的栅极沟槽201的宽度满足形成接触孔10的要求,故在图4K中,在所述栅极结构的引出位置的多晶硅栅4顶部形成有接触孔10的开口206。
通常,在所述开口206和所述开口206a形成之后,还包括进行第二导电类型重掺杂离子的体区引出区注入的步骤,所述体区引出区注入在所述源区6对应的所述开口206和所述开口206a的底部形成体区引出区,以实现后续的接触孔10和所述体区5之间的欧姆接触。
之后,在所述开口206和所述开口206a中填充金属如钨形成所述接触孔10。
上述形成所述接触孔10的工艺对应于图7中的第六层光刻工艺。
如图4L所示,之后形成正面金属层11,采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化。图形化后的所述正面金属层11通常会形成和所述源区6以及所述体区5连接的源电极结构以及和所述多晶硅栅4连接的栅电极结构。所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触。所述正面金属层11的形成工艺对应于图7中的第七层光刻工艺。
如图4M所示,形成接触衬垫,所述接触衬垫的形成区域通过光刻定义。所述接触衬垫通常由最顶层的所述正面金属层11组成。所述接触衬垫包括了引出所述源电极结构的源电极衬垫和引出所述栅电极结构的栅电极衬垫。所述接触衬垫的形成工艺对应于图7中的第八层光刻工艺。
步骤7、完成所述超级结器件的背面工艺。所述超级结器件的背面工艺包括:
对所述半导体衬底1进行背面减薄。
直接以减薄后的所述半导体衬底1作为所述漏区,这时要求所述半导体衬底1本身具有第一导电类型重掺杂。也能为:对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层12。本公开第二较佳实施例中,所述超级结器件的背面工艺不需要采用光刻定义,故所述超级结器件的背面工艺包括在图7中的第八层光刻工艺中。
本公开第二较佳实施例中,超级结器件为N型器件,第一导电类型为N型,第二导电类型为P型;在其他实施例中也能为:超级结器件为P型器件,第一导电类型为P型,第二导电类型为N型。
和本公开第二较佳实施例相比,本公开第四较佳实施例中,仅将所述源区6的形成工艺和所述超级结的形成工艺的顺序对掉,所述源区6的形成工艺的热过程会对所述超级结的形成工艺产生影响,但是整体上依然现有方法中对超级结的热过程的影响。
以上通过具体实施例对本公开进行了详细的说明,但这些并非构成对本公开的限制。在不脱离本公开原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本公开的保护范围。
Claims (18)
1.一种超级结器件,包括:
多个第一导电类型柱和多个第二导电类型柱,所述多个第一导电类型柱和所述多个第二导电类型柱交替布置,
其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的界面为平面,
其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结为陡结,
其中所述超级结器件包括有源区和终端区,所述终端区围绕所述有源区,所述多个第一导电类型柱和所述多个第二导电类型柱位于所述有源区和所述终端区中,并且
其中所述超级结器件还包括沟槽栅极结构,针对所述沟槽栅极结构的引出结构位于所述有源区中,并且位于所述沟槽栅极结构的顶部,所述终端区中不具有用于所述引出结构的爬坡结构,
其中,所述引出结构为位于所述沟槽栅极结构的顶部的接触孔,并且用于将所述沟槽栅极结构电连接到栅电极结构金属层。
2.根据权利要求1所述的超级结器件,其中所述多个第一导电类型柱或所述多个第二导电类型柱布置在深沟槽中。
3.根据权利要求1所述的超级结器件,其中:
所述沟槽栅极结构形成在所述多个第一导电类型柱或所述多个第二导电类型柱中。
4.根据权利要求2所述的超级结器件,其中:
所述沟槽栅极结构形成在所述多个第一导电类型柱或所述多个第二导电类型柱中,所述沟槽栅极结构包括栅极沟槽,所述栅极沟槽的深度小于所述深沟槽结构的深度。
5.一种超级结器件,包括:
多个第一导电类型柱和多个第二导电类型柱,所述多个第一导电类型柱和所述多个第二导电类型柱在一方向上交替布置,
其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的界面为平面,
其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.4微米,其中,所述PN结的宽度由在所述方向上所述第一导电类型柱中的掺杂浓度降低到所述第一导电类型柱的中心处的掺杂浓度的一半的位置与所述第二导电类型柱中的掺杂浓度降低到所述第一导电类型柱的中心处的掺杂浓度的一半的位置之间的距离来定义,
其中所述超级结器件包括有源区和终端区,所述终端区围绕所述有源区,所述多个第一导电类型柱和所述多个第二导电类型柱位于所述有源区和所述终端区中,并且
其中所述超级结器件还包括沟槽栅极结构,针对所述沟槽栅极结构的引出结构位于所述有源区中,并且位于所述沟槽栅极结构的顶部,所述终端区中不具有用于所述引出结构的爬坡结构,
其中,所述引出结构为位于所述沟槽栅极结构的顶部的接触孔,并且用于将所述沟槽栅极结构电连接到栅电极结构金属层。
6.根据权利要求5所述的超级结器件,其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.2微米。
7.根据权利要求5所述的超级结器件,其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.1微米。
8.根据权利要求5所述的超级结器件,其中所述多个第一导电类型柱中的第一导电类型柱与所述多个第二导电类型柱中的相邻第二导电类型柱之间的PN结的宽度小于0.05微米。
9.根据权利要求5-8中任一项所述的超级结器件,其中所述多个第一导电类型柱或所述多个第二导电类型柱布置在深沟槽中。
10.根据权利要求9所述的超级结器件,其中:
所述沟槽栅极结构形成在所述多个第一导电类型柱或所述多个第二导电类型柱中,所述沟槽栅极结构包括栅极沟槽,所述栅极沟槽的深度小于所述深沟槽结构的深度。
11.一种用于制造超级结器件的方法,包括:
在具有第一导电类型的半导体层中形成沟槽栅极结构;
在形成所述沟槽栅极结构之后,在所述半导体层中形成超级结沟槽;以及
在所述超级结沟槽中填充第二导电类型的半导体材料,以形成第二导电类型柱,其中所述第二导电类型柱之间的所述半导体层形成第一导电类型柱,所述第一导电类型柱和所述第二导电类型柱交替布置,以形成超级结,
其中所述超级结器件包括有源区和终端区,所述终端区围绕所述有源区,交替布置的所述第一导电类型柱和所述第二导电类型柱位于所述有源区和所述终端区中,并且
其中所述方法还包括:在所述有源区中,在所述沟槽栅极结构的顶部,形成针对所述沟槽栅极结构的引出结构,其中所述终端区中不具有用于所述引出结构的爬坡结构,
其中,所述引出结构为位于所述沟槽栅极结构的顶部的接触孔,并且用于将所述沟槽栅极结构电连接到栅电极结构金属层。
12.根据权利要求11所述的方法,其中形成所述沟槽栅极结构包括:
在所述半导体层上定义栅极沟槽的区域;
在定义所述栅极沟槽的区域中形成所述栅极沟槽;
在所述栅极沟槽的侧面形成栅氧化层,在所述栅极沟槽的底部表面形成底部氧化层;
填充所述栅极沟槽,以形成所述栅极沟槽结构;以及
对所述栅极沟槽结构进行平坦化。
13.根据权利要求11所述的方法,其中形成所述超级结沟槽包括:
所述半导体层上定义所述超级结沟槽的区域;以及
在所述超级结沟槽的区域中形成所述超级结沟槽。
14.根据权利要求11所述的方法,还包括:
对所述半导体层和所述半导体材料进行平坦化。
15.根据权利要求12所述的方法,还包括,在定义所述栅极沟槽的区域之前,在所述半导体层上形成第一硬质掩膜层,
其中定义所述栅极沟槽的区域包括刻蚀所述第一硬质掩膜层;
其中形成所述栅极沟槽包括刻蚀所述半导体层,以形成所述栅极沟槽;
其中所述平坦化停止在所述第一硬质掩膜层上,所述方法还包括在所述平坦化之后,去除所述第一硬质掩膜层。
16.根据权利要求12所述的方法,还包括:
在形成所述栅氧化层之前,对所述栅极沟槽进行圆化。
17.根据权利要求11所述的方法,还包括:
在形成所述超级结沟槽之前,通过离子注入和退火推进工艺形成所述沟槽栅极结构中的体区。
18.根据权利要求11所述的方法,还包括:
在形成所述超级结沟槽之前,通过离子注入和退火推进工艺形成所述沟槽栅极结构中的源区。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010475492.5A CN111540685A (zh) | 2020-05-29 | 2020-05-29 | 超级结器件的制造方法 |
CN2020104754925 | 2020-05-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113745116A CN113745116A (zh) | 2021-12-03 |
CN113745116B true CN113745116B (zh) | 2024-04-26 |
Family
ID=71976583
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010475492.5A Pending CN111540685A (zh) | 2020-05-29 | 2020-05-29 | 超级结器件的制造方法 |
CN202110587413.4A Active CN113745116B (zh) | 2020-05-29 | 2021-05-27 | 超级结器件及其制造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010475492.5A Pending CN111540685A (zh) | 2020-05-29 | 2020-05-29 | 超级结器件的制造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11646344B2 (zh) |
CN (2) | CN111540685A (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112002643B (zh) * | 2020-08-21 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN111986997A (zh) * | 2020-08-26 | 2020-11-24 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN111900089B (zh) * | 2020-08-26 | 2024-01-19 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN111900090B (zh) * | 2020-08-26 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN114023649B (zh) * | 2021-10-18 | 2024-03-19 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN114023650B (zh) * | 2021-10-18 | 2023-08-22 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
CN114464670B (zh) * | 2022-04-11 | 2022-07-01 | 江苏长晶科技股份有限公司 | 一种超低比导的超结mosfet及其制备方法 |
CN117174574B (zh) * | 2023-11-03 | 2024-02-09 | 合肥晶合集成电路股份有限公司 | 半导体结构的制备方法及半导体结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103227113A (zh) * | 2012-01-25 | 2013-07-31 | 瑞萨电子株式会社 | 制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法 |
CN107482060A (zh) * | 2016-06-08 | 2017-12-15 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4825424B2 (ja) * | 2005-01-18 | 2011-11-30 | 株式会社東芝 | 電力用半導体装置 |
JP2011216587A (ja) * | 2010-03-31 | 2011-10-27 | Renesas Electronics Corp | 半導体装置 |
US8673700B2 (en) * | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US9461109B1 (en) * | 2014-06-26 | 2016-10-04 | Icemos Technology, Ltd. | Method of forming superjunction high voltage devices using wafer bonding |
CN104103524B (zh) * | 2014-08-11 | 2019-03-12 | 肖胜安 | 一种超级结器件制作方法 |
JP7073767B2 (ja) * | 2018-02-09 | 2022-05-24 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法 |
CN109830532A (zh) * | 2019-01-22 | 2019-05-31 | 上海华虹宏力半导体制造有限公司 | 超结igbt器件及其制造方法 |
CN113539830A (zh) * | 2020-04-13 | 2021-10-22 | 富士电机株式会社 | 超结半导体装置以及超结半导体装置的制造方法 |
CN111883515A (zh) * | 2020-07-16 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅器件及其制作方法 |
-
2020
- 2020-05-29 CN CN202010475492.5A patent/CN111540685A/zh active Pending
-
2021
- 2021-05-25 US US17/329,531 patent/US11646344B2/en active Active
- 2021-05-27 CN CN202110587413.4A patent/CN113745116B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103227113A (zh) * | 2012-01-25 | 2013-07-31 | 瑞萨电子株式会社 | 制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法 |
CN107482060A (zh) * | 2016-06-08 | 2017-12-15 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN113745116A (zh) | 2021-12-03 |
US11646344B2 (en) | 2023-05-09 |
CN111540685A (zh) | 2020-08-14 |
US20210376060A1 (en) | 2021-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN113745116B (zh) | 超级结器件及其制造方法 | |
TWI676288B (zh) | Lv/mv超接面溝槽功率mosfet元件及其製備方法 | |
TWI388059B (zh) | The structure of gold-oxygen semiconductor and its manufacturing method | |
JP2007515079A (ja) | 従来の端子を備えた超接合装置の製造方法 | |
CN111200008B (zh) | 超结器件及其制造方法 | |
JP2007515080A (ja) | 超接合デバイスの製造での平坦化方法 | |
CN111986997A (zh) | 超级结器件的制造方法 | |
CN111933691B (zh) | 超结器件及其制造方法 | |
CN112786677A (zh) | 超结器件及其制造方法 | |
US20230006037A1 (en) | Super Junction Structure and Method for Manufacturing the Same | |
CN112002643B (zh) | 超级结器件的制造方法 | |
CN111900090B (zh) | 超级结器件的制造方法 | |
CN111900089B (zh) | 超级结器件的制造方法 | |
CN112397506A (zh) | 沟槽栅功率器件及其制造方法 | |
CN111200025A (zh) | 超结器件及其制造方法 | |
CN114023650B (zh) | 超级结器件的制造方法 | |
CN114023649B (zh) | 超级结器件的制造方法 | |
CN111627984B (zh) | 超结器件及其制造方法 | |
CN113921401B (zh) | 一种超结和sgt新型复合mosfet及其制造方法 | |
KR102554248B1 (ko) | 수퍼 정션 반도체 장치 및 이의 제조 방법 | |
CN110416299B (zh) | 超结器件及其制造方法 | |
CN114695511B (zh) | 一种横向扩散金属氧化物半导体器件及其制造方法 | |
CN109148556B (zh) | 超结器件及其制造方法 | |
CN109148558B (zh) | 超结器件及其制造方法 | |
CN116364751A (zh) | 超结器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |