CN210489616U - 一种多叉指ldmos-scr静电防护器件 - Google Patents

Abstract

本实用新型实施例提供一种多叉指LDMOS‑SCR静电防护器件，包括P型衬底；P型衬底中设有N型深阱；N型深阱内设有第一P阱、第一P阱和第二P阱之间的N型深阱、第二P阱、第二P阱和第三P阱之间的N型深阱、第三P阱、第三P+阱和第四P阱之间的N型深阱以及第四P阱；第一P阱内设有第一P+注入区和第一N+注入区；第二P阱内设有第四P+注入区、第三N+注入区、第五P+注入区、第四N+注入区和第六P+注入区；第三P阱内设有第九P+注入区和多个N+注入区Ⅱ，第四P阱内设有第九N+注入区和多个P+注入区Ⅴ，如此，相对于传统多叉指LDMOS‑SCR器件，本实用新型在增加器件指数的同时，提高多叉指LDMOS‑SCR的导通均匀性，进而提高多叉指LDMOS‑SCR的鲁棒性。

Description

一种多叉指LDMOS-SCR静电防护器件

技术领域

本实用新型涉及静电防护领域，尤其涉及一种多叉指LDMOS-SCR静电防护器件。

背景技术

静电放电(Electro Static Discharge,ESD)是指两种带不同电荷的物体相互靠近，两者之间的绝缘介质被电场击穿形成导电通路，使得电荷发生转移中和；或者带不同电荷的物体直接接触使电荷转移中和。在集成电路芯片的制造、运输、使用过程中，芯片的外部环境或者内部结构会积累一定值的电荷，所有过程都有可能在集成电路引脚(Pin)上产生静电放电现象。随着集成电路制造工艺的集成度越来越高，ESD对芯片以及电子产品造成的危害也越来越大，由此造成的经济损失也高达数百亿美元。因此，解决ESD对芯片造成的危害成为各国芯片工程师面临的重要难题之一。

如图1所示，图1是LDMOS-SCR器件的剖面图。LDMOS-SCR是在横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)的内部嵌入硅控整流器(Silicon Controlled Rectifier，SCR)的高压工艺ESD防护器件，对于传统的多叉指LDMOS-SCR器件而言，容易发生导通不均匀的现象。

实用新型内容

本实用新型提供了一种充分利用了多叉指LDMOS-SCR较强的静电泄放能力的多叉指LDMOS-SCR静电防护器件，增强器件的鲁棒性。

为达到上述目的，本实用新型实施例的技术方案是这样实现的：

本实用新型实施例提供的一种多叉指LDMOS-SCR静电防护器件，包括P型衬底；所述P型衬底中设有N型深阱；所述N型深阱内从左到右依次设有第一P阱、所述第一P阱和第二P阱之间的N型深阱、所述第二P阱、所述第二P阱和第三P阱之间的N型深阱、所述第三P阱、所述第三P+阱和第四P阱之间的N型深阱以及第四P阱；所述第一P阱内设有第一P+注入区和第一N+注入区；其中，所述第一P+注入区位于所述第一P阱左侧，所述第一N+注入区位于所述第一P阱右侧；所述第一P阱和所述第二P阱之间的N型深阱内设有第二N+注入区和多个P+注入区Ⅰ，其中所述P+注入区Ⅰ包括从左到右依次设有第二P+注入区和第三P+注入区，所述第二N+注入区位于所述第二P+注入区和所述第三P+注入区之间；所述第二P阱内设有多个P+注入区Ⅱ和多个N+注入区Ⅰ，其中所述P+注入区Ⅱ从左到右依次设置的是第四P+注入区、第五P+注入区和第六P+注入区，所述N+注入区Ⅰ从左到右依次设有第三N+注入区和第四N+注入区，所述第二P阱从左到右依次设有第四P+注入区、第三N+注入区、第五P+注入区、第四N+注入区和第六P+注入区；所述第二P阱和所述第三P阱之间的N型深阱内设有第五N+注入区和多个P+注入区Ⅲ，所述P+注入区Ⅲ从左到右依次设有第七P+注入区和第八P+注入区，所述第五N+注入区位于所述第七P+注入区和所述第八P+注入区之间；所述第三P阱内设有第九P+注入区和多个N+注入区Ⅱ，所述N+注入区Ⅱ从左到右依次设有第六N+注入区和第七N+注入区，所述第九P+注入区位于所述第六N+注入区和所述第七N+注入区之间；所述第三P+阱和所述第四P阱之间的N型深阱内设有第八N+注入区和多个P+注入区Ⅳ，所述P+注入区Ⅳ从左到右依次设有第十P+注入区和第十一P+注入区，所述第八N+注入区位于所述第十P+注入区和所述第十一P+注入区之间；所述第四P阱内设有第九N+注入区和多个P+注入区Ⅴ，所述P+注入区Ⅴ从左到右依次设有第十二P+注入区和第十三P+注入区，所述第九N+注入区位于所述第十二P+注入区和所述第十三P+注入区；所述第一P+注入区、所述第三N+注入区、所述第五P+注入区、所述第四N+注入区、所述第九P+注入区、所述第九N+注入区以及所述第十三P+注入区连接阴极；所述第二P+注入区、所述第二N+注入区、所述第三P+注入区、所述第七P+注入区、所述第五N+注入区、所述第八P+注入区、所述第十P+注入区、所述第八N+注入区以及所述第十一P+注入区连接阳极；所述第一N+注入区、所述第四P+注入区、所述第六P+注入区、所述第六N+注入区、所述第七N+注入区以及所述第十二P+注入区电极短接。

其中，所述第一N+注入区和所述第二P+注入区之间设有第一薄栅氧化层，所述第一薄栅氧化层上覆盖有第一多晶硅栅；所述第三P+注入区和所述第四P+注入区之间设有第二薄栅氧化层，所述第二薄栅氧化层上覆盖有第二多晶硅栅；所述第四P+注入区和所述第三N+注入区之间设有第三薄栅氧化层，所述第三薄栅氧化层上覆盖有第三多晶硅栅；所述第四N+注入区和所述第六P+注入区之间设有第四薄栅氧化层，所述第四薄栅氧化层上覆盖有第四多晶硅栅；所述第六P+注入区和所述第七P+注入区之间设有第五薄栅氧化层，所述第五薄栅氧化层上覆盖有第五多晶硅栅；所述第八P+注入区和所述第六N+注入区之间设有第六薄栅氧化层，所述第六薄栅氧化层上覆盖有第六多晶硅栅；所述第七N+注入区和所述第十P+注入区之间设有第七薄栅氧化层，所述第七薄栅氧化层上覆盖有第七多晶硅栅；所述第十一P+注入区和所述第十二P+注入区之间设有第八薄栅氧化层，所述第八薄栅氧化层上覆盖有第八多晶硅栅；所述第十二P+注入区和所述第九N+注入区之间设有第九薄栅氧化层，所述第九薄栅氧化层上覆盖有第九多晶硅栅，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述第五多晶硅栅、所述第六多晶硅栅、所述第七多晶硅栅、所述第八多晶硅栅以及所述第九多晶硅栅连接阴极。

其中，所述第一P+注入区左侧和所述P型衬底右侧边缘之间设有第一场氧隔离区，所述第一N+注入区右侧和所述第二P+注入区左侧之间设有第二场氧隔离区，所述第三P+注入区右侧和所述第四P+注入区左侧之间设有第三场氧隔离区，所述第六P+注入区右侧和所述第七P+注入区左侧之间设有第四场氧隔离区，所述第八P+注入区右侧和所述第六N+注入区左侧之间设有第五场氧隔离区，所述第七N+注入区右侧和所述第十P+注入区左侧之间设有第六场氧隔离区，所述第十一P+注入区右侧和所述第十二P+注入区左侧之间设有第七场氧隔离区，所述第十三P+注入区右侧和所述P型衬底左侧边缘之间设有第八场氧隔离区。

其中，所述第一场氧隔离区的左部位于P型衬底的表面，第一场氧隔离区的右部位于第一P阱的表面；所述第八场氧隔离区的左部位于第四P阱的表面，第八场氧隔离区的右部位于P型衬底的表面。

其中，所述多叉指LDMOS-SCR静电防护器件的叉指名称从左到右依次是Mn1、Mn2、Mn3、Mn4、Mn5和Mn6，所述Mn1、所述Mn4和所述Mn5是触发指，所述Mn2、所述Mn3和所述Mn6是被触发指。

其中，所述Mn1与所述Mn2共用漏极，所述Mn3与所述Mn4共用漏极，所述Mn5与所述Mn6共用漏极。

其中，所述Mn2的触发电极是所述第四P+注入区，所述Mn3的触发电极是所述第六P+注入区，所述Mn6的触发电极是所述第十二P+注入区；所述Mn1、所述Mn4和所述Mn5的源极分别是第一N+注入区、第六N+注入区和第七N+注入区，所述触发电极与所述源极短接。

本实用新型实施例提供了一种多叉指LDMOS-SCR静电防护器件，包括P型衬底；所述P型衬底中设有N型深阱；所述N型深阱内从左到右依次设有第一P阱、所述第一P阱和第二P阱之间的N型深阱、所述第二P阱、所述第二P阱和第三P阱之间的N型深阱、所述第三P阱、所述第三P+阱和第四P阱之间的N型深阱以及第四P阱；所述第一P阱内设有第一P+注入区和第一N+注入区；其中，所述第一P+注入区位于所述第一P阱左侧，所述第一N+注入区位于所述第一P阱右侧；所述第一P阱和所述第二P阱之间的N型深阱内设有第二N+注入区和多个P+注入区Ⅰ，其中所述P+注入区Ⅰ包括从左到右依次设有第二P+注入区和第三P+注入区，所述第二N+注入区位于所述第二P+注入区和所述第三P+注入区之间；所述第二P阱内设有多个P+注入区Ⅱ和多个N+注入区Ⅰ，其中所述P+注入区Ⅱ从左到右依次设置的是第四P+注入区、第五P+注入区和第六P+注入区，所述N+注入区Ⅰ从左到右依次设有第三N+注入区和第四N+注入区，所述第二P阱从左到右依次设有第四P+注入区、第三N+注入区、第五P+注入区、第四N+注入区和第六P+注入区；所述第二P阱和所述第三P阱之间的N型深阱内设有第五N+注入区和多个P+注入区Ⅲ，所述P+注入区Ⅲ从左到右依次设有第七P+注入区和第八P+注入区，所述第五N+注入区位于所述第七P+注入区和所述第八P+注入区之间；所述第三P阱内设有第九P+注入区和多个N+注入区Ⅱ，所述N+注入区Ⅱ从左到右依次设有第六N+注入区和第七N+注入区，所述第九P+注入区位于所述第六N+注入区和所述第七N+注入区之间；所述第三P+阱和所述第四P阱之间的N型深阱内设有第八N+注入区和多个P+注入区Ⅳ，所述P+注入区Ⅳ从左到右依次设有第十P+注入区和第十一P+注入区，所述第八N+注入区位于所述第十P+注入区和所述第十一P+注入区之间；所述第四P阱内设有第九N+注入区和多个P+注入区Ⅴ，所述P+注入区Ⅴ从左到右依次设有第十二P+注入区和第十三P+注入区，所述第九N+注入区位于所述第十二P+注入区和所述第十三P+注入区；所述第一P+注入区、所述第三N+注入区、所述第五P+注入区、所述第四N+注入区、所述第九P+注入区、所述第九N+注入区以及所述第十三P+注入区连接阴极；所述第二P+注入区、所述第二N+注入区、所述第三P+注入区、所述第七P+注入区、所述第五N+注入区、所述第八P+注入区、所述第十P+注入区、所述第八N+注入区以及所述第十一P+注入区连接阳极；所述第一N+注入区、所述第四P+注入区、所述第六P+注入区、所述第六N+注入区、所述第七N+注入区以及所述第十二P+注入区电极短接；如此，相对于传统多叉指LDMOS-SCR器件，本实用新型在增加器件指数的同时，提高多叉指LDMOS-SCR的导通均匀性，进而提高多叉指LDMOS-SCR的鲁棒性。

附图说明

图1为目前已知的单指LDMOS-SCR静电防护器件的剖面图；

图2为目前已知的单指LDMOS-SCR静电防护器件的等效电路图；

图3为本实用新型一实施例提供的双指LDMOS-SCR静电防护器件的剖面图；

图4为本实用新型一实施例提供的双指LDMOS-SCR静电防护器件的等效电路图；

图5a为本实用新型另一实施例提供的多指LDMOS-SCR静电防护器件的剖面图；

图5b为本实用新型另一实施例提供的多指LDMOS-SCR静电防护器件的剖面图；

图6为本实用新型一实施例提供的多指LDMOS-SCR静电防护器件的等效电路图。

具体实施方式

以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

请参阅图3及图4，一种双指LDMOS-SCR静电防护器件的剖面图，改进后的单指LDMOS-SCR与传统单指LDMOS-SCR相连的剖面图如图3所示，改进后的单指LDMOS-SCR作为被触发指，传统单指LDMOS-SCR作为触发指。在传统单指LDMOS-SCR的栅极***P+注入作为触发电极，触发电极通过薄栅氧化层以及多晶硅栅与源极隔开，触发电极与传统单指LDMOS-SCR的源极的电极短接。当ESD应力来临时，触发指将辅助被触发指开启，即充分利用了多叉指LDMOS-SCR较强的静电泄放能力，增强器件的鲁棒性，又改善了多叉指不均匀导通的问题。

进一步地，请参考图5a、图5b及图6，本实用新型提供了一种多叉指LDMOS-SCR静电防护器件，包括P型衬底100；所述P型衬底100上方为N型深阱200；所述N型深阱200从左到右依次设有第一P阱301，第二P阱302，第三P阱303，第四P阱304；所述第一P阱301内设有第一P+注入401和第一N+注入402；所述第一P阱301和第二P阱302之间的N型深阱200内设有第二N+注入区404和两个P+注入区Ⅰ(从左到右依次设置的是第二P+注入区403、第二N+注入区404和第三P+注入区405)；所述第二P阱302内设有三个P+注入区Ⅱ和两个N+注入区Ⅰ(从左到右依次设置的是第四P+注入区406、第三N+注入区407、第五P+注入区408、第四N+注入区409和第六P+注入区410)；所述第二P阱302和第三P阱303之间的N型深阱200内设有第五N+注入区412和两个P+注入区Ⅲ(从左到右依次设置的是第七P+注入区411、第五N+注入区412和第八P+注入区413)；所述第三P阱303内设有第九P+注入区415和两个N+注入区Ⅱ(从左到右依次设置的是第六N+注入区414、第九P+注入区415和第七N+注入区416)；所述第三P+阱303和第四P阱304之间的N型深阱200内设有第八N+注入区418和两个P+注入区Ⅳ(从左到右依次设置的是第十P+注入区417、第八N+注入区418和第十一P+注入区419)；所述第四P阱304内设有第九N+注入区421和两个P+注入区Ⅴ(从左到右依次设置的是第十二P+注入区420、第九N+注入区421和第十三P+注入区422)。所述第一P+注入区401、第三N+注入区407、第五P+注入区408、第四N+注入区409、第九P+注入区415、第九N+注入区421和第十三P+注入区422连接阴极；所述第二P+注入区403、第二N+注入区404、第三P+注入区405、第七P+注入区411、第五N+注入区412、第八P+注入区413、第十P+注入区417、第八N+注入区418和第十一P+注入区419连接阳极；所述第一N+注入区402、第四P+注入区406、第六P+注入区410、第六N+注入区414、第七N+注入区416和第十二P+注入区420电极短接。

所述第一N+注入区402和第二P+注入区403之间设有第一薄栅氧化层601，所述第一薄栅氧化层上601覆盖有第一多晶硅栅701；所述第三P+注入区405和第四P+注入区406之间设有第二薄栅氧化层602，所述第二薄栅氧化层602上覆盖有第二多晶硅栅702；所述第四P+注入区406和第三N+注入区407之间设有第三薄栅氧化层603，所述第三薄栅氧化层603上覆盖有第三多晶硅栅703；所述第四N+注入区409和第六P+注入区410之间设有第四薄栅氧化层604，所述第四薄栅氧化层604上覆盖有第四多晶硅栅704；所述第六P+注入区410和第七P+注入区411之间设有第五薄栅氧化层605，所述第五薄栅氧化层605上覆盖有第五多晶硅栅705；所述第八P+注入区413和第六N+注入区414之间设有第六薄栅氧化层606，所述第六薄栅氧化层606上覆盖有第六多晶硅栅706；所述第七N+注入区416和第十P+注入区417之间设有第七薄栅氧化层607，所述第七薄栅氧化层607上覆盖有第七多晶硅栅707；所述第十一P+注入区419和第十二P+注入区420之间设有第八薄栅氧化层608，所述第八薄栅氧化层608上覆盖有第八多晶硅栅708；所述第十二P+注入区420和第九N+注入区421之间设有第九薄栅氧化层609，所述第九薄栅氧化层609上覆盖有第九多晶硅栅709。所述第一多晶硅栅701、第二多晶硅栅702、第三多晶硅栅703、第四多晶硅栅704、第五多晶硅栅705、第六多晶硅栅706、第七多晶硅栅707、第八多晶硅栅708和第九多晶硅栅709连接阴极。

所述第一P+注入区401左侧和所述P型衬底100右侧边缘之间设有第一场氧隔离区501，所述第一N+注入区402右侧和所述第二P+注入区403左侧之间设有第二场氧隔离区502，所述第三P+注入区405右侧和所述第四P+注入区406左侧之间设有第三场氧隔离区503，所述第六P+注入区410右侧和所述第七P+注入区411左侧之间设有第四场氧隔离区504，所述第八P+注入区413右侧和所述第六N+注入区414左侧之间设有第五场氧隔离区505，所述第七N+注入区416右侧和所述第十P+注入区417左侧之间设有第六场氧隔离区506，所述第十一P+注入区419右侧和所述第十二P+注入区420左侧之间设有第七场氧隔离区507，所述第十三P+注入区422右侧和所述P型衬底200左侧边缘之间设有第八场氧隔离区508。

所述第一场氧隔离区501的左部位于P型衬底200的表面，第一场氧隔离区501的右部位于第一P阱301的表面；所述第八场氧隔离区508的左部位于第四P阱304的表面，第八场氧隔离区508的右部位于P型衬底200的表面。

再次参阅图5a、图5b，当高压ESD脉冲到达器件的阳极，器件的阴极接低电位时，电流通过所述触发指Mn1、Mn4和Mn5的漏极流向被触发指Mn2、Mn3和Mn6的触发电极，然后经由所述被触发指的PW电阻流到P+体电极和N+源极。如果所述触发指的P阱电阻上的压降足够大，那么寄生晶体管的b-e结将被正向偏置，随后寄生三极管开启泄放ESD电流。所述触发指Mn1、Mn4和Mn5可加速被触发指Mn2、Mn3和Mn6的开启速度，使多叉指LDMOS-SCR开启更均匀，同时器件具有较高的鲁棒性。

Claims (7)

1.一种多叉指LDMOS-SCR静电防护器件，其特征在于，包括P型衬底；

所述P型衬底中设有N型深阱；

所述N型深阱内从左到右依次设有第一P阱、所述第一P阱和第二P阱之间的N型深阱、所述第二P阱、所述第二P阱和第三P阱之间的N型深阱、所述第三P阱、第三P+阱和第四P阱之间的N型深阱以及第四P阱；

所述第一P阱内设有第一P+注入区和第一N+注入区；其中，所述第一P+注入区位于所述第一P阱左侧，所述第一N+注入区位于所述第一P阱右侧；

所述第一P阱和所述第二P阱之间的N型深阱内设有第二N+注入区和多个P+注入区Ⅰ，其中所述P+注入区Ⅰ包括从左到右依次设有第二P+注入区和第三P+注入区，所述第二N+注入区位于所述第二P+注入区和所述第三P+注入区之间；

所述第二P阱内设有多个P+注入区Ⅱ和多个N+注入区Ⅰ，其中所述P+注入区Ⅱ从左到右依次设置的是第四P+注入区、第五P+注入区和第六P+注入区，所述N+注入区Ⅰ从左到右依次设有第三N+注入区和第四N+注入区，所述第二P阱从左到右依次设有第四P+注入区、第三N+注入区、第五P+注入区、第四N+注入区和第六P+注入区；

所述第二P阱和所述第三P阱之间的N型深阱内设有第五N+注入区和多个P+注入区Ⅲ，所述P+注入区Ⅲ从左到右依次设有第七P+注入区和第八P+注入区，所述第五N+注入区位于所述第七P+注入区和所述第八P+注入区之间；

所述第三P阱内设有第九P+注入区和多个N+注入区Ⅱ，所述N+注入区Ⅱ从左到右依次设有第六N+注入区和第七N+注入区，所述第九P+注入区位于所述第六N+注入区和所述第七N+注入区之间；

所述第三P+阱和所述第四P阱之间的N型深阱内设有第八N+注入区和多个P+注入区Ⅳ，所述P+注入区Ⅳ从左到右依次设有第十P+注入区和第十一P+注入区，所述第八N+注入区位于所述第十P+注入区和所述第十一P+注入区之间；

所述第四P阱内设有第九N+注入区和多个P+注入区Ⅴ，所述P+注入区Ⅴ从左到右依次设有第十二P+注入区和第十三P+注入区，所述第九N+注入区位于所述第十二P+注入区和所述第十三P+注入区；

所述第一P+注入区、所述第三N+注入区、所述第五P+注入区、所述第四N+注入区、所述第九P+注入区、所述第九N+注入区以及所述第十三P+注入区连接阴极；所述第二P+注入区、所述第二N+注入区、所述第三P+注入区、所述第七P+注入区、所述第五N+注入区、所述第八P+注入区、所述第十P+注入区、所述第八N+注入区以及所述第十一P+注入区连接阳极；所述第一N+注入区、所述第四P+注入区、所述第六P+注入区、所述第六N+注入区、所述第七N+注入区以及所述第十二P+注入区电极短接。

2.根据权利要求1所述的多叉指LDMOS-SCR静电防护器件，其特征在于，所述第一N+注入区和所述第二P+注入区之间设有第一薄栅氧化层，所述第一薄栅氧化层上覆盖有第一多晶硅栅；所述第三P+注入区和所述第四P+注入区之间设有第二薄栅氧化层，所述第二薄栅氧化层上覆盖有第二多晶硅栅；所述第四P+注入区和所述第三N+注入区之间设有第三薄栅氧化层，所述第三薄栅氧化层上覆盖有第三多晶硅栅；所述第四N+注入区和所述第六P+注入区之间设有第四薄栅氧化层，所述第四薄栅氧化层上覆盖有第四多晶硅栅；所述第六P+注入区和所述第七P+注入区之间设有第五薄栅氧化层，所述第五薄栅氧化层上覆盖有第五多晶硅栅；所述第八P+注入区和所述第六N+注入区之间设有第六薄栅氧化层，所述第六薄栅氧化层上覆盖有第六多晶硅栅；所述第七N+注入区和所述第十P+注入区之间设有第七薄栅氧化层，所述第七薄栅氧化层上覆盖有第七多晶硅栅；所述第十一P+注入区和所述第十二P+注入区之间设有第八薄栅氧化层，所述第八薄栅氧化层上覆盖有第八多晶硅栅；所述第十二P+注入区和所述第九N+注入区之间设有第九薄栅氧化层，所述第九薄栅氧化层上覆盖有第九多晶硅栅，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述第五多晶硅栅、所述第六多晶硅栅、所述第七多晶硅栅、所述第八多晶硅栅以及所述第九多晶硅栅连接阴极。

3.根据权利要求1所述的多叉指LDMOS-SCR静电防护器件，其特征在于，所述第一P+注入区左侧和所述P型衬底右侧边缘之间设有第一场氧隔离区，所述第一N+注入区右侧和所述第二P+注入区左侧之间设有第二场氧隔离区，所述第三P+注入区右侧和所述第四P+注入区左侧之间设有第三场氧隔离区，所述第六P+注入区右侧和所述第七P+注入区左侧之间设有第四场氧隔离区，所述第八P+注入区右侧和所述第六N+注入区左侧之间设有第五场氧隔离区，所述第七N+注入区右侧和所述第十P+注入区左侧之间设有第六场氧隔离区，所述第十一P+注入区右侧和所述第十二P+注入区左侧之间设有第七场氧隔离区，所述第十三P+注入区右侧和所述P型衬底左侧边缘之间设有第八场氧隔离区。

4.根据权利要求3所述的多叉指LDMOS-SCR静电防护器件，其特征在于，所述第一场氧隔离区的左部位于P型衬底的表面，第一场氧隔离区的右部位于第一P阱的表面；所述第八场氧隔离区的左部位于第四P阱的表面，第八场氧隔离区的右部位于P型衬底的表面。

5.根据权利要求1所述的多叉指LDMOS-SCR静电防护器件，其特征在于，

所述多叉指LDMOS-SCR静电防护器件的叉指名称从左到右依次是Mn1、Mn2、Mn3、Mn4、Mn5和Mn6，所述Mn1、所述Mn4和所述Mn5是触发指，所述Mn2、所述Mn3和所述Mn6是被触发指。

6.根据权利要求5所述的多叉指LDMOS-SCR静电防护器件，其特征在于，

所述Mn1与所述Mn2共用漏极，所述Mn3与所述Mn4共用漏极，所述Mn5与所述Mn6共用漏极。

7.根据权利要求5所述的多叉指LDMOS-SCR静电防护器件，其特征在于，

所述Mn2的触发电极是所述第四P+注入区，所述Mn3的触发电极是所述第六P+注入区，所述Mn6的触发电极是所述第十二P+注入区；所述Mn1、所述Mn4和所述Mn5的源极分别是第一N+注入区、第六N+注入区和第七N+注入区，所述触发电极与所述源极短接。

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