CN108493186B - 一种pmos触发并箝拉内部电压的scr型esd防护器件 - Google Patents

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Abstract

本发明涉及一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,针对SCR结构,在N阱中添加PMOS结构,并将PMOS漏端与P阱相连接,在正向ESD脉冲下,PMOS较反向PN结更早击穿,并通过漏端P+将电流传递到P阱,抬高P阱电位,使寄生NPN管更快开启,降低器件触发电压;另外器件内部增加了可以箝拉内部电压的新寄生晶体管,抑制正反馈机制,使器件的维持电压得到提高。

Description

一种PMOS触发并箝拉内部电压的SCR型ESD防护器件
技术领域
本发明涉及一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,属于集成电路的静电放电技术领域。
背景技术
静电放电(electrostatic discharge,ESD)是指当两种带不同电荷的物体相互靠近或者接触时,两者之间的介质被击穿,形成了瞬态的电荷转移。日常生活中的ESD事件由于其电量低、作用时间短、能量小的特点,一般不会对人体造成伤害。然而在集成电路中,很多不被人体感知的ESD事件就足以对一些电子元器件造成损伤。芯片在制造、封装、测试、运输以及使用过程中,都有可能面对ESD的冲击,如果没有在芯片中添加ESD防护模块,芯片极易被打坏。随着集成电路制造工艺的不断发展,晶体管尺寸越来越小、栅氧化层变薄等一系列工艺上的变化使得ESD很容易对芯片造成伤害,发生如PN结二次击穿、栅氧化层击穿、金属线熔断等失效现象。
SCR器件由于具有较好的ESD泄放能力,已广泛应用在功率器件中ESD防护结构当中。但SCR结构却普遍存在着一些致命问题:SCR结构的开启触发电压太高,SCR结构器件由于存在NPN和PNP正反馈作用,维持电压很低。对于高压ESD器件来说,既要有高于内部电路工作电压的维持电压,又要有低于内部器件栅氧击穿的触发电压,同时还要满足高鲁棒性。这就导致了高压ESD器件的工作窗口非常小,当前大部分高压ESD防护器件已经很难满足这种要求,因此探索更多的ESD保护器件和防护结构至关重要。
发明内容
本发明所要解决的技术问题是提供一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,在ESD脉冲下,器件的触发电压得到降低,同时器件的维持电压得到增加,ESD工作窗口减小,保证器件工作稳定性。
本发明为了解决上述技术问题采用以下技术方案:本发明设计了一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,包括P衬底、N阱、P阱、第一N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第二N+注入区、第三N+注入区、第四P+注入区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区、第一多晶硅栅、第一薄栅氧化层、第二多晶硅栅、第二薄栅氧化层、第一金属件、第二金属件、第三金属件、第四金属件、第五金属件、第六金属件、第七金属件、第八金属件、第九金属件、第十金属件、第十一金属件、第十二金属件、阳极电极、阴极电极;其中,第一多晶硅栅两侧间的间距与第一薄栅氧化层两侧间的间距相等,第一多晶硅栅覆盖设置于第一薄栅氧化层上表面,且第一多晶硅栅的两侧分别与第一薄栅氧化层的两侧相对应;第二多晶硅栅两侧间的间距与第二薄栅氧化层两侧间的间距相等,第二多晶硅栅覆盖设置于第二薄栅氧化层上表面,且第二多晶硅栅的两侧分别与第二薄栅氧化层的两侧相对应;N阱(11)和P阱(12)相邻设置于P衬底(10)上表面,N阱(11)与P阱(12)之间彼此相对的侧面相对接,且N阱(11)上表面与P阱(12)上表面相平齐,N阱(11)上背向P阱(12)的侧面与P衬底(10)上的一侧面相平齐,且P阱(12)上背向N阱(11)的侧面与P衬底(10)上的一侧面相平齐;
定义N阱(11)上表面对接其与P衬底(10)侧面相平齐的侧面的边缘为起始边,以及定义P阱(12)上表面对接其与P衬底(10)侧面相平齐的侧面的边缘为终止边;在N阱上表面与P阱上表面,自起始边至终止边依次相邻设置第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第一薄栅氧化层、第二P+注入区、第三场氧隔离区、第三P+注入区、第二N+注入区、第二薄栅氧化层、第三N+注入区、第四场氧隔离区、第四P+注入区、第五场氧隔离区;其中,第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第一薄栅氧化层、第二P+注入区位于N阱上表面;第三场氧隔离区跨区域位于N阱上表面和P阱上表面;第三P+注入区、第二N+注入区、第二薄栅氧化层、第三N+注入区、第四场氧隔离区、第四P+注入区、第五场氧隔离区位于P阱上表面;起始边与第一场氧隔离区其中一侧相对接,第一场氧隔离区另一侧与第一N+注入区其中一侧相对接,第一N+注入区另一侧与第二场氧隔离区其中一侧相对接,第二场氧隔离区另一侧与第一P+注入区其中一侧相对接,第一P+注入区另一侧与第一薄栅氧化层其中一侧相对接,第一薄栅氧化层另一侧与第二P+注入区其中一侧相对接,第二P+注入区另一侧与第三场氧隔离区其中一侧相对接,第三场氧隔离区另一侧与第三P+注入区其中一侧相对接,第三P+注入区另一侧与第二N+注入区其中一侧相对接,第二N+注入区另一侧与第二薄栅氧化层其中一侧相对接,第二薄栅氧化层另一侧与第三N+注入区其中一侧相对接,第三N+注入区另一侧与第四场氧隔离区其中一侧相对接,第四场氧隔离区另一侧与第四P+注入区其中一侧相对接,第四P+注入区另一侧与第五场氧隔离区其中一侧相对接,第五场氧隔离区另一侧与终止边相对接;
第一N+注入区与第一金属件其中一端相连接,第一P+注入区与第二金属件其中一端相连接,第一多晶硅栅与第三金属件其中一端相连接,第二P+注入区与第四金属件其中一端相连接,第三P+注入区与第五金属件其中一端相连接,第二N+注入区与第六金属件其中一端相连接,第二多晶硅栅与第七金属件其中一端相连接,第三N+注入区与第八金属件其中一端相连接,第四P+注入区与第九金属件其中一端相连接;第一金属件另一端、第二金属件另一端、第三金属件另一端均与第十金属件相连接,并从第十金属件引出阳极电极,作为ESD防护器件的阳极;第四金属件另一端、第五金属件另一端、第六金属件另一端均与第十一金属件相连接,第七金属件另一端、第八金属件另一端、第九金属件另一端均与第十二金属件相连接,并从第十二金属件引出一阴极电极,作为ESD防护器件的阴极。
本发明所述一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,采用以上技术方案与现有技术相比,具有以下技术效果:
(1)本发明设计了一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,由所述第一N+注入区、第二场氧隔离区、第一P+注入区、第一薄栅氧化层、第一多晶硅栅、第二P+注入区构建PMOS结构,相比于传统结构中的PN更容易发生开启;同时通过将第二P+注入区与第三P+注入区相连接,电流会注入到P阱中,抬高P阱的电位,使结构中所寄生的NPN晶体管的射-基结P阱、第三N+注入区更容易正偏,使寄生NPN晶体管更快开启,器件的触发电压降低;
(2)本发明设计了一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,在器件开启导通后,由第二N+注入区、P阱、第三N+注入区会形成额外的一个寄生NPN晶体管,可以箝拉器件内部的电压,抑制正反馈效应,维持电压得到提高,避免器件发生闩锁效应,能够有效应对传统SCR结构在器件开启后,器件内部因为存在正反馈机制导致器件容易发生闩锁效应的问题。
附图说明
图1是传统SCR器件的结构图;
图2是本发明所设计PMOS触发并箝拉内部电压的SCR型ESD防护器件的剖面示意图。
其中,10.P衬底,11.N阱,12.P阱,13.第一N+注入区,14.第一P+注入区,15.第二P+注入区,16.第三P+注入区,17.第二N+注入区,18.第三N+注入区,19.第四P+注入区,20.第一场氧隔离区,21.第二场氧隔离区,22.第三场氧隔离区,23.第四场氧隔离区,24.第五场氧隔离区,25.第一多晶硅栅,26.第一薄栅氧化层,27.第二多晶硅栅,28.第二薄栅氧化层,29.第一金属件,30.第二金属件,31.第三金属件,32.第四金属件,33.第五金属件,34.第六金属件,35.第七金属件,36.第八金属件,37.第九金属件,38.第十金属件,39.第十一金属件,40.第十二金属件,41.阳极电极,42.阴极电极。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
如图2所示,本发明设计了一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,实际应用当中,具体包括P衬底10(P-sub)、N阱11(NW)、P阱12(PW)、第一N+注入区13、第一P+注入区14、第二P+注入区15、第三P+注入区16、第二N+注入区17、第三N+注入区18、第四P+注入区19、第一场氧隔离区20、第二场氧隔离区21、第三场氧隔离区22、第四场氧隔离区23、第五场氧隔离区24、第一多晶硅栅25、第一薄栅氧化层26、第二多晶硅栅27、第二薄栅氧化层28、第一金属件29、第二金属件30、第三金属件31、第四金属件32、第五金属件33、第六金属件34、第七金属件35、第八金属件36、第九金属件37、第十金属件38、第十一金属件39、第十二金属件40、阳极电极41、阴极电极42;其中,第一多晶硅栅25两侧间的间距与第一薄栅氧化层26两侧间的间距相等,第一多晶硅栅25覆盖设置于第一薄栅氧化层26上表面,且第一多晶硅栅25的两侧分别与第一薄栅氧化层26的两侧相对应;第二多晶硅栅27两侧间的间距与第二薄栅氧化层28两侧间的间距相等,第二多晶硅栅27覆盖设置于第二薄栅氧化层28上表面,且第二多晶硅栅27的两侧分别与第二薄栅氧化层28的两侧相对应;N阱11(NW)和P阱12(PW)相邻设置于P衬底10(P-sub)上表面,N阱11(NW)与P阱12(PW)之间彼此相对侧面相对接,且N阱11(NW)上表面与P阱12(PW)上表面相平齐,N阱11(NW)上背向P阱12(PW)的侧面与P衬底10(P-sub)上的一侧面相平齐,且P阱12(PW)上背向N阱11(NW)的侧面与P衬底10(P-sub)上的一侧面相平齐。
定义N阱11(NW)上表面对接其与P衬底10(P-sub)侧面相平齐的侧面的边缘为起始边,以及定义P阱12(PW)上表面对接其与P衬底10(P-sub)侧面相平齐的侧面的边缘为终止边;在N阱11(NW)上表面与P阱12(PW)上表面,自起始边至终止边依次相邻设置第一场氧隔离区20、第一N+注入区13、第二场氧隔离区21、第一P+注入区14、第一薄栅氧化层26、第二P+注入区15、第三场氧隔离区22、第三P+注入区16、第二N+注入区17、第二薄栅氧化层28、第三N+注入区18、第四场氧隔离区23、第四P+注入区19、第五场氧隔离区24;其中,第一场氧隔离区20、第一N+注入区13、第二场氧隔离区21、第一P+注入区14、第一薄栅氧化层26、第二P+注入区15位于N阱11(NW)上表面;第三场氧隔离区22跨区域位于N阱11(NW)上表面和P阱12(PW)上表面;第三P+注入区16、第二N+注入区17、第二薄栅氧化层28、第三N+注入区18、第四场氧隔离区23、第四P+注入区19、第五场氧隔离区24位于P阱12(PW)上表面;起始边与第一场氧隔离区20其中一侧相对接,第一场氧隔离区20另一侧与第一N+注入区13其中一侧相对接,第一N+注入区13另一侧与第二场氧隔离区21其中一侧相对接,第二场氧隔离区21另一侧与第一P+注入区14其中一侧相对接,第一P+注入区14另一侧与第一薄栅氧化层26其中一侧相对接,第一薄栅氧化层26另一侧与第二P+注入区15其中一侧相对接,第二P+注入区15另一侧与第三场氧隔离区22其中一侧相对接,第三场氧隔离区22另一侧与第三P+注入区16其中一侧相对接,第三P+注入区16另一侧与第二N+注入区17其中一侧相对接,第二N+注入区17另一侧与第二薄栅氧化层28其中一侧相对接,第二薄栅氧化层28另一侧与第三N+注入区18其中一侧相对接,第三N+注入区18另一侧与第四场氧隔离区23其中一侧相对接,第四场氧隔离区23另一侧与第四P+注入区19其中一侧相对接,第四P+注入区19另一侧与第五场氧隔离区24其中一侧相对接,第五场氧隔离区24另一侧与终止边相对接。
第一N+注入区13与第一金属件29其中一端相连接,第一P+注入区14与第二金属件30其中一端相连接,第一多晶硅栅25与第三金属件31其中一端相连接,第二P+注入区15与第四金属件32其中一端相连接,第三P+注入区16与第五金属件33其中一端相连接,第二N+注入区17与第六金属件34其中一端相连接,第二多晶硅栅27与第七金属件35其中一端相连接,第三N+注入区18与第八金属件36其中一端相连接,第四P+注入区19与第九金属件37其中一端相连接;第一金属件29另一端、第二金属件30另一端、第三金属件31另一端均与第十金属件38相连接,并从第十金属件38引出阳极电极41,作为ESD防护器件的阳极;第四金属件32另一端、第五金属件33另一端、第六金属件34另一端均与第十一金属件39相连接,第七金属件35另一端、第八金属件36另一端、第九金属件37另一端均与第十二金属件40相连接,并从第十二金属件40引出一阴极电极42,作为ESD防护器件的阴极。
具体的实际应用当中,与传统如图1所示SCR结构相比,本发明设计了一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,当正向ESD脉冲加在器件的阳极时,由所述第一N+注入区13、第二场氧隔离区21、第一P+注入区14、第一薄栅氧化层26、第一多晶硅栅25、第二P+注入区15形成的PMOS结构,相比于传统结构中的PN更容易发生开启,同时通过将第二P+注入区15与第三P+注入区16相连接,电流会注入到P阱12(PW)中,抬高P阱12(PW)的电位,使结构中寄生的NPN晶体管的射-基结P阱12(PW)、第三N+注入区18更容易正偏,使寄生NPN晶体管更快开启,器件的触发电压降低。并且传统SCR结构在器件开启后,器件内部因为存在正反馈机制导致器件容易发生闩锁效应,本发明提出的PMOS触发并箝拉内部电压的SCR型ESD防护器件在开启导通后,由第二N+注入区17、P阱12(PW)、第三N+注入区18会形成额外的一个寄生NPN晶体管,可以箝拉器件内部的电压,抑制正反馈效应,维持电压得到提高,避免器件发生闩锁效应。
上面结合附图对本发明的实施方式作了详细说明,但是本发明并不限于上述实施方式,在本领域普通技术人员所具备的知识范围内,还可以在不脱离本发明宗旨的前提下做出各种变动。

Claims (1)

1.一种PMOS触发并箝拉内部电压的SCR型ESD防护器件,其特征在于:包括P衬底(10)、N阱(11)、P阱(12)、第一N+注入区(13)、第一P+注入区(14)、第二P+注入区(15)、第三P+注入区(16)、第二N+注入区(17)、第三N+注入区(18)、第四P+注入区(19)、第一场氧隔离区(20)、第二场氧隔离区(21)、第三场氧隔离区(22)、第四场氧隔离区(23)、第五场氧隔离区(24)、第一多晶硅栅(25)、第一薄栅氧化层(26)、第二多晶硅栅(27)、第二薄栅氧化层(28)、第一金属件(29)、第二金属件(30)、第三金属件(31)、第四金属件(32)、第五金属件(33)、第六金属件(34)、第七金属件(35)、第八金属件(36)、第九金属件(37)、第十金属件(38)、第十一金属件(39)、第十二金属件(40)、阳极电极(41)、阴极电极(42);其中,第一多晶硅栅(25)两侧间的间距与第一薄栅氧化层(26)两侧间的间距相等,第一多晶硅栅(25)覆盖设置于第一薄栅氧化层(26)上表面,且第一多晶硅栅(25)的两侧分别与第一薄栅氧化层(26)的两侧相对应;第二多晶硅栅(27)两侧间的间距与第二薄栅氧化层(28)两侧间的间距相等,第二多晶硅栅(27)覆盖设置于第二薄栅氧化层(28)上表面,且第二多晶硅栅(27)的两侧分别与第二薄栅氧化层(28)的两侧相对应;N阱(11)和P阱(12)相邻设置于P衬底(10)上表面,N阱(11)与P阱(12)之间彼此相对的侧面相对接,且N阱(11)上表面与P阱(12)上表面相平齐,N阱(11)上背向P阱(12)的侧面与P衬底(10)上的一侧面相平齐,且P阱(12)上背向N阱(11)的侧面与P衬底(10)上的一侧面相平齐;
定义N阱(11)上表面对接其与P衬底(10)侧面相平齐的侧面的边缘为起始边,以及定义P阱(12)上表面对接其与P衬底(10)侧面相平齐的侧面的边缘为终止边;在N阱(11)上表面与P阱(12)上表面,自起始边至终止边依次相邻设置第一场氧隔离区(20)、第一N+注入区(13)、第二场氧隔离区(21)、第一P+注入区(14)、第一薄栅氧化层(26)、第二P+注入区(15)、第三场氧隔离区(22)、第三P+注入区(16)、第二N+注入区(17)、第二薄栅氧化层(28)、第三N+注入区(18)、第四场氧隔离区(23)、第四P+注入区(19)、第五场氧隔离区(24);其中,第一场氧隔离区(20)、第一N+注入区(13)、第二场氧隔离区(21)、第一P+注入区(14)、第一薄栅氧化层(26)、第二P+注入区(15)位于N阱(11)上表面;第三场氧隔离区(22)跨区域位于N阱(11)上表面和P阱(12)上表面;第三P+注入区(16)、第二N+注入区(17)、第二薄栅氧化层(28)、第三N+注入区(18)、第四场氧隔离区(23)、第四P+注入区(19)、第五场氧隔离区(24)位于P阱(12)上表面;起始边与第一场氧隔离区(20)其中一侧相对接,第一场氧隔离区(20)另一侧与第一N+注入区(13)其中一侧相对接,第一N+注入区(13)另一侧与第二场氧隔离区(21)其中一侧相对接,第二场氧隔离区(21)另一侧与第一P+注入区(14)其中一侧相对接,第一P+注入区(14)另一侧与第一薄栅氧化层(26)其中一侧相对接,第一薄栅氧化层(26)另一侧与第二P+注入区(15)其中一侧相对接,第二P+注入区(15)另一侧与第三场氧隔离区(22)其中一侧相对接,第三场氧隔离区(22)另一侧与第三P+注入区(16)其中一侧相对接,第三P+注入区(16)另一侧与第二N+注入区(17)其中一侧相对接,第二N+注入区(17)另一侧与第二薄栅氧化层(28)其中一侧相对接,第二薄栅氧化层(28)另一侧与第三N+注入区(18)其中一侧相对接,第三N+注入区(18)另一侧与第四场氧隔离区(23)其中一侧相对接,第四场氧隔离区(23)另一侧与第四P+注入区(19)其中一侧相对接,第四P+注入区(19)另一侧与第五场氧隔离区(24)其中一侧相对接,第五场氧隔离区(24)另一侧与终止边相对接;
第一N+注入区(13)与第一金属件(29)其中一端相连接,第一P+注入区(14)与第二金属件(30)其中一端相连接,第一多晶硅栅(25)与第三金属件(31)其中一端相连接,第二P+注入区(15)与第四金属件(32)其中一端相连接,第三P+注入区(16)与第五金属件(33)其中一端相连接,第二N+注入区(17)与第六金属件(34)其中一端相连接,第二多晶硅栅(27)与第七金属件(35)其中一端相连接,第三N+注入区(18)与第八金属件(36)其中一端相连接,第四P+注入区(19)与第九金属件(37)其中一端相连接;第一金属件(29)另一端、第二金属件(30)另一端、第三金属件(31)另一端均与第十金属件(38)相连接,并从第十金属件(38)引出阳极电极(41),作为ESD防护器件的阳极;第四金属件(32)另一端、第五金属件(33)另一端、第六金属件(34)另一端均与第十一金属件(39)相连接,第七金属件(35)另一端、第八金属件(36)另一端、第九金属件(37)另一端均与第十二金属件(40)相连接,并从第十二金属件(40)引出一阴极电极(42),作为ESD防护器件的阴极。
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CN111668209B (zh) * 2020-06-10 2022-03-15 电子科技大学 一种低漏电的用于低压esd防护的可控硅整流器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573566B2 (en) * 2001-07-09 2003-06-03 United Microelectronics Corp. Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
US6750515B2 (en) * 2002-02-05 2004-06-15 Industrial Technology Research Institute SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection
CN107731814A (zh) * 2017-11-15 2018-02-23 淮阴师范学院 一种内嵌低触发电压pnp结构的双向esd防护结构

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Denomination of invention: A SCR ESD protection device with PMOS triggering and clamping internal voltage

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Application publication date: 20180904

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Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

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Denomination of invention: SCR type ESD protection device for PMOS triggering and clamping internal voltage

Granted publication date: 20200804

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