CN208954984U - 晶圆堆叠结构与芯片堆叠结构 - Google Patents

Abstract

本公开提供一种晶圆堆叠结构与芯片堆叠结构。晶圆堆叠结构包括：第一晶圆，上表面包括设置为连接第一信号的第一焊盘；第一重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线，所述第一布线包括第一引线垫；第二晶圆，底面键合于所述第一重布线层，上表面包括设置为连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；第二重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔和所述第二焊盘的第二布线，所述第二布线包括第二引线垫。本公开提供的晶圆堆叠结构可以提高制造堆叠结构的芯片的良品率。

Description

晶圆堆叠结构与芯片堆叠结构

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种能够改善晶圆间电连接效果的晶圆堆叠结构与使用该晶圆堆叠结构制作的芯片堆叠结构。

背景技术

在集成电路制造过程中，对多个芯片进行堆叠并建立机械连接和电连接是减小集成电路体积的重要方法。现行的做法如图1A和图1B所示，通常先对需要堆叠的各芯片制作TSV(Through Silicon Vias，硅通孔)，然后形成每个TSV的凸点(Micro-Bump)，最后使用片对片或片对晶圆的方式进行定位键合，利用各凸点和TSV实现上层芯片和下层芯片的电连接。

首先，在片对片或片对晶圆的键合过程中，效率低导致成本高。另外，需要预先对各芯片制作TSV，并制作凸点，在键合过程中定位失误、连接失误的风险较大，容易导致上下层芯片之间的电连接通路断开，造成良品率下降。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种晶圆堆叠结构与芯片堆叠结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的芯片堆叠成本高、连接失误几率大、良品率低等缺点。

根据本公开的第一方面，提供一种晶圆堆叠结构，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线，所述第一布线包括第一引线垫；

第二晶圆，底面键合于所述第一重布线层，上表面包括设置为连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔和所述第二焊盘的第二布线，所述第二布线包括第二引线垫。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第一晶圆与所述第一重布线层键合之后。

根据本公开的第二方面，提供一种芯片堆叠结构，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线，所述第一布线包括第一引线垫；

第二芯片，底面键合于所述第一重布线层，上表面包括设置为连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔和所述第二焊盘的第二布线，所述第二布线包括第二引线垫。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第一芯片与所述第一重布线层键合之后。

根据本公开的第三方面，提供一种晶圆堆叠结构，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接所述第一布线的第二布线，所述第二布线包括第一引线垫；

第二晶圆，底面键合于所述第一上重布线层，上表面设置有连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第二焊盘和所述第一硅通孔的第三布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接所述第三布线的第四布线，所述第四布线包括第二引线垫。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第一晶圆与所述第一上重布线层键合之后。

根据本公开的第四方面，提供一种芯片堆叠结构，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接所述第一布线的第二布线，所述第二布线包括第一引线垫；

第二芯片，底面键合于所述第一上重布线层，上表面设置有连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二芯片之上，包括电连接于所述第二焊盘和所述第一硅通孔的第三布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接所述第三布线的第四布线，所述第四布线包括第二引线垫。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第一芯片与所述第一上重布线层键合之后。

本公开实施例提供的晶圆堆叠结构和芯片堆叠结构，通过先键合晶圆、再制作TSV的方式，使用一层或两层重布线层实现晶圆相同位置相同信号焊盘之间的串联，可以避免相关技术中对TSV进行机械对位和电连接的失误，仅需制作晶圆间机械连接即可实现位于不同晶圆层相同位置的焊盘的信号的串联，无需制作凸点，减少了凸点对良品率的负面影响，降低了堆叠结构的芯片的制造成本，提高了良品率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A和图1B是相关技术中晶圆叠合结构的示意图。

图2是本公开示例性实施例中晶圆堆叠结构的示意图。

图3A～图3E示意性示出本公开示例性实施例中晶圆堆叠结构的制造工艺示意图。

图4是一个实施例中晶圆堆叠结构的示意图。

图5是本公开示例性实施例中另一种晶圆堆叠结构的示意图。

图6A～图6F是图5所示晶圆堆叠结构的制造工艺示意图。

图7A和图7B是图6F所示晶圆堆叠结构的俯视图。

图8是一个实施例中晶圆堆叠结构的示意图。

图9是本公开示例性实施例中一种芯片堆叠结构的示意图。

图10是本公开示例性实施例中又一种芯片堆叠结构的示意图。

图11是图9和图10所示芯片堆叠结构的制造过程示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、结构、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器结构和/或微控制器结构中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图2示意性示出本公开示例性实施例中晶圆堆叠结构的示意图。

参考图2，晶圆堆叠结构100可以包括：

第一晶圆10，上表面包括设置为连接第一信号S1的第一焊盘P1-S1；

第一重布线层11，位于第一晶圆10之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1，第一布线C1-S1包括第一引线垫PV1；

第二晶圆20，底面键合于第一重布线层11，上表面包括设置为连接第一信号S1且位置对应于第一焊盘P1-S1的第二焊盘P2-S1和底部电连接于第一引线垫PV1的第一硅通孔TSV1；

第二重布线层21，位于第二晶圆20之上，包括电连接于第一硅通孔TSV1和第二焊盘P2-S1的第二布线C2-S1，第二布线C2-S1包括第二引线垫PV2。

图3A～图3E是使用图2所示的晶圆堆叠结构的制作过程示意图。

图3A为第一晶圆10，上表面设置有连接第一信号S1的第一焊盘P1-S1。

图3B为在第一晶圆10上制作第一重布线层11，第一重布线层11设置有第一布线C1-S1，上表面设置有第一引线垫PV1。其中，该第一布线可以为金属结构，例如为铜。

虽然图3A～图3E展示了第一晶圆10不包括TSV的实施例，可以理解的是，在其他实施例中第一晶圆10也可以包括电连接于该第一信号的TSV，相应的，第一布线与该TSV相连。

在图3B所示的实施例中，第一引线垫PV1与第一焊盘P1-S1在水平方向上的距离为L1，且L1≠0，本领域技术人员可以自行设置第一引线垫PV1与第一焊盘P1-S1的相对位置的方向。

图3C为将第二晶圆20键合于第一上重布线层11的示意图。该第二晶圆20的上表面包括设置为连接于第一信号S1的第二焊盘P2-S1。

本领域技术人员可以理解的是，键合过程可以包括首先对第一重布线层的上表面进行化学机械抛光(Chemical Mechanical Polishing，CMP)，然后使用等离子体对第一重布线层的表面进行活化，最后在活化表面键合第二晶圆，本公开于此不再赘述。

图3C所示实施例中，在第二晶圆20和第一重布线层11之间，需要包括隔离第一布线C1-S1与第二晶圆20的结构。例如，可以通过对第一重布线层的上表面生长氧化层或其他绝缘层来隔离C1-S1与第二晶圆20。或者，在一些实施例中，可以在制作时控制C1-S1的位置低于第一重布线层11的上表面。这种方式例如可以通过在使用大马士革工艺制作C1-S1后，再次对C1-S1沉积第一重布线层的介质材料，使该介质材料覆盖C1-S1而仅露出PV1。或者，也可以预先对第二晶圆的底部进行绝缘处理。层间绝缘的方式可以有多种，本领域技术人员可以根据实际情况自行设置。

图3D是在对应于PV1的位置对第二晶圆20制作第一硅通孔TSV1并填充的示意图。

在一些实施例中，可以在第二晶圆对应于第一引线垫的位置制作贯通孔，贯通孔的底部露出第一引线垫，接下来填充导电材料于该贯通孔，导电材料包括金属。

图3E是在第二晶圆上沉积第一介质并制作连接该第二焊盘和第一硅通孔的第二布线以形成第二重布线层的示意图。

由此，第一焊盘通过第一硅通孔(TSV1)和第一布线、第二布线与第二焊盘串联，无需通过凸点即可实现焊盘之间的电连接，避免了相关技术中芯片堆叠过程容易引起的漏料、虚焊、对位不准等问题。

参考图3A～图3E所示步骤进行重复操作，可以仅通过一层重布线层实现多层晶圆的堆叠以及不同层晶圆中位置相同、连接信号相同的焊盘之间的串联，如图4所示，由此避免了相关技术中对晶圆堆叠结构进行电连接过程中产生的漏料、虚焊、对位不准等问题，提高良品率。

图5是本公开提供的另一种晶圆堆叠结构的示意图。

参考图5，晶圆堆叠结构500可以包括：

第一晶圆10，上表面包括设置为连接第一信号S1的第一焊盘P1-S1；

第一下重布线层11，位于第一晶圆10之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1；

第一上重布线层12，位于第一下重布线层11之上，包括电连接第一布线C1-S1的第二布线C2-S1，第二布线C2-S1包括第一引线垫PV1；

第二晶圆20，底面键合于第一上重布线层12，上表面设置有连接第一信号S1且位置对应于第一焊盘P1-S1的第二焊盘P2-S1和底部电连接于第一引线垫PV1的第一硅通孔TSV1；

第二下重布线层21，位于第二晶圆20之上，包括电连接于第二焊盘P2-S1和第一硅通孔TSV1的第三布线C3-S1；

第二上重布线层22，位于第二下重布线层21之上，包括电连接第三布线C3-S1的第四布线C4-S1，第四布线C4-S1包括第二引线垫PV2。

图6A～图6E是图5所示的晶圆堆叠结构的制作过程示意图。

图6A为第一晶圆10，第一晶圆10的上表面包括设置为连接第一信号S1的第一焊盘P1-S1。

图6B为在第一晶圆10上顺次制作第一下重布线层11、第一上重布线层12的示意图。第一下重布线层11包括电连接第一焊盘P1-S1的第一布线C1-S1，第一上重布线层12包括电连接第一布线C1-S1的第二布线C2-S1，第二布线C2-S1包括第一引线垫PV1。其中，第一布线和第二布线例如可以为金属结构。

虽然图6A～图6E展示了第一晶圆10不包括TSV的实施例，可以理解的是，在其他实施例中第一晶圆10也可以包括电连接于第一信号的TSV，相应的，第一下重布线层和第一上重布线层可以包括与第一信号相连的布线。

在图6B所示的实施例中，第一引线垫PV1与第一焊盘P1-S1在水平方向上的距离为L1，且L1≠0，本领域技术人员可以自行设置第一引线垫PV1与第一焊盘P1-S1的相对位置的方向。

图6C为将第二晶圆20键合于第一上重布线层12的示意图。该第二晶圆10的上表面包括设置为同样连接于该第一信号S1的第二焊盘P2-S1。

本领域技术人员可以理解的是，键合过程可以包括首先对第一上重布线层的上表面进行化学机械抛光(Chemical Mechanical Polishing，CMP)，然后使用等离子体对第一上重布线层的表面进行活化，最后在活化表面键合第二晶圆，本公开于此不再赘述。

图6C所示实施例中，在第二晶圆20和第一上重布线层12之间，需要包括隔离第二布线C2-S1与第二晶圆20的结构。例如，可以通过对第一上重布线层12的上表面生长氧化层或其他绝缘层来隔离C2-S1与第二晶圆20。或者，在一些实施例中，可以在制作时控制C2-S1的位置低于第一上重布线层12的上表面。这种方式例如可以通过在使用大马士革工艺制作C2-S1后，再次对C2-S1沉积第一上重布线层12的介质材料，使该介质材料覆盖C2-S1而仅露出PV1。或者，也可以预先对第二晶圆20或第二晶圆20的底部进行绝缘处理。层间绝缘的方式可以有多种，本领域技术人员可以根据实际情况自行设置。

图6D是在对应于PV1的位置对第二晶圆20制作第一硅通孔TSV1并填充的示意图。在一些实施例中，可以在第二晶圆对应于第一引线垫的位置制作贯通孔，贯通孔的底部连接第一引线垫；填充导电材料于贯通孔，导电材料包括金属。

图6E和图6F是在第二晶圆20上沉积第一介质并制作连接该第二焊盘P2-S1和第一硅通孔PV1的第三布线C3-S1以形成第二下重布线层21的示意图。接下来，在第二下重布线层21上沉积第二介质并制作电连接该第三布线的第四布线C4-S1和第二引线垫PV2以形成第二上重布线层22，该第二介质可以和第一介质相同，也可以不同，例如为不同氧化物。值得注意的是，在沉积第二下重布线层21、第二上重布线层之前还包括对沉积位置进行CMP的过程(对第二晶圆20和第二下重布线层21进行CMP)。

如此，本实施例通过一个下重布线层实现了第一硅通孔与焊盘的连接，即无需制作凸点即可实现将第一焊盘的信号引出到第二晶圆20之上，避免了相关技术中晶圆堆叠过程容易引起的漏料、虚焊、对位不准等问题；通过一个上重布线层实现了对引线垫位置的调整，可以为电路设计提供更多空间。

图7A和图7B分别是第二下重布线层和第二上重布线层的俯视图。参考图7A、图7B和图6F，在同一平面上，本领域技术人员可以自行设置布线的形状。

在另一些实施例中，可以通过以下步骤制作晶圆堆叠结构：

1.在第一晶圆上顺次制作第一下重布线层、第一上重布线层以将第一焊盘的信号引出到第一引线垫；

2.将第二晶圆键合于第一上重布线层；

3.对第二晶圆沉积第一介质；

4.对第二晶圆和第一介质对应于第一引线垫的位置刻蚀贯通孔；

5.在第一介质中刻蚀连接该贯通孔的引线槽和连接第二焊盘的引线槽；

6.填充导电材料于该贯通孔和该引线槽中，以形成第一硅通孔和电连接于第一硅通孔、第二焊盘的第三布线和第二下重布线层；

7.对第二下重布线层进行CMP(化学机械抛光)；

8.对第二下重布线层沉积第二介质；

9.对第二介质刻蚀引线槽并填充导电材料，以形成电连接该第三布线的第四布线、第二引线垫和第二上重布线层。

10.对第二上重布线层进行CMP。

可以理解的是，虽然本公开实施例以连接同一个信号的焊盘为例，在其他实施例中，不同层的晶圆还可以设置有连接其他信号的焊盘，只要连接相同信号的焊盘在垂直方向上位置对应即可应用本公开提供的方法和结构，如图8所示。

本公开实施例通过先键合晶圆再制作TSV，并通过一层或两层重布线层(RDL)将各层晶圆中相对位置相同且连接信号相同的焊盘串联，可以一次实现TSV对下层信号的机械对位和电连接，且由于无需制作凸点，可以有效避免相关技术造成的良品率下降的问题，降低制造成本。

图9和图10是两种芯片堆叠结构的示意图。

参考图9，芯片堆叠结构900可以包括：

第一芯片1，上表面包括设置为连接第一信号S1的第一焊盘P1-S1；

第一重布线层2，位于第一芯片1之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1，第一布线C1-S1包括第一引线垫PV1；

第二芯片3，底面键合于第一重布线层2，上表面包括设置为连接第一信号S1且位置对应于第一焊盘P1-S1的第二焊盘P2-S1和底部电连接于第一引线垫PV1的第一硅通孔TSV1；

第二重布线层4，位于第二芯片3之上，包括电连接于第一硅通孔TSV1和第二焊盘P2-S1的第二布线C2-S1，第二布线C2-S1包括第二引线垫PV2。

参考图10，芯片堆叠结构1000可以包括：

第一芯片1，上表面包括设置为连接第一信号S1的第一焊盘P1-S1；

第一下重布线层2，位于第一芯片1之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1；

第一上重布线层3，位于第一下重布线层2之上，包括电连接第一布线C1-S1的第二布线C2-S1，第二布线C2-S1包括第一引线垫PV1；

第二芯片4，底面键合于第一上重布线层3，上表面设置有连接第一信号S1且位置对应于第一焊盘P1-S1的第二焊盘P2-S1和底部电连接于第一引线垫PV1的第一硅通孔TSV1；

第二下重布线层5，位于第二芯片之上，包括电连接于第二焊盘P2-S1和第一硅通孔TSV1的第三布线C3-S1；

第二上重布线层6，位于第二下重布线层之上，包括电连接第三布线C3-S1的第四布线C4-S1，第四布线C4-S1包括第二引线垫PV2。

虽然图9和图10示出的芯片堆叠结构仅包括两层芯片，可以理解的是，本领域技术人员可以根据实际需求和以上实施例自行设置芯片堆叠的层数，本公开不以此为限。

值得一提的是，本公开实施例提供的晶圆堆叠结构均由本公开实施例提供的晶圆堆叠方法制作而来。

图11是图9和图10中芯片堆叠结构形成过程的示意图。即通过将本公开实施例提供的晶圆堆叠结构进行划片切割以形成预设数量个芯片。这种芯片不具有凸点结构，层间通过重布线层和底部直接连接重布线层的TSV实现电连接，具有较高的可靠性，可以避免相关技术中芯片偶尔存在的电连接不稳定问题。

此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (8)

1.一种晶圆堆叠结构，其特征在于，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线，所述第一布线包括第一引线垫；

第二晶圆，底面键合于所述第一重布线层，上表面包括设置为连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔和所述第二焊盘的第二布线，所述第二布线包括第二引线垫。

2.如权利要求1所述的晶圆堆叠结构，其特征在于，所述第一硅通孔制作于所述第二晶圆和所述第一重布线层键合之后。

3.一种芯片堆叠结构，其特征在于，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线，所述第一布线包括第一引线垫；

第二芯片，底面键合于所述第一重布线层，上表面包括设置为连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔和所述第二焊盘的第二布线，所述第二布线包括第二引线垫。

4.如权利要求3所述的芯片堆叠结构，其特征在于，所述第一硅通孔制作于所述第二芯片和所述第一重布线层键合之后。

5.一种晶圆堆叠结构，其特征在于，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接所述第一布线的第二布线，所述第二布线包括第一引线垫；

第二晶圆，底面键合于所述第一上重布线层，上表面设置有连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第二焊盘和所述第一硅通孔的第三布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接所述第三布线的第四布线，所述第四布线包括第二引线垫。

6.如权利要求5所述的晶圆堆叠结构，其特征在于，所述第一硅通孔制作于所述第二晶圆和所述第一上重布线层键合之后。

7.一种芯片堆叠结构，其特征在于，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接所述第一布线的第二布线，所述第二布线包括第一引线垫；

第二芯片，底面键合于所述第一上重布线层，上表面设置有连接所述第一信号且位置对应于所述第一焊盘的第二焊盘和底部电连接于所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二芯片之上，包括电连接于所述第二焊盘和所述第一硅通孔的第三布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接所述第三布线的第四布线，所述第四布线包括第二引线垫。

8.如权利要求7所述的芯片堆叠结构，其特征在于，所述第一硅通孔制作于所述第二芯片和所述第一上重布线层键合之后。