KR20230038237A - 복수의 칩을 포함하는 양자 컴퓨팅 회로 및 그 제조 방법 - Google Patents
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Abstract
양자 컴퓨팅 회로는 적어도 하나의 큐비트를 갖는 제1 칩, 및 큐비트 외에 적어도 다른 양자 회로 소자를 갖는 제2 칩을 포함한다. 상기 제1 칩 및 제2 칩은 플립-칩 구성으로 함께 적층되고 본딩 범프들을 포함하는 범프 본딩으로 서로 부착된다.
Description
본 발명은 일반적으로 양자 컴퓨팅 하드웨어 기술에 관한 것이다. 특히 본 발명은 유리한 구조적 솔루션의 양자 컴퓨팅 회로에 관한 것이다.
양자 컴퓨팅에 사용되는 하드웨어는 초전도성 칩들을 기반으로 한다. 이 용어는 일반적으로 포토리소그래피, 마이크로머시닝 및/또는 기타 적절한 방법을 사용하여 적어도 일부가 초전도 재료로 만들어진 다수의 미세한 규모의 회로 소자가 기판 상에 생성된 디바이스를 의미하는 데 사용된다. 양자 공정은 하나 이상의 큐비트를 포함하는 회로 소자들의 선택과 양자 컴퓨팅 연산에 하나 이상의 큐비트를 사용할 수 있는 배열 장치의 상호 연결을 포함하는 초전도성 칩이다.
양자 공정에 필요할 수 있는 회로 소자의 예에는 큐비트, 공진기, 커플러, 큐비트 리셋 회로, 반도체 양자점, 단일 전자 트랜지스터, 증폭기 등이 포함되지만 이에 국한되지 않는다. 이 중에서, 큐비트 리셋 회로는 예를 들어 약자 QCR로 알려진 양자 회로 냉각기(quantum circuit refrigerator)들을 포함할 수 있다. 양자 프로세서의 정확한 조성이 무엇이든, 그 제조 공정 동안 필요로 되는 다양한 재료들 및 처리 단계들로부터 뿐만 아니라, 완성된 양자 프로세서에서 다양한 회로 소자들 사이의 원하지 않는 상호작용들로부터 문제들이 발생할 수도 있다는 것이 발견되었다.
일 예로서, 제조자는 매우 높은 품질의 큐비트들을 생산하도록 최적화된 공정을 가질 수도 있다. 그러나, 그 공정은 양자 프로세서들과 같은 더 복잡한 초전도 칩들을 제조하는 데 그와 같이 적합하지 않을 수도 있는데, 그 이유는 다른 회로 소자들에 대해 필요한 재료들 및/또는 공정 단계들 중 일부가 큐비트들에 대해 필요한 것들과 양립될 수 없기 때문이다. 그 결과는 재료들 및/또는 공정 단계들이 개별 회로 소자에 대해 정확히 최적이 아닐 수 있더라도 모든 회로 소자에 합리적으로 적합한 절충안이 되는 경우가 많다.
다른 예로서, 양자 프로세서의 큐비트들 및 기타 회로 요소들은 양자 컴퓨팅에 필수적인 다양한 원하는 상호 작용을 가질 수도 있지만, 소산(dissipation)을 유발하고 큐비트 상태의 가간섭성 시간(coherence time)을 단축하는 바람직하지 않은 방식으로 상호 작용할 수도 있다. 이러한 현상은 양자 정보 손실의 원인이다.
재료들 및/또는 공정 단계들 및/또는 회로 연산의 더 양호한 최적화를 가능하게 할 양자 컴퓨팅 회로들에 대한 회로 설계 및 제조 방법들에서의 솔루션들에 대한 명확한 필요성이 존재한다.
본 발명은 관련된 재료 및/또는 공정 단계들의 최적화를 가능하게 하는 양자 컴퓨팅 회로 및 이의 제조 방법을 제시하기 위한 것이다. 본 발명은 또한 양자 컴퓨팅 회로 내의 모든 또는 적어도 대부분의 회로 소자의 최적 성능에 도달하는 것을 가능하게 하는 것이다.
본 발명의 목적들은 플립-칩 접근법을 사용하여 달성되며, 여기서 회로 소자들―이의 제조 및/또는 운용은 함께 양립할 수 없는 양태들을 수반할 수 있음―이 개별 칩들 상에 제조되고, 이 칩들은 후속적으로 샌드위치 구성으로 함께 부착된다.
제1 양태에 따르면, 적어도 하나의 큐비트를 갖는 제1 칩, 및 큐비트 외에 적어도 다른 양자 회로 소자를 갖는 제2 칩을 포함하는 양자 컴퓨팅 회로가 제공된다. 상기 제1 칩 및 제2 칩은 플립-칩 구성으로 함께 적층되고 본딩 범프들을 포함하는 범프 본딩으로 서로 부착된다.
일 실시예에 따르면, 상기 제1 칩은 제1 세트의 구성 재료들로 제조되고 상기 제2 칩은 제2 세트의 구성 재료들로 제조된다. 이러한 경우에, 상기 제1 세트 및 제2 세트는 적어도 부분적으로 상이한 구성 재료들로 구성된다. 이것은 큐비트들을 제조할 때 큐비트(들)의 불리한 오염을 야기할 수 있는 이러한 재료들의 사용을 회피할 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 제2 세트의 구성 재료들은 상기 제1 세트의 구성 재료들에 존재하지 않고 산화 알루미늄, 구리, 팔라듐, 기타 비-초전도 금속 중 하나인 적어도 하나의 재료를 포함한다. 이것은 특히 이러한 종류의 재료들에 의한 오염을 회피할 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 제1 칩은 제1 시퀀스의 제조 단계들로 구성된 제1 제조 공정에서 제조된 칩이고, 상기 제2 칩은 제2 시퀀스의 제조 단계들로 구성된 제2 제조 공정에서 제조된 칩이다. 상기 제1 시퀀스 및 제2 시퀀스는 적어도 부분적으로 상이한 시퀀스의 제조 단계들일 수 있다. 이것은 큐비트(들)를 제조하기 위해 필요하지 않고 큐비트(들)에 해로운 영향을 야기할 수 있는 제조 단계들을 큐비트(들)에 적용하는 것을 회피할 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 본딩 범프들 중 적어도 일부는 갈바니 전도성이고 상기 제1 칩과 제2 칩 사이에 갈바니 전도성 콘택들을 구성한다. 이것은 제1 칩 및 제2 칩 사이에서, 신호 라인들이 양방향으로 라우팅될 수 있고/거나, 접지 평면들 및 다른 전도성 구성들이 함께 연결될 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 제1 칩 및 제2 칩 중 하나는 대규모 칩이고 상기 제1 칩 및 제2 칩 중 다른 하나는 상기 플립-칩 구성에서 상기 대규모 칩의 일부만을 덮는 소규모 칩이다. 이것은 대규모 칩의 노출된 영역이 양자 컴퓨팅 회로와의 양방향 연결부를 만들기 위해 사용될 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 대규모 칩은 상기 소규모 칩에 의해 덮이지 않는 상기 소규모 칩을 마주보는 표면의 해당 부분 상에 적어도 제1 콘택 패드를 포함한다. 그러면, 상기 대규모 칩은 상기 제1 콘택 패드와 제1 갈바니 전도성 본딩 범프를 연결하는 제1 연결부를 포함할 수 있다. 상기 소규모 칩은 상기 제1 갈바니 전도성 본딩 범프와 상기 소규모 칩 상의 제1 양자 회로 소자를 연결하는 제2 연결부를 포함할 수 있다. 상기 제1 콘택 패드는 상기 제1 양자 회로 소자에 대한 신호 연결부를 구성할 수 있다. 이것은 소규모 칩들 상의 컴포넌트들에 대한 신호 연결부들이 대규모 칩 상의 콘택 패드들을 통해 만들어질 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 소규모 칩은 상기 대규모 칩으로부터 먼 쪽을 바라보는 자신의 표면 상에 제2 콘택 패드, 및 제1 전도성 비아를 통해, 상기 제2 콘택 패드를 상기 대규모 칩을 바라보는 상기 소규모 칩의 표면 상의 제2 양자 회로 소자에 연결하는 제3 연결부를 포함한다. 이것은 소규모 칩 상의 컴포넌트들에 대한 신호 연결부들이 소규모 칩의 노출된 표면 상의 콘택 패드들을 통해 만들어질 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 대규모 칩은, 상기 소규모 칩에 의해 덮이는 상기 소규모 칩을 향하는 대규모 칩의 표면의 부분 상의 제3 양자 회로 소자를, 상기 소규모 칩으로부터 먼 쪽을 바라보는 상기 대규모 칩의 표면 상에 적어도 부분적으로 위치하는 제4 연결부에 연결하는, 제2 전도성 비아를 포함한다. 이것은 신호 연결부들이 칩들이 중첩되는 영역 내에 위치되는 칩들 중 임의의 하나 상의 컴포넌트들에 또한 매우 효과적인 방식으로 만들어질 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 양자 컴퓨팅 회로는 상기 제1 칩과 제2 칩 사이에 신호들을 전달하기 위한 비-갈바니 연결부를 포함하되, 상기 비-갈바니 연결부는 상기 제1 칩 및 제2 칩의 서로 마주보는 표면들 상에 정합 비-갈바니 커넥터 구조체들을 포함한다. 이것은 두 칩 상의 컴포넌트들이 서로 커플링되는 방식들에 대해 큰 수준의 제어를 제공하는 이점을 수반한다.
일 실시예에 따르면, 상기 정합 비-갈바니 커넥터 구조체들은 용량성 연결부를 만들기 위해 상기 제1 칩 및 제2 칩의 서로 마주보는 표면들 상에 서로 정렬된 전도성 영역들을 포함한다. 이것은 예를 들어 고유 필터링 능력을 포함하는 대응하는 연결부의 성질들이 용량성 연결부의 커패시턴스를 적절히 선택함으로써 조절될 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 정합 비-갈바니 커넥터 구조체들은 자성 연결부를 만들기 위해 서로 정렬된 유도성 소자들을 포함한다. 이것은 예를 들어 고유 필터링 능력을 포함하는 대응하는 연결부의 성질들이 자성 연결부의 인덕턴스를 적절히 선택함으로써 조절될 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 제2 칩은 양자 회로 냉각기를 포함한다. 상기 양자 컴퓨팅 회로는 상기 양자 회로 냉각기가 상기 제1 칩 상의 적어도 하나의 큐비트의 상태를 리셋하기 위해 제어 가능하게 사용될 수 있게 하기 위해 상기 양자 회로 냉각기와 상기 적어도 하나의 큐비트 사이에 제어 가능한 연결부를 포함할 수 있다. 이것은 큐비트(들) 및 양자 회로 냉각기(들)의 제조가 서로 분리되어 유지될 수 있다는 장점을 수반하며, 따라서 양자는 다른 것에 불리한 효과를 야기하지 않고 최적화될 수 있다.
일 실시예에 따르면, 상기 제2 칩은 비-초전도 금속, 손실 유전체 중 적어도 하나를 포함하는 적어도 하나의 필터를 포함한다. 이것은 필터를 제조하기 위해 필요한 방법 단계들 및 재료들이 큐비트(들)의 품질을 손상시키지 않고 유지될 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 제1 칩과 제2 칩 사이의 분리 거리는 1 내지 100마이크로미터 사이이다. 이것은 상기 거리가 두 칩 사이에 형성될 수 있는 임의의 비-갈바니 연결부들에서 원하는 역할을 하도록 만들어질 수 있다는 이점을 수반한다.
제2 양태에 따르면, 양자 컴퓨팅 회로를 제조하는 방법이 제공된다. 상기 방법은 제1 칩을 제조하고, 상기 제1 칩 상에 적어도 하나의 큐비트를 생성하는 단계; 제2 칩을 제조하고, 상기 제2 칩 상에 큐비트 이외의 적어도 하나의 양자 회로 소자를 생성하는 단계; 및 본딩 범프들이 상기 제1 칩과 제2 칩을 서로 부착하는 스택 구성으로 상기 제1 칩과 제2 칩을 함께 범프 본딩하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 상기 제1 칩을 제조할 때 제1 세트의 재료들을 사용하는 단계, 및 상기 제2 칩을 제조할 때 제2 세트의 재료들을 사용하는 단계를 포함하고, 이로써 상기 제1 세트 및 제2 세트는 적어도 부분적으로 상이한 재료들로 구성될 수 있다. 이것은 큐비트들을 제조할 때 큐비트(들)의 불리한 오염을 야기할 수 있는 이러한 재료들의 사용을 회피할 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 방법은 상기 제1 칩을 제조하기 위해 제1 제조 공정을 사용하는 단계―상기 제1 제조 공정은 제1 시퀀스의 제조 단계들로 구성됨―; 및 상기 제2 칩을 제조하기 위해 제2 제조 공정을 사용하는 단계―상기 제2 제조 공정은 제2 시퀀스의 제조 단계들로 구성됨―;를 포함하고, 이로써 상기 제1 시퀀스와 제2 시퀀스는 적어도 부분적으로 상이한 시퀀스의 제조 단계들이 될 수 있다. 이것은 큐비트(들)를 제조하기 위해 필요하지 않고 큐비트(들)에 해로운 영향을 야기할 수 있는 제조 단계들을 큐비트(들)에 적용하는 것을 회피할 수 있다는 이점을 수반한다.
일 실시예에 따르면, 상기 방법은 상기 제1 칩 및 제2 칩 상의 회로 소자들 사이의 최적화된 비-갈바니 신호 커플링을 위해 선택된 분리 거리에서 상기 범프 본딩이 상기 제1 칩 및 제2 칩을 서로 부착하게 하는 단계를 포함한다. 이것은 상기 거리가 두 칩 사이에 형성될 수 있는 임의의 비-갈바니 연결부들에서 원하는 역할을 하도록 만들어질 수 있다는 이점을 수반한다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 예시적인 실시예들을 도시하고 설명과 함께 본 발명의 원리들을 설명하는데 도움이 된다. 도면들에서:
도 1은 알려진 양자 프로세서의 일부를 도시한다.
도 2는 도 1에 도시된 부분의 분해도를 도시한다.
도 3은 샌드위치된 구성의 두 개의 칩들을 포함하는 양자 컴퓨팅 회로의 원리를 도시한다.
도 4는 도 3의 원리를 적용하는 예를 도시한다.
도 5는 도 3의 원리를 적용하는 다른 예를 도시한다.
도 6은 도 3의 원리를 적용하는 다른 예를 도시한다.
도 7은 양자 컴퓨팅 회로 내의 회로 소자(circuit element)들 사이의 커플링(coupling)들을 도시한다.
도 8은 도 3의 원리를 적용하는 예의 분해도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 방법을 도시한다.
도 1은 알려진 양자 프로세서의 일부를 도시한다.
도 2는 도 1에 도시된 부분의 분해도를 도시한다.
도 3은 샌드위치된 구성의 두 개의 칩들을 포함하는 양자 컴퓨팅 회로의 원리를 도시한다.
도 4는 도 3의 원리를 적용하는 예를 도시한다.
도 5는 도 3의 원리를 적용하는 다른 예를 도시한다.
도 6은 도 3의 원리를 적용하는 다른 예를 도시한다.
도 7은 양자 컴퓨팅 회로 내의 회로 소자(circuit element)들 사이의 커플링(coupling)들을 도시한다.
도 8은 도 3의 원리를 적용하는 예의 분해도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 방법을 도시한다.
도 1은 위에서 볼 수 있는 양자 컴퓨팅 회로의 일부를 개략적으로 도시한다. 논의할 양자 컴퓨팅 회로는 예를 들어 양자 프로세서일 수 있다. 도 2는 도 1에서 볼 수 있는 패턴들이 유전체 기판(201)의 표면 상에 어떻게 구성될 수 있는지를 도시하는 분해도이다. 도 1 및 도 2 둘 모두 그래픽 명료성을 위해 단순화되었지만, 다음의 설명은 또한 더 완전한 대응 구조체들에도 적용 가능하다. 도 1에서 두 줄 십자를 그은 부분들은 원하는 정도의 전도성 및/또는 초전도성을 갖는 물질로 이루어진 패턴들 사이에서 기판의 표면이 보이는 영역을 도시한다.
X 형태 또는 더하기 기호 형태의 부분(101)은 트랜스몬 유형의 큐비트이다. 여기에서 만들어진 단순화는, 예를 들어, 여기에서 도시된 분기들 중 하나의 단부에서 조셉슨 접합 및/또는 SQUID(Superconductive QUantum Interference Device, 초전도 양자 간섭 디바이스)로서 나타날 수 있는 큐비트의 비선형 인덕턴스 컴포넌트를 표시하지 않는 것을 수반한다. 분기들 중 하나 주변의 포크형 구조체(102)는 용량성 커플링 요소이며, 그로부터 전송 라인(103)이 양자 컴퓨팅 회로의 일부 다른 부분으로 이어질 수 있다. 얽힌 핑거들(104)은 또 다른 용량성 커플링 요소를 구성하고, 그로부터 큐비트 리셋 회로(105)에 대한 접속이 존재하고, 이는 여기서 두문자 QCR로도 알려진 양자 회로 냉각기이다. 이와 같이, QCR은 또한 큐비트(101)에 직접 커플링되는 대신에 용량성 커플링 요소(102)에 커플링될 수 있다.
도 2는 기판의 표면의 대부분이 초전도 접지 평면(202)에 의해 어떻게 덮이는지를 도시하며, 이 초전도 접지 평면에서 작은 정사각형 개구들은 원하지 않는 와전류들의 발생을 방지하는 역할을 한다. (203, 204, 및 205)로서 도시된 패턴들은 또한 초전도 재료로 만들어지고, 이 재료는 특성화로서 양자 컴퓨팅 회로가 사용될 낮은 온도들에서 초전도성이 되는 재료를 의미한다.
(206)으로서 도시된 부분은 QCR에 필요한 SINIS 접합뿐만 아니라 콘택 패드를 포함하며, 이 콘택 패드를 통해 QCR이 접지 평면에 연결된다. 부분(207)은 마이크로파 필터의 부분이고, 부분(208)은 전송 라인을 형성하고 그를 통해 제어 신호가 QCR에 전달될 수 있다. 유전체층(209)은 마이크로파 필터의 부분으로서 커패시터를 형성하기 위해 접지 평면(202)과 전도성 부분(207) 사이에 필요하다.
고품질 큐비트들을 제조하기 위한 프로세스들 및 설계들이 알려져 있고, 그것들은 통상적으로, 생산된 큐비트들이 긴 가간섭성 시간(coherence time) 및 다른 유리한 특성들을 갖도록 최적화되었다. 도 1 및 도 2의 것과 같은 구조체, 특히 QCR의 부분들을 제조하는 것은 상이한 종류의 프로세스가 필요할 수 있다. 상이함은 상이한 프로세스 단계들; 프로세스 단계들의 상이한 순서; 상이한 재료들; 온도, 압력 및/또는 지속기간 등과 같은 상이한 프로세스 매개변수들의 형태로 나타날 수 있다. 예를 들어, QCR에서 SINIS 접합을 제조하는 것은 하나 이상의 재료들, 즉 큐비트(들)만이 제조될 경우 사용되지 않을 일반적인 금속(들) 및 절연체(들)를 사용하는 것을 수반한다. 유사하게, 절연층(209)은 단지 하나 이상의 큐비트들의 제조 프로세스에서 나타나지 않을 재료를 포함할 수도 있다. 재료들 및/또는 프로세스 단계들의 이러한 모든 상이함들은 위의 배경기술 섹션에서 논의된 불리한 결과들을 초래할 수도 있다.
도 3은 상기 불리한 결과들이 적어도 부분적으로 회피될 수 있는 양자 컴퓨팅 회로를 개략적으로 도시한다. 도 3의 양자 컴퓨팅 회로는 제1 칩(301) 및 제2 칩(302)을 포함한다. 두 칩은 하나 이상의 양자 회로 소자들이 칩 상에 구축된다. 제1 칩(301) 상의 양자 회로 소자(들)는 (303)으로서 개략적으로 도시되고, 제2 칩(302) 상의 양자 회로 소자들은 (304)로서 개략적으로 도시된다. 도 3에서 자신들의 외관에 기초하여, 제1 칩(301)은 또한 하부 칩으로 지칭될 수도 있고, 제2 칩(302)은 상부 칩으로 지칭될 수도 있다.
제1 칩 및 제2 칩 중 하나는 소위 큐비트 칩이다. 일반성을 잃지 않으면서, 우리는 여기서 제1 칩(301)이 자신의 양자 회로 소자들(303)에 포함된 적어도 하나의 큐비트를 갖는다고 가정할 수도 있다. 제2 칩(302)은 자신의 양자 회로 소자들(304)에 포함된 큐비트 이외의 적어도 하나의 양자 회로 소자를 갖는다. 유리한 실시예에서, 제2 칩(302)은 자신의 양자 회로 소자들(304)에 포함된 큐비트들을 갖지 않고, 따라서 제1 칩 및 제2 칩(301 및 302)으로 구성된 양자 컴퓨팅 엔티티의 모든 큐비트들은 제1 칩(301)의 양자 회로 소자들(303)에 포함된다. 도 1 및 도 2의 설명을 참조하면, 우리는 제1 칩(301)을 제조하는데 사용된 제조 공정이 제2 칩(302)을 제조하는데 사용된 것과 상이하다고 가정할 수도 있고, 이 상이함은 제2 칩(302)의 양자 회로 소자들(304)에 포함된 큐비트 이외의 적어도 하나의 양자 회로 소자가 있다는 사실의 직접적인 결과이다.
이 접근법에서, 큐비트 칩은 다른 칩 상에 위치된 QCR 및/또는 다른 비-큐비트 회로 소자들의 제조 공정을 경험하지 않을 것이고, QCR 및/또는 다른 비-큐비트 회로 소자들의 제조에 수반되는 재료들에 직접 접촉되지 않을 것이다. 이러한 의미에서, 큐비트는 ‘자연 그대로의 것’이고, 고품질 큐비트들 및 긴 가간섭성 시간을 생성하는 것으로 알려진 표준 프로세스로 제조될 수 있다. 또한, 이것은 큐비트 칩에 대한 소산성 컴포넌트들의 접촉을 최소화할 수 있다.
다른 양자 회로 소자를 제조하는 데 필요할 수 있지만 그러한 다른 양자 회로 소자로서 동일한 칩 상에 위치된 임의의 큐비트에 불리한 제조 단계의 예는 베이킹이며, 이는 레지스트의 층을 예를 들어 경화시키기 위해 고온을 가하는 것을 의미한다. 레지스트는 다양한 패턴이 어떻게 칩의 표면 상에 형성될 것인지 정의하기 위해 포토리소그래피 제조 방법에서 사용된다. 예를 들어, 큐비트들 및 QCR들의 접합들은 둘 모두 그 제조 동안 베이킹을 필요로 하지만, 수반되는 재료들이 상이하기 때문에, 둘 모두는 그 자신의 적어도 하나의 베이킹 단계를 필요로 한다. 다른 한편으로, 고온을 겪는 것은 임의의 그러한 접합의 불리한 에이징을 가속화하는 것으로 알려져 있다. 따라서, 큐비트 및 QCR이 동일한 칩 상에 제조되는 경우, 이들 각각의 접합 중 먼저 만들어지는 것이 다른 접합을 후속적으로 제조하는 데 필요한 베이킹 단계(들) 동안 불리한 가속화된 에이징을 경험할 것이다.
다른 양자 회로 소자를 제조하는 데 필요할 수 있지만 동일한 칩 상에 위치된 임의의 큐비트에 불리한 제조 단계의 다른 예는 에칭이다. 예를 들어, 마이크로파 필터가 제조될 때, 예를 들어 산화 알루미늄과 같은 유전체 재료의 층이 필요하다. 산화 알루미늄 층의 증착 후에, 에칭은 필요하지 않은 칩 표면의 그러한 부분들로부터 산화 알루미늄을 제거하는 데 사용된다. 에칭은 큐비트 영역 상에 표면 거칠기를 생성할 수 있으며, 이는 큐비트가 그렇지 않은 경우 달성할 수 있는 최적의 성능을 방해할 수 있다.
추가로, 큐비트(들)를 제조하는 데 필요하지 않을 재료를 사용하는 것을 수반하는 제조 방법의 임의의 단계는 동일한 칩 상에 위치된 임의의 큐비트에 불리할 수 있다. 임의의 그러한 단계는 오염을 야기할 수 있으며, 이는 이 프레임워크에서 완료된 칩 내의 큐비트 영역에 또는 그 가까이에 재료 잔류물의 원치 않는 출현을 의미한다. 오염시키는 재료는 비초전도성 금속 및 유전체 물질과 같은 양자 컴퓨팅 회로의 다른 부분에서 실제로 필요한 재료, 및/또는 레지스트와 같은 제조 동안에만 필요한 재료를 포함할 수 있다.
제1 칩(301) 및 제2 칩(302)은 플립-칩 구성으로 함께 적층되고 본딩 범프들을 포함하는 범프 본딩(305)으로 서로 부착된다. 두 칩의 플립-칩 구성은 때때로 회로들의 3D 집적(의 한 형태)으로서 지칭된다. 플립-칩 구성을 생성하는 것은 플립-칩 본더로서 알려진 특수 기계를 사용하여 칩들 중 적어도 하나의 표면 상의 선택된 위치에 본딩 범프들을 배치한 다음, 칩들을 함께 가압하고, 미리 결정된 온도 및 가압력을 인가하는 것을 수반한다. 이는 본딩 범프들의 부분 변형을 야기하고 칩들을 서로 부착한다. 본딩 범프들의 일부 또는 전부가 전기 전도성(또는 초전도성) 재료로 만들어지면, 그리고 이들이 양 칩의 표면 상에 서로 정렬된 전도성(또는 초전도성) 패턴들이 존재하는 위치에 배치되면, 이들은 칩들 사이에 원하는 종류의 전기 연결을 만들기 위해 사용될 수 있다.
두 칩(301 및 302)의 제조 공정들 사이의 상이함은, 예를 들어, 제1 칩(301)이 제1 세트의 구성 재료들로 만들어지고, 제2 칩(302)이 제2 세트의 구성 재료들로 만들어지며, 제1 및 제2 세트는 적어도 부분적으로 상이한 구성 재료들로 구성되도록 하는 것일 수 있다. 제1 칩(301)이 큐비트(들)를 포함하고 제2 칩(302)이 큐비트 이외의 적어도 일부 다른 양자 회로 소자들을 포함한다고 가정하면, 제2 세트의 구성 재료들은 산화 알루미늄, 구리, 팔라듐, 및/또는 다른 비초전도성 금속과 같은 상기 제1 세트의 구성 재료들에 존재하지 않는 적어도 하나의 재료를 포함할 수 있다. 일반적으로, 상기 제1 세트의 구성 재료들에 존재하지 않는 상기 적어도 하나의 재료는 제조 공정을 최적화하고 나중에 큐비트들의 작동적 사용을 목표로 하는 것과 기본적으로 양립될 수 없는 재료이다.
추가적으로 또는 대안적으로, 두 칩(301 및 302)의 제조 공정들 사이의 상이함은 이들의 제조 공정들의 단계들에 있을 수 있다. 제1 칩(301)은 제1 시퀀스의 제조 단계들로 구성된 제1 제조 공정에서 제조된 칩일 수 있고, 제2 칩(302)은 제2 시퀀스의 제조 단계들로 구성된 제2 제조 공정에서 제조된 칩일 수 있다. 이 때 제1 시퀀스 및 제2 시퀀스는 적어도 부분적으로 상이한 시퀀스의 제조 단계들이다. 특히, 제2 시퀀스는 성질상 가능한 가장 높은 품질의 큐비트를 생성하는데 불리할 하나 이상의 제조 단계를 수반할 수 있다. 추가적으로 또는 대안적으로, 제2 시퀀스는 가능한 가장 높은 품질의 큐비트를 생성하는데 필수적인 하나 이상의 제조 단계가 없을 수 있다. 추가적으로 또는 대안적으로, 제2 시퀀스는 예를 들어 온도, 압력, 또는 지속기간과 같은 공정 매개변수의 선택된 값이 가능한 가장 높은 품질의 큐비트를 생성하는데 불리할 하나 이상의 제조 단계를 수반할 수 있다.
도 4는 도 3을 참조하여 위에서 설명된 원리를 따르는 일 실시예에 따른 양자 컴퓨팅 회로를 도시한다. 도 4, 도 5 및 도 6에서, 칩들 중 하나(여기서는 하부 칩(301))는 대규모 칩이고, 다른 하나(여기서는 상부 칩(302))는 플립-칩 구성에서 대규모 칩의 일부만을 덮는 소규모 칩이다. 도 4에서, 대규모 칩은 소규모 칩을 향하는 그 표면의 부분 상에 소규모 칩에 의해 덮이지 않는 적어도 하나의 전기 전도성(또는 초전도성) 콘택 패드(401)를 포함한다. 추가적으로, 대규모 칩은 콘택 패드(401) 및 (제1) 갈바니 전도성 본딩 범프(403)를 연결하는, 여기서 명확한 참조를 위해 제1 연결부로 불리는, 연결부를 포함한다. 상기 제1 연결부는 대규모 칩의 표면 상에 하나 이상의 전도성(또는 초전도성) 패턴(402)을 포함할 수 있다.
또한, 도 4에서, 소규모 칩은 제1 갈바니 전도성 본딩 범프(403)와 소규모 칩 상의 제1 양자 회로 소자(405)를 연결하는, 여기에서 제2 연결부로 불리는, 연결부를 포함한다. 상기 제2 연결부는 소규모 칩의 표면 상에 하나 이상의 전도성(또는 초전도성) 패턴(404)을 포함할 수 있다. 이러한 방식으로, 대규모 칩 상의 적어도 하나의 전도성(또는 초전도성) 콘택 패드(401)는 제1 양자 회로 소자(405)로 가는 신호 연결부를 구성한다. “로 가는”이라는 표현의 사용은 신호가 상기 신호 연결부 내에서 흐르는 방향을 제한하지 않으며; 이는 또한 제1 양자 회로 소자(405)“로부터 오는” 연결부로 지칭될 수도 있다.
도 4의 양자 컴퓨팅 회로는 매우 다양한 다른 연결부들 및 회로 소자들을 포함할 수 있다. 예로서, 추가의 콘택 패드(406), 추가의 전도성(또는 초전도성) 패턴들(407), 및 추가의 양자 회로 소자(408)가 대규모 칩의 표면 상에 도시된다.
도 4에서와 같은 구현예는 예를 들어, 범프 본드를 통해 상부 칩(302)의 제어 및 바이어스 라인들과 같은 신호 라인들을 하부 칩(301)에 라우팅하는 것, 및 이들이 콘택 패드를 통해 액세스 가능하게 하여 이들과의 양방향 연결부들이 다른 컴포넌트들에 의해 만들어질 수 있게 하는 것을 허용한다. 또한, 하부 칩(301)의 신호 라인들은 소규모 칩에 의해 덮이지 않지만 유사하게 액세스 가능하게 되도록 추가로 라우팅될 수 있다. 이는 두 칩이 함께 본딩된 후에 두 칩과의 양방향 전기 및 마이크로파 신호 액세스를 제공하는 간단한 방식을 가능하게 한다.
도 5는 도 3을 참조하여 위에서 설명된 원리를 따르는 다른 실시예에 따른 양자 컴퓨팅 회로를 도시한다. 여기서, 소규모 칩(상부 칩(302))은 대규모 칩(하부 칩(301))으로부터 먼 쪽을 향하는 그 표면 상에 제2 콘택 패드(501)를 포함한다. 소규모 칩은 제1 전도성 비아(502)를 통해 제2 콘택 패드(501)를 대규모 칩을 향하는 소규모 칩의 표면 상의 양자 회로 소자(503)에 연결하는, 제3 연결부를 포함한다. 소규모 칩에 하나 이상의 전도성 비아(TSV 또는 관통 실리콘 비아로도 알려짐)를 사용하는 것은 소규모 칩의 상부 표면(대규모 칩으로부터 먼 쪽을 향하는 표면)을 예컨대 콘택 패드, 연결부, 및 심지어 양자 회로 소자에 대한 유용한 목적을 위해 사용하는 것을 가능하게 한다. 도 5에 도시된 다른 예시적인 특징은 적어도 플립-칩 구성에서 두 칩 사이에 전도성 연결부들을 만들 필요가 없는 그러한 위치에서, 비-전도성 본딩 범프들(504)을 사용할 수도 있는 가능성이다. “관통 실리콘 비아”라는 용어에서 실리콘에 대한 언급에도 불구하고, 칩들의 기판은 예를 들어 사파이어와 같은 실리콘 이외의 것일 수 있다는 것에 유의해야 한다.
도 5의 실시예는 임의의 또는 양 칩 상의 훨씬 더 많은 신호 라인들을 중앙 영역으로 라우팅하는 것을 가능하게 할 수 있으며, 따라서 더 많은 컴포넌트들이 중앙 영역에 집적되는 것을 가능하게 한다. 도 5가 상부 칩(302)에 의해 덮이는 영역 내의 하부 칩(301)의 표면 상에 임의의 양자 회로 소자들 또는 연결부들을 도시하지는 않지만, 그러한 양자 회로 소자들 및 연결부들은 거기에 매우 잘 존재할 수 있다는 점에 유의해야 한다. 도 4 및 도 5에 도시된 접근법들은 또한 결합되어, 예를 들어, 상부 칩(302) 상의 일부 컴포넌트들로 가는 신호 라인들이 하부 칩(301) 상의 콘택 패드들을 통해 그리고 전도성 패드들을 통해 진행되는 한편, 일부 다른 신호 라인들은 상부 칩(302) 내의 전도성 비아들을 통해 라우팅되도록 할 수 있다. 또한, 일부 신호 라인들을 상부 칩(302) 상의 콘택 패드들을 통해, 상부 칩(302) 내의 전도성 비아들을 통해, 그리고 전도성 본딩 범프들을 통해 하부 칩(301) 상의 양자 회로 소자들로 라우팅하는 것이 가능하다.
도 6은 도 3을 참조하여 위에서 설명된 원리를 따르는 다른 실시예에 따른 양자 컴퓨팅 회로를 도시한다. 여기서, 대규모 칩(하부 칩(301))은, 상기 소규모 칩에 의해 덮이는 소규모 칩을 바라보는 대규모 칩의 표면의 부분 상의 제3 양자 회로 소자(602)를, 소규모 칩으로부터 먼 쪽을 바라보는 대규모 칩의 표면 상에 적어도 부분적으로 위치하는 제4 연결부에 연결하는, 제2 전도성 비아(601)를 포함한다. 도 6의 실시예에서, 상기 제4 연결부는 하부 칩(301)의 하측 상의 전도성(또는 초전도성) 패턴(603)을 통해 추가의 전도성 비아(604)로 계속되고, 이를 통해 하부 칩(301)의 상측 상의 추가의 콘택 패드(605)로 계속된다.
앞선 두 도면에서보다 도 6에서 연결부들을 라우팅하고 회로 소자를 배치하는 훨씬 더 다양한 방식들이 존재하므로, 도 6의 실시예는 훨씬 더 많은 신호 라인들을 중앙 영역으로 라우팅하는 것 및/또는 훨씬 더 많은 컴포넌트들을 중앙 영역에 통합하는 것을 가능하게 할 수 있다.
도 6에서, 상부 칩(302)은 도 5에서 먼저 도시된 종류의 것이고, 즉, 전도성 비아들을 통해 그리고 양자 회로 소자들과의 양방향 신호들에 대한 액세스를 제공하는 그 상부 표면 상의 콘택 패드들을 갖는 것이다. 상부 칩(302)은 또한 도 4에서 먼저 도시된 종류의 것일 수 있다. 도 4, 도 5 및 도 6에 도시된 접근법들은 또한 많은 다른 방식들로 결합될 수 있다. 추가적으로, 하부 칩(301)의 하측 상에 콘택 패드들이 존재할 수 있다.
도 6은 또한 추가의 유리한 특징을 도시하며, 이에 따라 제1 칩 및 제2 칩 사이에 신호들을 전달하기 위한 하나 이상의 비-갈바니 연결부들이 존재할 수 있다. 그러한 하나 이상의 비-갈바니 연결부는 제1 칩 및 제2 칩의 서로 마주 보는 표면들 상에 정합 비-갈바니 커넥터 구조체들을 포함할 수 있다. 일 예로서, 도 6에 도시된 하부 칩(301) 상의 양자 회로 소자(602)는 상부 칩(302) 상의 맞은편의 양자 회로 소자(606)에 대한 용량성 또는 유도성 커플링을 가질 수 있다. 일반적으로, 상기 정합 비-갈바니 커넥터 구조체들은 용량성 연결부를 만들기 위해 상기 제1 칩 및 제2 칩의 서로 마주보는 표면들 상의 서로 정렬된 전도성 영역들, 및/또는 자성 연결부를 만들기 위해 서로 정렬된 유도성 소자들을 포함할 수 있다.
도 7은, 상부 칩(302)이 두 개의 큐비트(701 및 702)를 포함하고 하부 칩(301)이 두 개의 큐비트(701 및 702)를 각각 리셋하기 위해 사용될 수 있는 두 개의 QCR(703 및 704)을 포함하는, 양자 컴퓨팅 회로의 일례의 간략화된 회로도이다. 신호 라인들의 라우팅과 관련하여, 도 7에 도시된 실시예는 상기 도 4에서 취해진 일반적인 접근법을 따르며, 여기서 또한 최종적으로 상부 칩(302) 내의 양자 회로 소자들로 가는 그러한 신호 라인들은 하부 칩(301)을 통해 들어간다. 하나의 그러한 신호 라인, 즉 큐비트들(701 및 702)을 구동하는데 사용되는 신호 라인(705)이 도시된다. 두 개의 다른 신호 라인(706 및 707)은 각각 QCR들(703 및 704)의 동작을 제어하기 위해 사용된다. 접지 연결부(708)가 추가적으로 존재한다. 임의의 적절한 방법을 사용하여 신호 라인들(705, 706, 및 707), 및 접지 연결부(708)로부터 양자 컴퓨팅 디바이스의 와이어 본딩을 포함하지만 이에 제한되지 않는 다른 부분들로의 연결들을 만들 수 있다.
두 칩(301 및 302) 사이의 접지 연결부(708)를 연결하는 것을 나타내는 회로도에서의 지점(709)은 실제로 칩들의 서로 마주보는 표면들 상의 접지 평면들 주위에 분포된 다수의 위치에서 복수의 전도성(또는 초전도성) 본딩 범프의 형태를 취할 수 있다. 일반적으로, 두 칩 사이의 접지 연결부가 가능한 한 효과적이도록 보장하는 것이 유리하며, 이를 위해, 두 칩 상의 다수의 접지 평면 지점들을 상호연결하는 복수의 전도성(또는 초전도성) 본딩 범프들의 사용이 종종 권장된다.
도 7의 실시예에서, 신호 라인이 하나의 칩으로부터 다른 칩으로 통과하는 위치에서 커패시터 기호에 의해 도시된 바와 같이, 두 칩 사이의 신호 라인들의 커플링들은 용량성이다. 이 커플링들은 예를 들어, 두 칩(301 및 302)의 서로 마주보는 표면들 상의 서로 정렬된 전도성 영역들을 통과할 수 있다. 이러한 용량성 커플링들의 커패시턴스는 상호 정렬된 전도성 영역들을 치수화함으로써 제어될 수 있다. 추가적으로 또는 대안적으로, 두 칩(301 및 302)의 표면들 상의 회로 소자들 사이의 모든 비-갈바니 신호 커플링들은 플립-칩 본더를 제어함으로써 의도적으로 영향을 받을 수 있어서, 본딩 공정 동안에 제1 칩 및 제2 칩 사이의 최종 분리 거리가 최적화된 비-갈바니 신호 커플링을 위해 선택된 특정 값을 취하게 한다.
상술된 접근법들의 일부 또는 전부를 사용함으로써 두 칩 사이에 많은 종류의 연결성이 달성될 수 있다. 이러한 연결성은 다음을 포함할 수 있지만 그에 제한되지는 않는다:
- 큐비트 구동을 위한 구동 제어 라인들 및 커플링 소자들(커패시터들), 즉, 큐비트 전송들을 구동하기 위한 RF 또는 마이크로파 라인들,
- 큐비트 시스템을 가로질러 판독 펄스들을 통과시키기 위한 판독 제어 라인들, 판독 소자들(공진기들), 및 판독 공진기를 판독 제어 라인들에 커플링하기 위한 커플링 소자들,
- 큐비트들을 전용 커플링 소자들로 서로 커플링하는 연결성,
- 큐비트 커플링을 제어하기 위한 제어 라인들 및 소자들,
- QCR들과 같은 리셋 회로로부터 큐비트들로의 연결성 및 커플링 소자들,
- 리셋 펄스들을 바이어싱하고 제공하기 위한 QCR 제어 라인들과 같은 리셋 제어, 및
- 시스템 내에서 적절한 접지를 보장하는 연결성.
바람직한 실시예들에서, 큐비트들 자체와 같은 양자 가간섭성 동작(coherent operation)을 포함하는 회로의 부분들, 및 큐비트와 커플러들 사이의 임의의 연결성을 포함하는 커플러들이 큐비트 칩 상에 포함된다. 제조 층들로서, 비-큐비트 칩은 일반 금속들을 포함할 수 있으며, 라우팅을 위한 다층 구조에 사용되거나 비-큐비트 칩 상에 있는 필터들로 잠재적으로 사용되는 손실 유전체들을 포함할 수 있다. 바람직한 실시예들에서, 비-큐비트 칩은 적어도 QCR 디바이스들 자체 및 QCR 제어 라인들과 같은 리셋 회로를 포함한다. 일 실시예에서, 큐비트 칩에 대한 모든 연결들은 적절한 RF 설계를 위해 (연결을 형성하는 단일 또는 바람직하게는 다수의 범프 본드들에 의해) 갈바니적으로(galvanically) 유리하게 수행되는 접지 연결부와는 별도로, 도 7(예시들로서 단지 일부 연결성 및 컴포넌트들을 도시함)에서와 같은 용량성 커플링에 의해 수행된다. 원칙적으로, 용량성 연결부들은 임의의 부분에서 갈바니 연결부들에 의해 대체될 수 있다. 용량성 연결부는 또한, 칩들 중 하나 상에 커플링 커패시터를 완전히 배치한 다음, 커패시터 플레이트들 중 하나로부터 다른 칩으로 갈바니 연결을 하여 구현될 수도 있다.
일부 실시예에서, 갈바니 및 용량성 커플링들에 추가하여 또는 그 대신에, 상호 인덕턴스에 의한 자기 커플링(magnetic coupling)을 사용할 수 있다.
본 발명에 따른 방법들의 상이한 실시예들은 범프 본드들을 제조할 시에 범프 재료를 증착 또는 전기도금하는 것과 같은 상이한 방법론들을 사용하는 것을 포함할 수 있다. 칩간 거리를 정의하는 범프 높이는 반응성(용량성 또는 상호 유도성) 칩간 커플링 강도들의 구현, 및 상이한 요소들 사이의 스퓨리어스(비의도적인) 커플링들과 같은 사양들에 기초하여 조절될 수 있다. 또한, 상기 거리는 큐비트 칩으로부터 비-큐비트 칩의 잠재적으로 손실 있는 재료들로의 프린징 자장들로 인한 과도한 손실들을 회피하기 위한 큐비트 칩으로부터 비-큐비트 칩으로의 전기장 커플링들의 요건에 기초하여 조절될 수 있다. 통상적인 칩간 거리는 1 내지 100μm의 범위에 있을 수 있다.
도 8은 본 발명의 일 실시예에 따른 양자 컴퓨팅 회로의 일 부분을 분해도에 도시한다. 큐비트를 구성하는 초전도성 패턴들이 (802)로서 보여지기 때문에, 여기에서는 대규모 칩 또는 하부 칩으로서 나타나고 또한 큐비트 칩인 칩의 기판(801)이 존재한다. 접지 평면(803)은 기판(801)의 대부분의 표면을 덮으며, 전송 라인들(804)과 같은 다른 전도성 또는 초전도성 패턴들이 존재할 수 있다. 여기에서 상부 칩, 소규모 칩, 또는 비-큐비트 칩으로 지칭될 수 있는 다른 칩의 기판(805)은 분해도의 상부에서 보여지며, 그것의 각각의 접지 평면(806)은 하부 칩과 대면하는 기판(805)의 표면 상의 층으로서 생성된다.
상부 칩 기판(805)의 접지-평면-덮인 표면의 상단에 생성되는 패턴들의 예들은 용량성 커플링 요소들(807)의 쌍, 전송 라인(808)의 짧은 스터브, 유전체 패치(809), 마이크로파 필터의 전도성(또는 초전도성) 부분(810), 및 연관된 콘택들을 갖는 QCR의 터널링 접합 부분(811)이다. 완성된 구성에서, QCR은 앞서 도 1 및 도 2에서 보여진 것과 본질적으로 유사하게 보일 것이며, 마이크로파 필터(810)는 전송 라인(808)과 터널링 접합 부분(811) 사이에 연결되고 유전체 패치(809)에 의해 상부 칩의 접지 평면(806)으로부터 격리된다.
도 8은 범프 본딩이 두 칩 사이에서 사용될 수 있는 장소들의 일부 예들을 도시한다. 도면에서, 본딩 범프들의 위치들은 그래픽 명료성을 위해 양측 상에 검은색으로 채워진 원들로 개략적으로 도시된다. 위치들(812, 813, 814, 및 815)에서, 본딩 범프들은 상부 칩 상에 위치된 QCR과의 양방향(to and from) 갈바니 연결부들을 만들기 위해 사용된다. 다른 위치들에서, 본딩 범프들은 두 칩의 접지 평면들 사이에 갈바니 연결부들을 만들기 위해 사용된다.
도 9는 양자 컴퓨팅 회로를 생성하기 위한 방법을 개략적으로 도시한다. 단계들(901)은 제1 칩을 제조하는 단계를 포함하고, 그 단계들 중 하나 이상에서, 상기 제1 칩 상에 적어도 하나의 큐비트를 생성하는 단계를 포함한다. 단계들(902)은 제2 칩을 제조하는 단계 및 상기 제2 칩 상에 큐비트 이외의 적어도 하나의 양자 회로 소자를 생성하는 단계를 포함한다. 바람직하게, 단계들(902)은 상기 제2 칩 상에 임의의 큐비트들을 생성하지 않고 상기 제2 칩을 제조하는 단계를 포함한다. 단계(903)는 본딩 범프들이 상기 제1 칩과 제2 칩을 서로 부착하는 스택 구성으로 상기 제1 칩과 제2 칩을 함께 범프 본딩하는 단계를 포함한다.
본 방법에서 단계들(901)과 단계들(902) 사이에는 차이가 있다. 단계들(901)은 예를 들어, 상기 제1 칩을 제조할 때 제1 세트의 구성 재료들을 사용하는 단계를 포함할 수 있고, 단계들(901)은 상기 제2 칩을 제조할 때 제2 세트의 구성 재료들을 사용하는 단계를 포함할 수 있으며, 이로써 상기 제1 세트 및 제2 세트가 적어도 부분적으로 상이한 구성 재료들로 구성될 수 있다. 이러한 실시예에서, 단계들(902) 중 적어도 하나에서 사용되는 재료들 중 적어도 하나는 긴 가간섭성 시간을 갖는 고품질 큐비트를 제조하는 최적화된 방법과 양립될 수 없는 것이다. 추가적으로 또는 대안적으로, 단계들(901)은 제1 시퀀스의 제조 단계들로 구성될 수 있고, 단계들(902)은 제2 시퀀스의 제조 단계들로 구성될 수 있으며, 이로써 상기 제1 시퀀스 및 제2 시퀀스는 적어도 부분적으로 상이한 시퀀스의 제조 단계들이 될 수 있다. 이러한 실시예에서, 제2 시퀀스는 긴 가간섭성 시간을 갖는 고품질 큐비트를 제조하는 최적화된 방법과 양립할 수 없는 제조 단계를 포함할 수 있거나, 또는 긴 가간섭성 시간을 갖는 고품질 큐비트를 제조하는 최적화된 방법에서 필수적인 하나 이상의 단계가 없을 수 있다.
단계(904)에 의해 도시된 바와 같이, 본 방법은 상기 제1 칩 및 제2 칩 상의 회로 소자들 사이의 최적화된 비-갈바니 신호 커플링을 위해 선택된 분리 거리에서 상기 범프 본딩이 상기 제1 칩 및 제2 칩을 서로 부착하게 하는 단계를 포함할 수 있다.
기술의 진보와 함께, 본 발명의 기본 아이디어는 다양한 방식으로 구현될 수 있다는 것이 당업자에게 명백하다. 따라서, 본 발명 및 그의 실시예들은 위에서 설명된 예들로 제한되지 않고, 대신에 청구항들의 범위 내에서 변할 수 있다.
Claims (19)
- 양자 컴퓨팅 회로로서,
그 위에 적어도 하나의 큐비트를 갖는 제1 칩; 및
그 위에 큐비트가 아닌 적어도 다른 양자 회로 소자를 갖는 제2 칩;
을 포함하되,
상기 제1 칩 및 상기 제2 칩은 플립-칩 구성 내에서 함께 적층되고, 본딩 범프들을 포함하는 범프 본딩으로 서로 부착되는, 양자 컴퓨팅 회로. - 제1항에 있어서,
상기 제1 칩은 제1 세트의 구성 재료들로 제조되고,
상기 제2 칩은 제2 세트의 구성 재료들로 제조되며,
상기 제1 세트 및 제2 세트는 적어도 부분적으로 상이한 구성 재료들로 구성되는, 양자 컴퓨팅 회로. - 제2항에 있어서,
상기 제2 세트의 구성 재료들은 상기 제1 세트의 구성 재료들에 존재하지 않는 적어도 하나의 재료를 포함하고, 상기 재료는 산화 알루미늄, 구리, 팔라듐, 기타 비-초전도 금속 중 하나인, 양자 컴퓨팅 회로. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 칩은 제1 시퀀스의 제조 단계들로 구성된 제1 제조 공정에서 제조되는 칩이고,
상기 제2 칩은 제2 시퀀스의 제조 단계들로 구성된 제2 제조 공정에서 제조되는 칩이며,
상기 제1 시퀀스 및 제2 시퀀스는 제조 단계들의 적어도 부분적으로 상이한 시퀀스인, 양자 컴퓨팅 회로. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 본딩 범프들 중 적어도 일부는 갈바니 전도성(galvanically conductive)이고,
상기 제1 칩과 제2 칩 사이에 갈바니 전도성 콘택들을 구성하는, 양자 컴퓨팅 회로. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 칩 및 제2 칩 중 하나는 대규모 칩이고,
상기 제1 칩 및 제2 칩 중 다른 하나는 상기 플립-칩 구성 내에서 상기 대규모 칩의 일부만을 덮는 소규모 칩인, 양자 컴퓨팅 회로. - 제6항에 있어서,
상기 대규모 칩은 상기 소규모 칩에 의해 덮이지 않는 상기 소규모 칩을 마주보는 자신의 표면의 해당 부분 상에 적어도 제1 콘택 패드를 포함하고,
상기 대규모 칩은 상기 제1 콘택 패드와 제1 갈바니 전도성 본딩 범프를 연결하는 제1 연결부를 포함하며,
상기 소규모 칩은 상기 제1 갈바니 전도성 본딩 범프와 상기 소규모 칩 상의 제1 양자 회로 소자를 연결하는 제2 연결부를 포함하되;
이로써 상기 제1 콘택 패드는 상기 제1 양자 회로 소자에 대한 신호 연결부를 구성하는, 양자 컴퓨팅 회로. - 제6항 또는 제7항에 있어서,
상기 소규모 칩은 상기 대규모 칩으로부터 먼 쪽을 바라보는 자신의 표면 상에 제2 콘택 패드를 포함하고,
상기 소규모 칩은 제1 전도성 비아를 통해, 상기 제2 콘택 패드를 상기 대규모 칩을 바라보는 상기 소규모 칩의 표면 상의 제2 양자 회로 소자에 연결하는 제3 연결부를 포함하는 것을 특징으로 하는, 양자 컴퓨팅 회로. - 제6항 내지 제8항 중 어느 한 항에 있어서,
상기 대규모 칩은, 상기 소규모 칩에 의해 덮이며 상기 소규모 칩을 바라보는 대규모 칩의 표면의 부분 상의 제3 양자 회로 소자를, 상기 소규모 칩으로부터 먼 쪽을 바라보는 상기 대규모 칩의 표면 상에 적어도 부분적으로 위치하는 제4 연결부에 연결하는, 제2 전도성 비아를 포함하는 것을 특징으로 하는, 양자 컴퓨팅 회로. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제1 칩과 제2 칩 사이에 신호들을 전달하기 위한 비-갈바니 연결부를 포함하되,
상기 비-갈바니 연결부는 상기 제1 칩 및 제2 칩의 서로 마주보는 표면들 상에 정합하는 비-갈바니 커넥터 구조체들(matching non-galvanic connector structures)을 포함하는 것을 특징으로 하는, 양자 컴퓨팅 회로. - 제10항에 있어서,
상기 정합하는 비-갈바니 커넥터 구조체들은 용량성 연결부를 만들기 위해 상기 제1 칩 및 제2 칩의 서로 마주보는 표면들 상에 서로 정렬된 전도성 영역들을 포함하는 것을 특징으로 하는, 양자 컴퓨팅 회로. - 제10항 또는 제11항에 있어서,
상기 정합하는 비-갈바니 커넥터 구조체들은 자성 연결부를 만들기 위해 서로 정렬된 유도성 소자들을 포함하는 것을 특징으로 하는, 양자 컴퓨팅 회로. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 제2 칩은 양자 회로 냉각기를 포함하고,
상기 양자 컴퓨팅 회로는, 상기 양자 회로 냉각기가 적어도 하나의 큐비트의 상태를 리셋하기 위해 제어 가능하게 사용될 수 있게 하기 위해, 상기 양자 회로 냉각기와 상기 제1 칩 상의 상기 적어도 하나의 큐비트 사이에 제어 가능한 연결부를 포함하는, 양자 컴퓨팅 회로. - 제1항 내지 제13항 중 어느 한 항에 있어서,
상기 제2 칩은 적어도 하나의 필터를 포함하고, 상기 필터는 비-초전도 금속 및 손실 유전체 중 적어도 하나를 포함하는, 양자 컴퓨팅 회로. - 제1항 내지 제14항 중 어느 한 항에 있어서,
상기 제1 칩과 제2 칩 사이의 분리 거리는 1 내지 100마이크로미터 사이인 것을 특징으로 하는, 양자 컴퓨팅 회로. - 양자 컴퓨팅 회로 제조 방법에 있어서,
제1 칩을 제조하고, 상기 제1 칩 상에 적어도 하나의 큐비트를 생성하는 단계;
제2 칩을 제조하고, 상기 제2 칩 상에 큐비트가 아닌 적어도 하나의 양자 회로 소자를 생성하는 단계; 및
본딩 범프들이 상기 제1 칩과 제2 칩을 서로 부착하는 적층된 구성으로 상기 제1 칩과 제2 칩을 함께 범프 본딩하는 단계;
를 포함하는, 방법. - 제16항에 있어서,
상기 제1 칩을 제조하는 경우, 제1 세트의 재료들을 사용하는 단계; 및
상기 제2 칩을 제조하는 경우, 제2 세트의 재료들을 사용하는 단계를 포함하되,
상기 제1 세트 및 제2 세트는 적어도 부분적으로 상이한 재료들로 구성되는, 방법. - 제16항 또는 제17항에 있어서,
제1 제조 공정을 사용하여 상기 제1 칩을 제조하는 단계―상기 제1 제조 공정은 제1 시퀀스의 제조 단계들로 구성됨―; 및
제2 제조 공정을 사용하여 상기 제2 칩을 제조하는 단계―상기 제2 제조 공정은 제2 시퀀스의 제조 단계들로 구성됨―;
를 포함하되,
상기 제1 시퀀스와 제2 시퀀스는 제조 단계들의 적어도 부분적으로 상이한 시퀀스인, 방법. - 제16항 내지 제18항 중 어느 한 항에 있어서,
상기 범프 본딩은, 상기 제1 칩 및 제2 칩 상의 회로 소자들 사이의 최적화된 비-갈바니 신호 커플링을 위해 선택된 분리 거리에서 상기 제1 칩 및 제2 칩을 서로 부착하게 하는 단계를 포함하는, 방법.
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