CN211017065U

CN211017065U - 测试结构

Info

Publication number: CN211017065U
Application number: CN201922197906.8U
Authority: CN
Inventors: 吴秉桓
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-12-10
Filing date: 2019-12-10
Publication date: 2020-07-14
Anticipated expiration: 2029-12-10

Abstract

本实用新型涉及一种测试结构，测试结构包括：衬底，衬底内具有若干硅通孔结构，若干硅通孔结构通过连接线连接成若干相互邻近的测试通路，测试通路上具有测试焊盘。上述测试结构能够对硅通孔进行电性监控，能够监控硅通孔之间的短路、漏电情况，能够反映硅通孔的侧壁是否完整以及绝缘层的品质，还能监控多层芯片之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

Description

测试结构

技术领域

本实用新型涉及半导体制造领域，特别是涉及一种测试结构。

背景技术

随着集成度不断提高，每片上的器件单元数量急剧增加，芯片面积增大，单元间连线的增长既影响电路工作速度又占用很多面积，严重影响集成电路进一步提高集成度和工作速度，于是需要三维集成电路，三维集成电路是具有多层器件结构的集成电路，层与层之间需要硅通孔(TSV)连接，TSV是一种重要的开发技术，其利用短的垂直电连接或通过硅晶片的“通孔”，以建立从芯片的有效侧到背面的电连接，TSV提供最短的互连路径，为最终的3D集成创造了一条途径。但是，目前没有对硅通孔的电性监控机制，没法去监控硅通孔的短路、漏电情况，而且多层芯片之间的键合不良、刻蚀选择比大等缺陷会导致刻蚀硅通孔时造成侧向刻蚀，后期在硅通孔填充金属材料时容易出现相邻的硅通孔之间金属材料连接或者其它异常，这些问题也无法被检测出，导致产品良率低，质量无法保障，成本提高。

实用新型内容

基于此，针对上述问题，本实用新型提供一种测试结构。

本实用新型提供一种测试结构，包括：衬底，所述衬底内具有若干硅通孔结构，所述若干硅通孔结构通过连接线连接成若干相互邻近的测试通路，所述测试通路上具有测试焊盘。

上述测试结构能够对硅通孔进行电性监控，能够监控硅通孔之间的短路、漏电情况，能够反映硅通孔的侧壁是否完整以及绝缘层的品质，还能监控多层芯片之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在其中一个实施例中，所述衬底包括至少2个相互叠加的衬底单元，所述硅通孔结构使所述衬底单元之间相互连接。测试结构能监控多层芯片之间的键合情况以及是否有侧向刻蚀。

在其中一个实施例中，所述测试通路的至少一端具有所述测试焊盘，所述测试焊盘形成于所述衬底的上表面。

在其中一个实施例中，所述连接线位于所述硅通孔结构的端部。

在其中一个实施例中，所述测试通路包括第一测试通路和第二测试通路，所述第一测试通路包括相互平行的条状的若干第一测试通路单元，所述第二测试通路包括相互平行的条状的若干第二测试通路单元。

在其中一个实施例中，所述若干第一测试通路单元与所述若干第二测试通路单元相互交替平行排布。所述若干第一测试通路单元与所述若干第二测试通路单元相互交替平行排布，使得布线更简单，节约成本，易于操作。

在其中一个实施例中，所述第一测试通路单元和所述第二测试通路单元中的所述连接线位于所述衬底的上表面。第一测试通路单元和第二测试通路单元中的连接线位于衬底的上表面，使得衬底的下表面以及内部区域不需要形成连接线，而且第一测试通路单元和第二测试通路单元中的连接线可以一步形成，减少了工艺过程，提高生产效率，而且第一测试通路单元中的连接线是一体化的，第二测试通路单元中的连接线也是一体化的，能够形成尺寸更小的连接线，提高集成度，当衬底包括至少2个衬底单元时，衬底单元之间以及内部不需要形成连接线，使得布线简单，工艺简单，易于操作，节约成本。

在其中一个实施例中，相邻的所述第一测试通路单元通过连接线相互连接，使所述若干第一测试通路单元连接成一体，相邻的所述第二测试通路单元通过连接线相互连接，使所述若干第二测试通路单元连接成一体，所述第一测试通路与所述第二测试通路具有重叠处，所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。减少了测试焊盘数量，减少测试流程，节约时间，提高了效率。

在其中一个实施例中，所述若干第一测试通路单元与所述若干第二测试通路单元相互垂直排布，所述第一测试通路与所述第二测试通路具有重叠处，所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。

在其中一个实施例中，所述第一测试通路中的连接线位于所述硅通孔结构一端所在的平面上，所述第二测试通路中的连接线位于所述硅通孔结构另一端所在的平面上。

在其中一个实施例中，所述第一测试通路中的连接线沿所述第一测试通路的延伸方向上下交替排布，所述第二测试通路中的连接线沿所述第二测试通路上下交替排布，使所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。所述第一测试通路中的连接线沿所述第一测试通路的延伸方向上下交替排布，所述第二测试通路中的连接线沿所述第二测试通路上下交替排布，使得测试更加准确。

附图说明

图1～图5为本实用新型的测试结构中测试通路所呈现的结构示意图。

图6为本实用新型的测试结构的制备方法的流程图。

图7～图19为本实用新型的测试结构的制备方法中各步骤所呈现的结构示意图。

图10、图13、图17、图19为本实用新型的测试结构所呈现的结构示意图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的首选实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本实用新型的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

一个实施例，提供一种测试结构包括：衬底10，衬底10内具有若干硅通孔结构20，若干硅通孔结构20通过连接线30连接成若干相互邻近的测试通路40，测试通路40上具有测试焊盘50。

在本实施例中，上述测试结构能够对硅通孔进行电性监控，能够监控硅通孔之间的短路、漏电情况，能够反映硅通孔的侧壁是否完整以及绝缘层的品质，还能监控多层芯片之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，衬底10包括至少2个相互叠加的衬底单元，硅通孔结构20使衬底单元之间相互连接。测试结构能监控多层芯片之间的键合情况以及是否有侧向刻蚀。例如，衬底10可以是单个衬底10，如图10、图13所示，此时，测试结构能够对硅通孔结构20进行电性监控，能够监控硅通孔结构20之间的短路、漏电情况，主要反映硅通孔结构20的侧壁是否完整以及绝缘层的品质；衬底10也可以是包括2个衬底单元，如图17、图19所示，此时，测试结构能够对硅通孔结构20进行电性监控，能够监控硅通孔结构20之间的短路、漏电情况，主要监控衬底单元与衬底单元之间的键合情况以及是否有侧向刻蚀。

在本实施例中，衬底10包括芯片或基板。衬底的材质包括硅、玻璃、氧化硅、陶瓷、金属中的一种或几种组合。

在一个实施例中，衬底10的上表面形成有介质层60。

在一个实施例中，衬底10的下表面形成有介质层60。

在一个实施例中，衬底单元之间形成有介质层60。

在一个实施例中，测试通路40的至少一端具有测试焊盘50，测试焊盘50形成于衬底10的上表面。在一个实施例中，测试通路40的一端具有测试焊盘50。在另一个实施例中，测试通路40的两端都具有测试焊盘50。

在一个实施例中，连接线30位于硅通孔结构20的端部。

在一个实施例中，测试通路40包括第一测试通路401和第二测试通路402，第一测试通路401包括相互平行的条状的若干第一测试通路单元4011，第二测试通路402包括相互平行的条状的若干第二测试通路单元4021。

在一个实施例中，如图1所示，若干第一测试通路单元4011与若干第二测试通路单元4021相互交替平行排布。若干第一测试通路单元4011与若干第二测试通路单元4021相互交替平行排布，使得布线更简单，节约成本，易于操作。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，如图1所示，第一测试通路单元4011和第二测试通路单元4021中的连接线30位于硅通孔结构20的上端，也就是第一测试通路单元4011和第二测试通路单元4021中的连接线30位于衬底的上表面。第一测试通路单元4011和第二测试通路单元4021中的连接线30位于衬底的上表面，使得衬底的下表面以及内部区域不需要形成连接线30，而且第一测试通路单元4011和第二测试通路单元4021中的连接线30可以一步形成，减少了工艺过程，提高生产效率，而且第一测试通路单元4011中的连接线30是一体化的，第二测试通路单元4021中的连接线30也是一体化的，能够形成尺寸更小的连接线30，提高集成度，当衬底包括至少2个衬底单元时，衬底单元之间以及内部不需要形成连接线30，使得布线简单，工艺简单，易于操作，节约成本。

在一个实施例中，如图1、图17所示，衬底10包括2个相互叠加的衬底单元，硅通孔结构20使衬底单元之间相互连接，测试通路40包括第一测试通路401和第二测试通路402，第一测试通路401包括相互平行的条状的若干第一测试通路单元4011，第二测试通路402包括相互平行的条状的若干第二测试通路单元4021，若干第一测试通路单元4011与若干第二测试通路单元4021相互交替平行排布，第一测试通路单元4011和第二测试通路单元4021中的连接线30位于硅通孔结构20的上端，也就是第一测试通路单元4011和第二测试通路单元4021中的连接线30位于衬底10的上表面。衬底单元之间相互键合，可能出现键合不良情况或衬底单元之间具有大的刻蚀选择比都会导致在形成硅通孔时出现侧向刻蚀，导致硅通孔单元20之间出现漏电、短路情况。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。在本实施例中，衬底单元之间以及内部不需要形成连接线30，使得布线简单，工艺简单，易于操作，节约成本。

在一个实施例中，如图2所示，相邻的第一测试通路单元4011通过连接线30相互连接，使若干第一测试通路单元4011连接成一体，相邻的第二测试通路单元4021通过连接线30相互连接，使若干第二测试通路单元4021连接成一体，第一测试通路401与第二测试通路402具有重叠处，重叠处的第一测试通路401中连接线30与第二测试通路402中连接线30位于不同平面上。减少了测试焊盘50数量，减少测试流程，节约时间，提高了效率。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，如图3所示，若干第一测试通路单元4011与若干第二测试通路单元4021相互垂直排布，第一测试通路401与第二测试通路402具有重叠处，重叠处的第一测试通路401中连接线30与第二测试通路402中连接线30位于不同平面上。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，相邻的第一测试通路单元4011通过连接线30相互连接，使若干第一测试通路单元4011连接成一体，相邻的第二测试通路单元4021通过连接线30相互连接，使若干第二测试通路单元4021连接成一体，第一测试通路401与第二测试通路402具有重叠处，重叠处的第一测试通路401中连接线30与第二测试通路402中连接线30位于不同平面上。减少了测试焊盘50数量，减少测试流程，节约时间，提高了效率。

在一个实施例中，如图5所示，第一测试通路401中的连接线30位于硅通孔结构20一端所在的平面上，第二测试通路402中的连接线30位于硅通孔结构20另一端所在的平面上。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，如图4所示，第一测试通路401中的连接线30沿第一测试通路401的延伸方向上下交替排布，第二测试通路402中的连接线30沿第二测试通路402上下交替排布，使重叠处的第一测试通路401中连接线30与第二测试通路402中连接线30位于不同平面上。第一测试通路401中的连接线30沿第一测试通路401的延伸方向上下交替排布，第二测试通路402中的连接线30沿第二测试通路402上下交替排布，使得测试更加准确。在第一测试通路单元4011或第二测试通路单元4021中通入电流，如果在另一测试通路单元内检测到电流，则说明硅通孔结构20之间有短路、漏电情况，如果在另一测试通路单元内没有检测到电流，则说明第一测试通路单元4011与第二测试通路单元4021之间没有短路、漏电情况。通过这种测试能够反映硅通孔结构20的侧壁是否完整以及绝缘层的品质，如果是多层衬底单元，还能监控多层衬底单元之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

在一个实施例中，硅通孔结构20与连接线30之间具有隔离层。隔离层的材质包括钛、钽、钨、氮化钛、氮化钽、氮化钨中的一种或几种组合。

在一个实施例中，硅通孔结构20的材质包括铜、铝、镍、金、银、钛中的一种或几种组合。连接线30的材质包括铜、铝、镍、金、银、钛中的一种或几种组合。介质层60的材质包括环氧树脂、硅胶、PI、PBO、PCB、氧化硅、磷硅玻璃或含氟玻璃。

一个实施例，如图6所示，提供一种测试结构的制备方法，包括：

S10：提供一衬底10；

S11：于衬底10内形成若干硅通孔结构20；

S12：于若干硅通孔结构20之间形成连接线30，若干硅通孔结构20通过连接线30连接成若干相互邻近的测试通路40；

S13：于测试通路40上形成测试焊盘50。

在本实施例中，上述测试结构的制备方法能够对硅通孔进行电性监控，能够监控硅通孔之间的短路、漏电情况，能够反映硅通孔的侧壁是否完整以及绝缘层的品质，还能监控多层芯片之间的键合情况以及是否有侧向刻蚀，使得产品良率提升，保障了质量，节约成本。

本实施例中测试结构的制备方法用于制备上述实施例中如图1至图5中任一示例中的测试结构。

一个实施例，对测试结构的制备方法进行详细说明，具体的，测试结构的制备方法，包括：

在其中一个实施例中，测试结构的制备方法包括：

S20：如图7所示，提供一衬底10；

S21：如图8所示，于衬底10内形成若干硅通孔结构20；

S22：如图9所示，于硅通孔结构20的上端形成第一连接线301；

S23：如图10所示，于衬底10的上表面形成第一介质层601，于第一介质层601上形成测试焊盘50。

在其中一个实施例中，测试结构的制备方法包括：

S30：提供一衬底10；

S31：于衬底10内形成若干硅通孔结构20；

S32：于硅通孔结构20的上端形成第一连接线301；

S33：于衬底10的上表面形成第一介质层601，于第一介质层601上形成测试焊盘50；

S34：如图11所示，去除部分衬底10，暴露出硅通孔结构20的下端；

S35：如图12所示，于衬底10的下表面形成第二介质层602，于第二介质层602内形成开口，开口暴露衬底10；

S36：如图13所示，于硅通孔结构20的下端的开口内形成第二连接线302，于开口内填充介质层。

在其中一个实施例中，测试结构的制备方法包括：

S40：如图14所示，提供第二衬底单元102；

S41：如图15所示，于第二衬底单元102的上表面形成第二介质层602；

S42：如图16所示，于第二介质层602的上表面形成第一衬底单元101；

S43：于第一衬底单元101和第二衬底单元102内形成由第一衬底单元101的上表面贯穿到第二衬底单元102内的若干硅通孔结构20；

S44：于硅通孔结构20的上端形成第一连接线301；

S45：于第一衬底单元101的上表面形成第一介质层601，于第一介质层601上形成如图17所示的测试焊盘50。

在其中一个实施例中，测试结构的制备方法包括：

S50：提供第二衬底单元102；

S51：如图18所示，于第二衬底单元102的上表面形成第二连接线302；

S52：于第二衬底单元102的上表面形成第二介质层602；

S53：于第二介质层602的上表面形成第一衬底单元101；

S54：于第一衬底单元101和第二衬底单元102内形成由第一衬底单元101的上表面贯穿到第二连接线302的若干硅通孔结构20；

S55：于硅通孔结构20的上端形成第一连接线301；

S56：于第一衬底单元101的上表面形成第一介质层601，于第一介质层601上形成如图19所示的测试焊盘50。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims

1.一种测试结构，其特征在于，包括：

衬底，所述衬底内具有若干硅通孔结构，所述若干硅通孔结构通过连接线连接成若干相互邻近的测试通路，所述测试通路上具有测试焊盘。

2.根据权利要求1所述的测试结构，其特征在于，所述衬底包括至少2个相互叠加的衬底单元，所述硅通孔结构使所述衬底单元之间相互连接。

3.根据权利要求1所述的测试结构，其特征在于，所述测试通路的至少一端具有所述测试焊盘，所述测试焊盘形成于所述衬底的上表面。

4.根据权利要求1所述的测试结构，其特征在于，所述连接线位于所述硅通孔结构的端部。

5.根据权利要求1所述的测试结构，其特征在于，所述测试通路包括第一测试通路和第二测试通路，所述第一测试通路包括相互平行的条状的若干第一测试通路单元，所述第二测试通路包括相互平行的条状的若干第二测试通路单元。

6.根据权利要求5所述的测试结构，其特征在于，所述若干第一测试通路单元与所述若干第二测试通路单元相互交替平行排布。

7.根据权利要求6所述的测试结构，其特征在于，所述第一测试通路单元和所述第二测试通路单元中的所述连接线位于所述衬底的上表面。

8.根据权利要求6所述的测试结构，其特征在于，相邻的所述第一测试通路单元通过连接线相互连接，使所述若干第一测试通路单元连接成一体，相邻的所述第二测试通路单元通过连接线相互连接，使所述若干第二测试通路单元连接成一体，所述第一测试通路与所述第二测试通路具有重叠处，所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。

9.根据权利要求5所述的测试结构，其特征在于，所述若干第一测试通路单元与所述若干第二测试通路单元相互垂直排布，所述第一测试通路与所述第二测试通路具有重叠处，所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。

10.根据权利要求9所述的测试结构，其特征在于，相邻的所述第一测试通路单元通过连接线相互连接，使所述若干第一测试通路单元连接成一体，相邻的所述第二测试通路单元通过连接线相互连接，使所述若干第二测试通路单元连接成一体，所述第一测试通路与所述第二测试通路具有重叠处，所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。

11.根据权利要求10所述的测试结构，其特征在于，所述第一测试通路中的连接线位于所述硅通孔结构一端所在的平面上，所述第二测试通路中的连接线位于所述硅通孔结构另一端所在的平面上。

12.根据权利要求10所述的测试结构，其特征在于，所述第一测试通路中的连接线沿所述第一测试通路的延伸方向上下交替排布，所述第二测试通路中的连接线沿所述第二测试通路的延伸方向上下交替排布，使所述重叠处的所述第一测试通路中连接线与所述第二测试通路中连接线位于不同平面上。