CN102456738A

CN102456738A - 一种vdmos晶体管

Info

Publication number: CN102456738A
Application number: CN2010105274921A
Authority: CN
Inventors: 王颢
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-10-29
Filing date: 2010-10-29
Publication date: 2012-05-16

Abstract

一种VDMOS晶体管，属于半导体器件领域，包括：半导体衬底、外延层、源掺杂区、沟道区、栅氧化层以及多晶硅栅，并在多晶硅栅与栅氧化层之间、水平方向位于沟道区旁侧的位置通过PECVD方法沉积一厚度大于栅氧化层厚度的绝缘介质层，该绝缘介质层的引入，增加了多晶硅栅和外延层之间的相对距离，即增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的情况下，有效减小了器件的栅-漏电容，大大缩短了MOS晶体管开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，并降低其动态损耗，使器件性能有了很大提高。

Description

一种VDMOS晶体管

技术领域

本发明涉及一种MOS晶体管结构，具体涉及VDMOS晶体管结构，属于半导体器件领域。

背景技术

在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。而DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

图1a为传统VDMOS晶体管100剖面结构示意图。如图1a所示，垂直双扩散MOS晶体管100在N⁺硅衬底110上生长一层N^-外延层120，电子由N⁺源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，多晶硅栅130和外延层120之间有一栅氧化层106，用于将多晶硅栅130和有源区隔开。

图1b为VDMOS晶体管100单元结构内的寄生元件示意图，图1c为VDMOS晶体管100带有寄生元件的等效电路图，如1b及图1c所示，漏极和源极短接时的输入电容Ciss＝Cgs+Cgd，栅极和源极短接时的输出电容Coss＝Cds+Cgd，而栅极和源极短接时的反向传输电容Crss＝Cgd，其中，反向传输电容Crss通常指米勒电容(Miller Capacitance)，是影响器件电压上升和回落时间以及开关延时的重要参数。

由于具有相对较高的开关速度且需要的功率较低，MOS晶体管，特别是VDMOS晶体管在开关领域中被广泛的使用。然而，MOS晶体管中的动态损耗占据了变换器总损失中较大的百分比，动态损耗与器件的上升和回落时间(rise and fall times)成正比，而器件的上升和回落时间又与器件的反向传输电容(即：栅-漏电容)，即米勒电容(Miller Capacitance)成比例。如图1a所示，由于在VDMOS晶体管100中，其漏极101和栅极103大面积交叠，会产生较大的栅-漏电容，因此，由此所引起的动态损耗在VDMOS晶体管中表现的尤为严重。

在现有技术中，降低MOS晶体管栅-漏电容Cgd的方法通常有两种：一种方法是减小栅极、漏极的面积，但该方法会带来较大的导通电阻Rds(on)，在增大开关损耗的同时，也会造成器件电流、电压等其他性能的下降；另一种方法是降低栅极和漏极的相对接触面积，通常采用的手段是对栅极采用一定的屏蔽技术，从而减小栅-漏的相对电容，在中国专利CN03817927.X中即提供了一包括一个屏蔽电极和一个开关电极的半导体栅结构，该结构虽在一定程度上降低了栅-漏的相对电容，但结构涉及工艺步骤较多，制备方法较复杂，增加了MOS晶体管的制造成本，此外，该结构中涉及到多层电介质层，其尺寸精度不易控制，对MOS晶体管的其他性能及MOS器件之间的相互集成有一定影响。

发明内容

本发明要解决的技术问题是，提供一种VDMOS晶体管结构，有效降低MOS晶体管的栅-漏电容，从而降低开关过程中的动态损耗，提高器件性能。

为解决上述技术问题，本发明提供的VDMOS晶体管结构包括：第一导电类型的半导体衬底，覆盖半导体衬底表面的第一导电类型的外延层，位于外延层内的第一导电类型的源掺杂区，位于外延层内并环绕源掺杂区的、第二导电类型的沟道区，覆盖外延层表面、除源掺杂区外其他部分的栅氧化层，位于栅氧化层上表面且在水平方向上位于沟道区旁侧的绝缘介质层，覆盖绝缘介质层以及栅氧化层的多晶硅栅极，以及分别位于外延层表面和半导体衬底下表面的金属源电极和漏电极，其中，绝缘介质层通过等离子体增强化学气相沉积方法(PECVD)淀积，其厚度D大于栅氧化层厚度。

进一步的，栅氧化层厚度为500

～1200

进一步的，绝缘介质层为单一低介电常数绝缘介质材料或任意几种低介电常数绝缘介质材料的叠层混合物。

进一步的，绝缘介质层为正硅酸乙酯(TEOS)。

进一步的，绝缘介质层的厚度D范围为2500

～5000

进一步的，绝缘介质层与沟道区在水平方向上具有一间隔，该间隔距离L为0～1μm，当绝缘介质层与沟道区在水平方向上间隔为0时，二者在水平方向上相邻接。

作为较佳技术方案，第一半导体类型为N型，第二半导体类型为P型。

作为可选技术方案，第一半导体类型为P型，第二半导体类型为N型。

本发明的技术效果是，通过在沟道区旁侧、栅氧化层上方通过等离子体增强化学气相沉积(PECVD)方法引入一厚度较厚的绝缘介质层，增加了多晶硅栅和外延层之间的相对距离，即相当于增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的前提下，减小了VDMOS晶体管的栅-漏电容(即：米勒电容)，大大缩短了MOS晶体管在开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，降低其动态损耗，使器件性能有了很大提高。

附图说明

图1a为传统VDMOS晶体管结构示意图；

图1b为VDMOS晶体管单元结构内寄生元件示意图；

图1c为VDMOS晶体管带有寄生元件的等效电路图；

图2为本发明提供的VDMOS晶体管结构第一具体实施方式示意图；

图3为本发明提供的VDMOS晶体管结构第二具体实施方式示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图2为本发明提供的VDMOS晶体管第一具体实施方式示意图。

如图2所示，VDMOS晶体管200包括：

第一导电类型的半导体衬底210；

覆盖在半导体衬底210表面的第一导电类型的外延层220；

位于外延层220内的第一导电类型的源掺杂区201和第二导电类型的沟道区202；

覆盖外延层220表面、除源掺杂区201外其他部分的栅氧化层203；

位于栅氧化层203上表面且在水平方向上位于沟道区202旁侧的绝缘介质层205；

覆盖绝缘介质层205以及栅氧化层203的多晶硅栅204；

位于外延层220表面用于引出源电极211的金属层208；

位于多晶硅栅204表面用于引出栅电极213的金属层209；

以及位于半导体衬底210下表面用于引出漏电极212的金属层207。

其中，源掺杂区201位于外延层220内且贴近其表面的位置，而沟道区202位于源掺杂区201下方且环绕整个源掺杂区201。

在本具体实施方式中，VDMOS晶体管200的多晶硅栅204的宽度W为10μm～20μm，且其侧壁覆盖有一层侧间隙壁(Spacer)206，该侧间隙壁(Spacer)206为由正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。在该VDMOS晶体管结构200中，源掺杂区201的宽度为6μm～8μm，栅氧化层203的厚度为500

～1200

绝缘介质层205的厚度D大于栅氧化层203的厚度，其厚度D范围为2500

～5000

且绝缘介质层205与沟道区202在水平方向上相邻接。

在本具体实施方式中，VDMOS晶体管200所选用的半导体衬底210的掺杂浓度大于外延层220的掺杂浓度，源掺杂区201为重掺杂区域，其掺杂浓度约为1E21cm^-3，大于外延层220的掺杂浓度；沟道区202为轻掺杂区域，其掺杂浓度约为1E17cm^-3。此外，本具体实施方式中所涉及的覆盖多晶硅栅204侧壁的侧间隙壁(Spacer)206用于定义源掺杂区201的扩散区域，从而避免短沟道效应的发生。该侧间隙壁(Spacer)206结构的制备，可根据器件及工艺需要灵活设置。

作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型，VDMOS晶体管200的多晶硅栅204宽度W为15μm，源掺杂区201宽度为7μm，栅氧化层203厚度为800

绝缘介质层205为低介电常数的绝缘介质材料，本实施例中，绝缘介质层205为二氧化硅含碳硅氧化物中的一种或二者叠加组成的叠层混合物，其厚度D为3000

此时，VDMOS晶体管200即为在N+掺杂的半导体衬底210上外延一N-掺杂的外延层220，并在外延层220内离子注入形成P-掺杂的体区(用于形成沟道区202)，之后在外延层220表面依次热氧化生长一栅氧化层203、PECVD沉积形成一厚度D大于栅氧化层203厚度的绝缘介质层205，并刻蚀绝缘介质层205使其位于沟道区202旁侧，刻蚀栅氧化层203至暴露出外延层220表面用以定义源掺杂区201注入区域，随后完成多晶硅栅204的淀积并离子注入形成N++掺杂的源掺杂区201。VDMOS晶体管200中，栅氧化层203位于绝缘介质层205与外延层220之间，该VDMOS晶体管结构200为NMOS晶体管。

该具体实施方式中，VDMOS晶体管结构200的栅-漏电容主要由位于多晶硅栅204和半导体衬底210以及外延层220之间的栅氧化层203和绝缘介质层205所造成的，在MOS晶体管工作过程中，多晶硅栅204和N型掺杂的外延层220分别充当电容器的两金属平板，而位于二者之间的栅氧化层203和绝缘介质层205则充当位于两金属平板之间的高介电常数介质，根据电容量的计算公式

其中：A为电容极板面积；d为极板间距离；ε为极板间所填充介质的介电常数。在栅氧化层203与多晶硅栅204之间引入一厚度较厚、介电常数较低的绝缘介质层205，即相当于增大了电容极板多晶硅栅204和外延层220之间的距离，从而在不减小多晶硅栅204面积的前提下，既保证了较小的导通电阻，又减小了MOS晶体管的栅-漏电容(米勒电容)，减少了MOS晶体管开关过程中对反向传输电容C_rss(即：C_gd)的充放电时间，从而减小了MOS晶体管的上升和回落时间以及开关延时，大大降低了其动态损耗，使器件性能得到更进一步的提高。

本发明还提供了VDMOS晶体管第二具体实施方式。

图3为本发明提供的VDMOS晶体管第二具体实施方式示意图。

如图3所示，VDMOS晶体管300包括：

第一导电类型的半导体衬底310；

覆盖在半导体衬底310表面的第一导电类型的外延层320；

位于外延层320内的第一导电类型的源掺杂区301和第二导电类型的沟道区302；

覆盖外延层320表面、除源掺杂区301外其他部分的栅氧化层303；

位于栅氧化层303上表面且在水平方向上位于沟道区302旁侧的绝缘介质层305；

覆盖绝缘介质层305以及栅氧化层303的多晶硅栅304；

位于外延层320表面用于引出源电极311的金属层308；

位于多晶硅栅304表面用于引出栅电极313的金属层309；

以及位于半导体衬底310下表面用于引出漏电极312的金属层307。

其中，绝缘介质层305材料为低介电常数的绝缘介质材料，源掺杂区301位于外延层320内且贴近其表面的位置，而沟道区302位于源掺杂区301下方且环绕整个源掺杂区301。

在本具体实施方式中，VDMOS晶体管300的多晶硅栅304的宽度W为10μm～20μm，且其侧壁覆盖有一层侧间隙壁(Spacer)306，该侧间隙壁(Spacer)306为由正硅酸乙酯(TEOS)热分解淀积的无定形二氧化硅。在该VDMOS晶体管结构300中，源掺杂区301的宽度为6μm～8μm，栅氧化层303的厚度为500

～1200

绝缘介质层305的厚度D大于栅氧化层303的厚度，其厚度D范围为3000

～3800且绝缘介质层305与沟道区302在水平方向上具有一间隔，该间隔距离L为0～1μm。

在本具体实施方式中，VDMOS晶体管300所选用的半导体衬底310的掺杂浓度大于外延层320的掺杂浓度，源掺杂区301为重掺杂区域，其掺杂浓度约为1E21cm^-3，大于外延层320的掺杂浓度；沟道区302为轻掺杂区域，其掺杂浓度约为1E17cm^-3。此外，本具体实施方式中所涉及的覆盖多晶硅栅304侧壁的侧间隙壁(Spacer)306用于定义源掺杂区301的扩散区域，从而避免短沟道效应的发生。该侧间隙壁(Spacer)306结构的制备，可根据器件及工艺需要灵活设置。

作为最佳实施例，第一半导体类型为P型，第二半导体类型为N型，VDMOS晶体管300的多晶硅栅304宽度W为17μm，源掺杂区301宽度为8μm，栅氧化层303厚度为1000

绝缘介质层305为正硅酸乙酯(TEOS)，其厚度D为3500

绝缘介质层305与沟道区302在水平方向上间隔的距离L为0.2μm～0.8μm，更具体的，该距离L为0.5μm。

此时，VDMOS晶体管300即为在P+掺杂的半导体衬底310上外延一P-掺杂的外延层320，并在外延层320内离子注入形成N-掺杂的体区(用于形成沟道区302)，之后在外延层320表面依次热氧化生长一栅氧化层303、PECVD沉积形成一厚度D大于栅氧化层303厚度的绝缘介质层305，并刻蚀绝缘介质层305使其位于沟道区302旁侧，刻蚀栅氧化层303至暴露出外延层320表面用以定义源掺杂区301注入区域，随后完成多晶硅栅304的淀积并离子注入形成P++掺杂的源掺杂区301。VDMOS晶体管300中，栅氧化层303位于绝缘介质层305与外延层320之间，该VDMOS晶体管结构300为PMOS晶体管。

该具体实施方式中，VDMOS晶体管结构300的栅-漏电容主要由位于多晶硅栅304和半导体衬底310以及外延层320之间的栅氧化层303和绝缘介质层305所造成的，在MOS晶体管工作过程中，多晶硅栅304和P型掺杂的外延层320分别充当电容器的两金属平板，而位于二者之间的栅氧化层303和绝缘介质层305则充当位于两金属平板之间的高介电常数介质，根据电容量的计算公式

其中：A为电容极板面积；d为极板间距离；ε为极板间所填充介质的介电常数。在栅氧化层303与多晶硅栅304之间引入一厚度较厚、介电常数较低的绝缘介质层305，即相当于增大了电容极板多晶硅栅304和外延层320之间的距离，而本具体实施方式中，绝缘介质层305选用正硅酸乙酯(TEOS)，具有较低的介电常数，从而在不减小多晶硅栅304面积的前提下，既保证了较小的导通电阻，又减小了MOS晶体管的栅-漏电容(米勒电容)，减少了MOS晶体管开关过程中对反向传输电容C_rss(即：C_gd)的充放电时间，从而减小了MOS晶体管的上升和回落时间以及开关延时，大大降低了其动态损耗，使器件性能得到更进一步的提高。

此外，PECVD方法沉积绝缘介质层305，相比较传统的热氧化方法而言，在提供更好的介质层质量、更厚的介质层厚度的同时，避免了对于半导体衬底210/310及外延层220/320中硅的消耗，有效防止栅氧化层203/303及绝缘介质层205/305在中间位置的凹陷。同时，在具体实施方式二中，绝缘介质层305与沟道区302在水平方向上保持一定距离的间隔，即绝缘介质层305不覆盖沟道区302，在VDMOS晶体管300中，沟道区302与多晶硅栅304之间仍只间隔一薄层栅氧化层303，厚度较厚的绝缘介质层305的引入，除减小MOS晶体管300的栅-漏电容外，不会对器件其他性能产生任何影响，很好的保证了VDMOS晶体管300的器件功能。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种VDMOS晶体管，包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，覆盖所述半导体衬底上表面；

第一导电类型的源掺杂区，位于所述外延层内；

第二导电类型的沟道区，位于所述外延层内并环绕所述源掺杂区；

栅氧化层，覆盖所述外延层表面、除所述源掺杂区外的其他部分；

金属源电极，位于所述外延层表面且与所述源掺杂区相邻接触；

金属漏电极，位于所述半导体衬底下表面；

其特征在于，所述VDMOS晶体管还包括：

绝缘介质层，覆盖部分所述栅氧化层且在水平方向位于所述沟道区旁侧，所述绝缘介质层采用等离子体增强化学气相沉积方法淀积，其厚度大于所述栅氧化层厚度；

多晶硅栅，覆盖所述绝缘介质层以及所述栅氧化层。

2.根据权利要求1所述的VDMOS晶体管，其特征在于，所述栅氧化层的厚度为500

～1200

3.根据权利要求1所述的VDMOS晶体管，其特征在于，所述绝缘介质层为低介电常数绝缘介质材料。

4.根据权利要求3所述的VDMOS晶体管，其特征在于，所述绝缘介质层为二氧化硅或含碳硅氧化物或二者组成的叠层混合物。

5.根据权利要求3所述的VDMOS晶体管，其特征在于，所述绝缘介质层为正硅酸乙酯。

6.根据权利要求3所述的VDMOS晶体管，其特征在于，所述绝缘介质层厚度D为2500

～5000

7.根据权利要求3所述的VDMOS晶体管，其特征在于，所述绝缘介质层与所述沟道区在水平方向上具有一间隔。

8.根据权利要求7所述的VDMOS晶体管，其特征在于，所述绝缘介质层与所述沟道区在水平方向上的间隔距离为0～1μm。

9.根据权利要求1～8任意一项所述的VDMOS晶体管，其特征在于，所述第一半导体类型为N型，所述第二半导体类型为P型。

10.根据权利要求1～8任意一项所述的VDMOS晶体管，其特征在于，所述第一半导体类型为P型，所述第二半导体类型为N型。