CN109698196B - 功率半导体器件 - Google Patents

功率半导体器件 Download PDF

Info

Publication number
CN109698196B
CN109698196B CN201811621100.0A CN201811621100A CN109698196B CN 109698196 B CN109698196 B CN 109698196B CN 201811621100 A CN201811621100 A CN 201811621100A CN 109698196 B CN109698196 B CN 109698196B
Authority
CN
China
Prior art keywords
region
conduction type
conductive type
layer
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811621100.0A
Other languages
English (en)
Other versions
CN109698196A (zh
Inventor
周锌
赵凯
王睿迪
乔明
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201811621100.0A priority Critical patent/CN109698196B/zh
Publication of CN109698196A publication Critical patent/CN109698196A/zh
Application granted granted Critical
Publication of CN109698196B publication Critical patent/CN109698196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提出了一种功率半导体器件，包括第二导电类型衬底、第一导电类型下漂移区、第一导电类型漏极接触区、漏极金属电极、第二导电类型下体区、第一导电类型下源极区、第二导电类型下体接触区、下源电极、下栅介质层、下栅电极、埋氧化层、第一导电类型上漂移区、第二导电类型上体区、第一导电类型上源极区、第二导电类型上体接触区、上源电极、第一导电类型上漏极接触区、上栅介质层、上栅电极，本发明降低了LDMOS器件的导通电阻，同时不影响器件的关态击穿电压特性，在维持击穿电压不变的基础上，采用本发明提出的双层LDMOS器件结构，相比传统LDMOS器件导通电阻降低超过50％，因此有效降低了器件的器件的导通功耗。

Description

功率半导体器件
技术领域
本发明属于功率半导体器件技术领域，更具体地，涉及低导通电阻的SOI功率半导体器件。
背景技术
随着电子设备、电力***小型化集成化的发展，功率高压集成电路拥有着越发广阔的市场和应用空间，功率高压集成技术受到越来越多的研究与关注，功率高压集成技术旨在实现高压器件与低压器件的单片集成，为功率高压集成电路研制奠定基础。功率高压器件是功率高压集成功率电路的核心，LDMOS(Laterally diffused MOSFET)作为最重要的高压集成功率器件之一，具有易集成、开关速度快、压控、温度稳定性好等特点，广泛应用在电源电路、模拟开关电路、高压驱动电路等功率高压集成电路中。
常规LDMOS器件如图1所示，电路***要求高压功率LDMOS具有低的导通电阻(Ron,sp)和寄生电容以减小器件导通损耗和开关损耗，同时具有高的关态击穿电压(BV)，导通电阻与关态耐压两者之间存在矛盾关系，Ron,sp∝BV2.5，随着器件击穿电压的增加，导通电阻快速上升。为了解决这对矛盾，以Resurf技术为代表的多种器件结构被提出，电子科技大学陈星弼院士在美国发明专利U.S.Patent No.5216275中提出了超结(Super Junction)结构，基于此结构的新型功率MOS器件CoolMOS被提出，该器件在保持器件耐压的同时，大大降低了导通电阻，使得导通电阻与耐压之间的矛盾被缓解，国内外多家大学与公司基于超结原理研制超结LDMOS器件，如图2所示。但是随着电路集成的不断发展，对器件低功耗需求任在不断提高，促使不断探索低导通电阻器件新结构。
SOI(Silicon-On-Insulator)技术通过在硅层内引入绝缘层，将表面的硅层与衬底相隔离，消除了体硅器件的寄生闩锁效应并且使得器件的衬底漏电大大减小，提高了器件的可靠性，常规SOI LDMOS器件结构如图3所示。同时，采用SOI技术之称的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单等众多优点，SOI器件在功率集成电路中占据着越发重要的地位。因此，基于SOI技术研发具有低导通电阻的SOI高压LDMOS器件的研究具有重要的意义。
发明内容
为了在现有技术的基础上进一步降低SOI高压LDMOS器件的导通电阻，减少器件导通损耗，本发明提出了一种功率半导体器件及其可能的工艺实现方式。本发明提出的器件采用了双层器件结构，在传统SOI LDMOS器件的SOI层下方形成器件结构，充分利用了器件的空间，可以在不影响器件关态耐压的条件下，有效降低器件的导通电阻，达到降低器件功耗的目的。
为实现上述发明目的，技术方案如下：
一种功率半导体器件，包括第二导电类型衬底9，所述第二导电类型衬底9上有第一导电类型下漂移区11；所述第一导电类型下漂移区11的右侧有高掺杂浓度的第一导电类型漏极接触区12，所述第一导电类型漏极接触区12与器件顶部漏极金属电极10连接；所述第一导电类型下漂移区11的左侧有第二导电类型下体区13；所述第二导电类型下体区13内左侧有第一导电类型下源极区14和第一导电类型下源极区14上方的第二导电类型下体接触区15，下源电极18将所述第一导电类型下源极区14和第二导电类型下体接触区15短接，下源电极18贯穿器件从表面引出；所述第二导电类型下体区13表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17；所述第一导电类型下漂移区11上有埋氧化层8，所述埋氧化层8上有第一导电类型上漂移区21；所述第一导电类型上漂移区21的左侧有第二导电类型上体区23；所述第二导电类型上体区23内上方有第一导电类型上源极区24和第二导电类型上体接触区25，器件表面有上源电极28，将所述上源极区24和第二导电类型上体接触区25短接；第一导电类型上漏极接触区22位于第一导电类型上漂移区21内并与漏极金属电极10相接触，所述第二导电类型上体区23上表面有上栅介质层26，所述上栅介质层26上表面有上栅电极27。
作为优选方式，所述第一导电类型上漂移区21内上部有STI结构7。STI结构优化了器件表面的电场分布，提高了器件的耐压能力。
作为优选方式，所述第一导电类型下漂移区11内埋氧化层8下方有第二导电类型下辅助耗尽区6，所述辅助耗尽区域可以辅助第一导电类型上漂移区21与第一导电类型下漂移区11，从而提高两者的掺杂浓度，减小器件的导通电阻。
作为优选方式，所述第二导电类型下体区13左侧表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17。
作为优选方式，所述第二导电类型下体区13与埋氧化层8相接触的上表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17。
本发明还提供一种所述功率半导体器件的制备方法，包括如下步骤：
第一步：分别在两个硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；
第二步：在两个硅片表面通过淀积或者热生长的方式形成第一氧化层8a、第二氧化层8b；
第三步：通过键合技术将两个硅片表面的氧化层进行键合，形成埋氧化层8；
第四步：通过CMP技术将上层器件的硅层减薄；
第五步：制作上层器件的栅结构，并形成各金属电极，最终形成双层SOI器件。
本发明还提供一种所述功率半导体器件的制备方法，包括如下步骤：
第一步：在两硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；
第二步：在器件表面通过淀积或者热生长的方式形成埋氧化层8；
第三步：通过刻蚀技术在埋氧化层8中形成一个通孔接触到下方的硅层；
第四步：在通孔中淀积或热生长硅，并且达到埋氧化层8上表面；
第五步：在从通孔中长出的硅的基础上在埋氧化层8表面生长外延硅层；
第六步：在外延硅层中制作上部LDMOS的器件结构，最终形成双层SOI器件。
本发明的有益效果为：本发明降低了LDMOS器件的导通电阻，同时不影响器件的关态击穿电压特性。在维持击穿电压不变的基础上，采用本发明提出的双层LDMOS器件结构，相比传统LDMOS器件导通电阻降低超过50％，因此有效降低了器件的器件的导通功耗。
附图说明
图1是一种传统LDMOS器件结构示意图；
图2是现有技术中一种采用超结技术的LDMOS器件结构示意图；
图3是现有技术中一种采用SOI技术的LDMOS器件结构示意图；
图4是本发明的实施例1的一种LDMOS器件结构示意图；
图5是本发明实施例2中提出的器件的结构示意图；
图6是本发明实施例3中提出的器件的结构示意图；
图7A-7E是本发明实施例5中提出的一种器件工艺流程示意图；
图8A-8F是本发明实施例6中提出的一种器件工艺流程示意图；
6为第二导电类型下辅助耗尽区，7为STI结构，8为埋氧化层，8a为第一氧化层，8b为第二氧化层，9为第二导电类型衬底，10为漏极金属电极，11为第一导电类型下漂移区，12为第一导电类型漏极接触区，13为第二导电类型下体区，14为第一导电类型下源极区，15为第二导电类型下体接触区，16为下栅介质层，17为下栅电极，18为下源电极，21为第一导电类型上漂移区，21a是第一导电类型漂移区，21b是第二导电类型辅助耗尽区，22为第一导电类型上漏极接触区，23为第二导电类型上体区，24为第一导电类型上源极区，25为第二导电类型上体接触区，26为上栅介质层，27为上栅电极，28为上源电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图4所示，一种功率半导体器件，包括：第二导电类型衬底9，所述第二导电类型衬底9上有第一导电类型下漂移区11；所述第一导电类型下漂移区11的右侧有高掺杂浓度的第一导电类型漏极接触区12，所述第一导电类型漏极接触区12与器件顶部漏极金属电极10连接；所述第一导电类型下漂移区11的左侧有第二导电类型下体区13；所述第二导电类型下体区13内左侧有第一导电类型下源极区14和第一导电类型下源极区14上方的第二导电类型下体接触区15，下源电极18将所述第一导电类型下源极区14和第二导电类型下体接触区15短接，下源电极18贯穿器件从表面引出；所述第二导电类型下体区13左侧表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17；所述第一导电类型下漂移区11上有埋氧化层8，所述埋氧化层8上有第一导电类型上漂移区21；所述第一导电类型上漂移区21的左侧有第二导电类型上体区23；所述第二导电类型上体区23内上方有第一导电类型上源极区24和第二导电类型上体接触区25，器件表面有上源电极28，将所述上源极区24和第二导电类型上体接触区25短接；第一导电类型上漏极接触区22位于第一导电类型上漂移区21内并与漏极金属电极10相接触，所述第二导电类型上体区23上表面有上栅介质层26，所述上栅介质层26上表面有上栅电极27。
所述述第一导电类型上漂移区21内上部有STI结构7，STI结构优化了器件表面的电场分布，提高了器件的耐压能力。
实施例2
如图5所示，本实施例和实施例1的区别在于：所述第二导电类型下体区13与埋氧化层8相接触的上表面有下栅介质层16，所述下栅介质层16的表面有下栅电极17。改变了栅电极的引出方式。
实施例3
如图6所示，本实施例和实施例1的区别在于：所述第一导电类型下漂移区11内埋氧化层8下方有第二导电类型下辅助耗尽区6，所述第二导电类型下辅助耗尽区可以辅助第一导电类型上漂移区21与第一导电类型下漂移区11，从而提高两者的掺杂浓度，减小器件的导通电阻。
实施例4
本实施例和实施例1的区别在于：所述述第一导电类型上漂移区21内上部没有STI结构7。
实施例5
一种LDMOS器件的制造方法，包括以下步骤：
第一步：在硅片a表面制作包括漂移、阱区、阱区电极、漏区、源区的LDMOS基本器件结构，并在硅片a表面通过淀积或者热生长的方式形成第一氧化层8a；
第二步：在硅片b的衬底上制作第一导电类型上漂移区21，并在外延层内制作第二导电类型上体区23，第一导电类型上漏极接触区22，在第二导电类型上体区23内制作第二导电类型上体接触区25与第一导电类型上源极区24。并在硅片b表面通过淀积或者热生长的方式形成第二氧化层8b；
第三步：通过键合技术将两个硅片表面的氧化层进行键合，形成埋氧化层8；
第四步：通过CMP技术将上层器件的硅层减薄至埋层第一导电类型上漏极接触区22、处，形成上层LDMOS基本器件结构；
第五步：将上层器件加入STI结构，制作各层器件的栅结构，并形成各金属电极，最终形成器件。
实施例6
一种LDMOS器件的制造方法，包括以下步骤：
第一步：第二导电类型硅片作为第二导电类型衬底9，在其表面轻掺杂第一导电类型杂质，形成第一导电类型下漂移区11；
第二步：光刻第二导电类型下体区13的窗口，对第二导电类型下体区13进行离子注入；
第三步：光刻第一导电类型下源极区14、第一导电类型漏极接触区12的窗口与第二导电类型下体接触区15的窗口，并进行大剂量注入，形成LDMOS基本器件结构；
第四步：在器件表面通过淀积或者热生长的方式形成埋氧化层8；
第五步：通过刻蚀技术在埋氧化层8中形成一个通孔接触到下方的硅层；
第六步：在通孔中淀积或热生长硅，并且达到埋氧化层8上表面，并在从通孔中长出的硅的基础上，在埋氧化层8表面生长第一导电类型上漂移区21；
第七步：在第一导电类型上漂移区21中制作第二导电类型上体区23、第二导电类型上体接触区25、第一导电类型上源极区24、第一导电类型上漏极接触区22与STI结构7，形成上部LDMOS器件结构；
第八步：制作栅极，并形成各金属电极，形成最终器件结构。

Claims (7)

1.一种功率半导体器件，其特征在于：包括第二导电类型衬底(9)，所述第二导电类型衬底(9)上有第一导电类型下漂移区(11)；所述第一导电类型下漂移区(11)的右侧有高掺杂浓度的第一导电类型漏极接触区(12)，所述第一导电类型漏极接触区(12)与器件顶部漏极金属电极(10)连接；所述第一导电类型下漂移区(11)的左侧有第二导电类型下体区(13)；所述第二导电类型下体区(13)内左侧有第一导电类型下源极区(14)和第一导电类型下源极区(14)上方的第二导电类型下体接触区(15)，下源电极(18)将所述第一导电类型下源极区(14)和第二导电类型下体接触区(15)短接，下源电极(18)贯穿器件从表面引出；所述第二导电类型下体区(13)表面有下栅介质层(16)，所述下栅介质层(16)的表面有下栅电极(17)；所述第一导电类型下漂移区(11)上有埋氧化层(8)，所述埋氧化层(8)上有第一导电类型上漂移区(21)；所述第一导电类型上漂移区(21)的左侧有第二导电类型上体区(23)；所述第二导电类型上体区(23)内上方有第一导电类型上源极区(24)和第二导电类型上体接触区(25)，器件表面有上源电极(28)，将所述上源极区(24)和第二导电类型上体接触区(25)短接；第一导电类型上漏极接触区(22)位于第一导电类型上漂移区(21)内并与漏极金属电极(10)相接触，所述第二导电类型上体区(23)上表面有上栅介质层(26)，所述上栅介质层(26)上表面有上栅电极(27)。
2.根据权利要求1所述的功率半导体器件，其特征在于：所述第一导电类型上漂移区(21)内上部有STI结构(7)。
3.根据权利要求1所述的功率半导体器件，其特征在于：所述第一导电类型下漂移区(11)内埋氧化层(8)下方有第二导电类型下辅助耗尽区(6)。
4.根据权利要求1所述的功率半导体器件，其特征在于：所述第二导电类型下体区(13)左侧表面有下栅介质层(16)，所述下栅介质层(16)的表面有下栅电极(17)。
5.根据权利要求1所述的功率半导体器件，其特征在于：所述第二导电类型下体区(13)与埋氧化层(8)相接触的上表面有下栅介质层(16)，所述下栅介质层(16)的表面有下栅电极(17)。
6.权利要求1至5任意一项所述的功率半导体器件的制备方法，其特征在于包括如下步骤：
第一步：分别在两个硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；
第二步：在两个硅片表面通过淀积或者热生长的方式形成第一氧化层(8a)、第二氧化层(8b)；
第三步：通过键合技术将两个硅片表面的氧化层进行键合，形成埋氧化层(8)；
第四步：通过CMP技术将上层器件的硅层减薄；
第五步：制作上层器件的栅结构，并形成各金属电极，最终形成双层SOI器件。
7.权利要求1至5任意一项所述的功率半导体器件的制备方法，其特征在于包括如下步骤：
第一步：在两硅片表面制作包括漂移区、体区、漏接触区、源区的LDMOS基本器件结构；
第二步：在器件表面通过淀积或者热生长的方式形成埋氧化层(8)；
第三步：通过刻蚀技术在埋氧化层(8)中形成一个通孔接触到下方的硅层；
第四步：在通孔中淀积或热生长硅，并且达到埋氧化层(8)上表面；
第五步：在从通孔中长出的硅的基础上在埋氧化层(8)表面生长外延硅层；
第六步：在外延硅层中制作上部LDMOS的器件结构，最终形成双层SOI器件。
CN201811621100.0A 2018-12-28 2018-12-28 功率半导体器件 Active CN109698196B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811621100.0A CN109698196B (zh) 2018-12-28 2018-12-28 功率半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811621100.0A CN109698196B (zh) 2018-12-28 2018-12-28 功率半导体器件

Publications (2)

Publication Number Publication Date
CN109698196A CN109698196A (zh) 2019-04-30
CN109698196B true CN109698196B (zh) 2020-12-29

Family

ID=66232925

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811621100.0A Active CN109698196B (zh) 2018-12-28 2018-12-28 功率半导体器件

Country Status (1)

Country Link
CN (1) CN109698196B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018114B (zh) * 2020-10-19 2021-01-15 微龛(广州)半导体有限公司 高压集成器件及其制备方法
CN113921610B (zh) * 2021-09-22 2023-06-30 杭州芯迈半导体技术有限公司 Ldmos器件结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231083B2 (en) * 2012-06-29 2016-01-05 Freescal Semiconductor Inc. High breakdown voltage LDMOS device
US9698024B2 (en) * 2012-12-06 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Partial SOI on power device for breakdown voltage improvement
CN105097923A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 双埋层soi高压器件
CN105304693B (zh) * 2015-07-13 2018-07-10 电子科技大学 一种ldmos器件的制造方法
US20170207177A1 (en) * 2016-01-18 2017-07-20 Silanna Asia Pte Ltd. Quasi-Lateral Diffusion Transistor with Diagonal Current Flow Direction

Also Published As

Publication number Publication date
CN109698196A (zh) 2019-04-30

Similar Documents

Publication Publication Date Title
CN100431154C (zh) 半导体集成电路器件及其制造方法
CN203325907U (zh) 绝缘栅半导体装置结构
US9240469B2 (en) Transverse ultra-thin insulated gate bipolar transistor having high current density
WO2014094362A1 (zh) 使用高介电常数槽结构的低比导通电阻的横向功率器件及其制备方法
CN107808899A (zh) 具有混合导电模式的横向功率器件及其制备方法
US10700193B2 (en) Power device
CN114050187A (zh) 一种低特征导通电阻的集成型沟槽栅功率半导体晶体管
CN103441131A (zh) 部分耗尽绝缘体上硅器件结构
CN109698196B (zh) 功率半导体器件
CN108538909A (zh) 具有电荷补偿块的异质结垂直双扩散金属氧化物半导体场效应管及其制作方法
CN105304693B (zh) 一种ldmos器件的制造方法
CN102130176B (zh) 一种具有缓冲层的soi超结ldmos器件
CN103745996A (zh) 带有部分绝缘埋层的横向功率器件及制作方法
CN101599507B (zh) N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管
CN110600552B (zh) 具有快速反向恢复特性的功率半导体器件及其制作方法
CN202205755U (zh) 具有超结结构的平面型功率mosfet器件
CN105097921A (zh) 一种vdmos晶体管结构及其制作方法
CN103117309A (zh) 一种横向功率器件结构及其制备方法
CN116598361A (zh) 一种具有超结***栅的ldmos器件
CN107785414B (zh) 具有混合导电模式的横向功率器件及其制备方法
CN103762229B (zh) 具有复合栅介质的横向功率器件
CN102738229B (zh) 功率晶体管结构及其制作方法
JPH03205832A (ja) 絶縁ゲート形半導体装置とその製造方法
CN207425863U (zh) 具有三段式埋氧层的半导体场效应晶体管
CN107359193B (zh) 一种ldmos器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant