CN1992074B - 防止泄漏电流的行解码器及包括其的半导体存储器件 - Google Patents
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Abstract
提出了防止泄漏电流的行解码器以及包括其的半导体存储器件。行解码器包括地址解码器和选择信号发生器。地址解码器对预定地址信号解码并激活使能信号。择信号发生器在激活使能信号时电连接升压节点与输出节点以激活块选择信号，当去激活使能信号时中断升压节点和输出节点间及升压节点和接地电压节点间的通道。选择信号发生器包括反馈电路、开关及DC通道断路器。反馈电路与输出节点电连接以产生随块选择信号电压电平变化的输出电压。开关将反馈电路的输出电压传输到输出节点。DC通道断路器当激活使能信号时接通开关，当去激活使能信号时断开开关。因此，当施加到半导体存储器件的电源电压为低时，中断行解码器中的DC通道，从而防止泄漏电流。
Description
本申请要求2005年12月28日向韩国知识产权局递交的韩国专利申请No.10-2005-0131459的优先权，将其全部内容一并在此作为参考。
技术领域
本发明涉及一种半导体存储器件，具体地，涉及一种行解码器，用于即使在非易失性存储器件中处于低电源电压时防止出现泄漏电流。
背景技术
通常将诸如闪速电可擦除可编程只读存储器(EEPROM)的非易失性半导体存储器件用作便携电子***中的数据存储器件。在各种类型的非易失性半导体存储器件中，一般使用具有NAND型存储单元的NAND闪速半导体存储器件和具有NOR型存储单元的NOR闪速半导体存储器件。
在闪速存储器件中，当电源电压为低(例如，“1.6V”)时，行解码器或高压开关具有直流(DC)通道，导致较高的能耗。在闪速存储器件中，在内部使用了比电源电压高的升压电压。行解码器是一种也需要升压电压的电路，因此，当从升压电压节点形成DC通道时，增加了能耗。
图1是传统的行解码器500的电路图。参考图1，当将使能信号EN激活到“高”电平(1)时，高压正沟道金属氧化物半导体(PMOS)晶体管541的栅极511的电压转变成接地电压电平，并且高压PMOS晶体管541导通。然后通过接收输出信号OUT的反馈的负沟道MOS(NMOS)耗尽型晶体管531逐渐地增加节点512的电压。因此，输出信号OUT的电压增加到升压电压VPP的电平。
然而，当去激活使能信号EN时，第一节点511的电压(反相器551的输出节点)具有电源电压VCC的电平，并且反相器552的输出电压具有接地电压电平(0V)。因此，NMOS晶体管521和NMOS耗尽型晶体管532导通，并且从而形成从输出节点513到反相器552的接地电压节点(未示出)的电通道。因此，输出信号OUT的电压电平降低到0V。假设电源电压是VCC是约1.6V，当NMOS耗尽型晶体管531的阈值电压是约-2.5V时，节点512的电压是约2.5V。因此，在PMOS晶体管541的源极和栅极之间产生电压差，并且PMOS晶体管导通。然后，如图1中所示，在升压电压节点(VPP)和接地电压节点之间形成DC通道，所述DC通道导致能耗增加。
如上所述，在传统的解码器中，即使去激活使能信号也形成了DC通道，并且因此增加了能耗。
发明内容
本发明提出了一种行解码器，用于通过中断在低电源电压时可能形成的直流(DC)通道来减小能耗，并且提出了一种包括所述行解码器的半导体存储器件。
根据本发明的一个方面，提出了一种行解码器，包括地址解码器和选择信号发生器。地址解码器对预定的地址信号进行解码并且激活使能信号。当激活使能信号时，选择信号发生器将升压节点与输出节点电连接以激活块选择信号，并且当去激活使能信号时，选择信号发生器电中断升压节点和输出节点之间的通道、以及升压节点和接地电压节点之间的通道。选择信号发生器可以包括：反馈电路、开关、以及直流(DC)通道断路器。反馈电路与输出节点电连接以产生随着块选择信号的电压电平变化的输出电压。开关将反馈电路的输出电压传输到输出节点。直流(DC)通道断路器当激活使能信号时接通开关，并且当去激活使能信号时断开开关。
在一个实施例中，反馈电路包括第一负沟道金属氧化物半导体(NMOS)耗尽型晶体管，所述第一NMOS耗尽型晶体管具有与输出节点相连的第一端子和接收升压电压的第二端子，所述开关包括第一正沟道MOS(PMOS)晶体管，所述第一PMOS晶体管连接在第一NMOS耗尽型晶体管和输出节点之间，并且响应于DC通道断路器的输出电压而导通或截止。
在一个实施例中，当激活使能信号时，DC通道断路器使第一PMOS晶体管的栅极的电压变成接地电压的电平，并且当去激活使能信号时，DC通道断路器使第一PMOS晶体管的栅极的电压变成等于或高于第一PMOS晶体管的源极的电压。
在一个实施例中，选择信号发生器还包括放电电路，当去激活使能信号时，所述放电电路对输出节点的电压进行放电，并且放电电路包括：串联连接在输出节点和接收使能信号的节点之间的第二NMOS耗尽型晶体管和第一NMOS晶体管，其中第二NMOS耗尽型晶体管连接至输出节点，第一NMOS晶体管连接至接收使能信号的节点。
在一个实施例中，DC通道断路器包括：第三NMOS耗尽型晶体管，具有与升压节点相连的端子；第二PMOS晶体管，连接在第三NMOS耗尽型晶体管和第一PMOS晶体管的栅极之间；以及第二NMOS晶体管，连接在第一PMOS晶体管的栅极和接地电压节点之间，并且响应于使能信号而导通或截止。
根据本发明的另一个方面，提出了一种半导体存储器件，包括：存储单元阵列、行解码器、以及行线电压电平选择器。存储单元阵列包括第一至第n存储块，其中n是2或比2大的自然数。行解码器解码块地址信号，并且激活第一至第n块选择信号中的一个块选择信号以选择第一至第n存储块中的一个存储块。行线电压电平选择器解码字线地址信号，并且产生分别施加到与激活的块选择信号相对应的存储块中的行线的电压。
行解码器可以包括地址解码器和第一至第n选择信号发生器。地址解码器解码块地址信号，并且激活第一至第n使能信号中的一个使能信号。当激活第一至第n使能信号中的对应的使能信号时，第一至第n选择信号发生器各自将升压节点与输出节点电连接以激活对应的块选择信号；当去激活对应的使能信号时，第一至第n选择信号发生器将升压节点和输出节点之间的通道、以及升压节点和接地电压节点之间的通道电中断。在一个实施例中，第一至第n选择信号发生器中的每一个包括：反馈电路，与输出节点电连接以产生随着对应的块选择信号的电压电平变化的输出电压；开关，将反馈电路的输出电压传输到输出节点；以及直流(DC)通道断路器，当激活对应的使能信号时接通开关，并且当去激活对应的使能信号时断开开关。
在一个实施例中，反馈电路包括第一负沟道金属氧化物半导体(NMOS)耗尽型晶体管，所述第一NMOS耗尽型晶体管具有与输出节点相连的第一端子和接收升压电压的第二端子，所述开关包括第一正沟道MOS(PMOS)晶体管，所述第一PMOS晶体管连接在第一NOMS耗尽型晶体管和输出节点之间，并且响应于DC通道断路器的输出电压而导通或截止。
在一个实施例中，第一至第n选择信号发生器的每一个还包括放电电路，当去激活对应的使能信号时，所述放电电路对输出节点的电压进行放电，并且放电电路包括：串联连接在输出节点和接收使能信号的节点之间的第二NMOS耗尽型晶体管和第一NMOS晶体管，其中第二NMOS耗尽型晶体管连接至输出节点，第一NMOS晶体管连接至接收使能信号的节点。
在一个实施例中，DC通道断路器包括：第三NMOS耗尽型晶体管，具有与升压节点相连的端子；第二PMOS晶体管，连接在第三NMOS耗尽型晶体管和第一PMOS晶体管的栅极之间；以及第二NMOS晶体管，连接在第一PMOS晶体管的栅极和接地电压节点之间，并且响应于使能信号而导通或截止，并且第一至第n选择信号发生器共享第三NMOS耗尽型晶体管。
在一个实施例中，第一至第n选择信号发生器共享第二PMOS晶体管的单体(single body)。
在一个实施例中，半导体存储器件是闪速存储器件。
附图说明
根据本发明的优选方面的具体描述，本发明的前述和其他方面、特征、以及优点将变得更加清楚，如附图中所示，其中贯穿不同的图中相同的参考数字表示相同的部分。这些图不必是按比例的，而是着重说明本发明的原理。在图中，为清楚起见放大了层和区域的厚度。
图1是传统行解码器的电路图。
图2是根据本发明实施例的闪速存储器件的示意性方框图。
图3是图2中示出的单个存储块的电路图。
图4是图2中示出的第一选择信号发生器的电路图。
图5是图2中示出的第一至第n选择信号发生器的电路图。
具体实施方式
图2是根据本发明实施例的闪速存储器件100的示意性方框图。图3是图2中示出的单独存储块的电路图。
参考图2，闪速存储器件100包括：存储单元阵列110、行解码器(即，X-解码器)120、行线电压电平选择器140、地址缓冲器150、页缓冲器160、以及列解码器170。
存储单元阵列110包括多个(即，“n”个)存储块111、112、113、…、11n。如图3中所示，“n”个存储块111至11n的每一个包括：多个位线BL1、BL2、…、BLi，以及与位线BL1至BLi的每一个相连的存储单元串MCS。
地址缓冲器150缓冲并且输出地址信号ADD。行解码器120解码地址信号ADD的块选择地址ADDB，并且输出块选择信号OUT1、OUT2、OUT3、…、OUTn以在“n”个存储块111至11n中选择一个存储块。行线电压电平选择器140解码地址信号ADD的字线选择地址ADDW，并且使用多个电压VPGM、VPASS和VREAD，选择并输出电压电平SS、S32、S31、…、S1、和GS，以施加到每一个存储块中的各个行线SSL、WL32至WL1、和GSL(图3)。通过页缓冲器160输出存储单元阵列110的数据。列解码器170选择位线，通过所述位线输入/输出所述数据。
下面参考图3详细地描述图2中示出的每一个存储块的结构。存储单元串MCS分别包括针对每一个位线BLj(其中j＝1至i)的多个(在该实施例中是32)单元晶体管M1至M32。单元晶体管M1至M32串联连接在串选择晶体管SST的源极和接地选择晶体管GST的漏极之间。串选择晶体管SST的漏极与对应的位线BLj相连，并且接地选择晶体管GST的源极与公共源极线CSL相连。
分别与位线BLj相连的串选择晶体管SST的栅极共同与串选择线SSL相连。接地选择晶体管GST的栅极共同与接地选择线GSL相连。一个存储单元串MCS中的单元晶体管M1至M32的控制栅极分别与字线WL1至WL32中对应的字线相连。该特征也适用于另一存储单元串MCS中的单元晶体管M1至M32。存储块中的行线，即串选择线SSL、接地选择线GSL、字线WL1至WL32分别接收通过晶体管PG0至PG33从行线电压电平选择器140输出的行线选择电压SS、S32、S31、…、S1以及GS，所述晶体管PG0至PG33分别响应于对应的块选择信号OUTj(其中j＝1至n)而导通或截止。
回头参考图2，行解码器120包括地址解码器125和块选择信号产生电路130。块选择信号产生电路130包括第一至第n选择信号发生器131至13n。地址解码器125解码块选择地址ADDB，并且产生使能信号EN1、EN2、EN3、…、ENn，用于在“n”个存储块111至11n中选择一个存储块。第一至第n选择信号发生器131至13n分别响应于对应的使能信号EN1至ENn，分别激活对应的块选择信号OUT1至OUTn。如图3中所示，每一个块选择信号OUT1至OUTn导通晶体管PG0至PG33，使得将行线电压电平选择器140所产生的行线选择电压SS、S32至S1、以及GS施加到对应的存储块中的行线SSL、WL32至WL1、以及GSL。
图4是图2中示出的第一选择信号发生器131的电路图。第一选择信号发生器131包括反馈晶体管NDH1、开关晶体管PH1、直流(DC)通道断路器320、NMOS晶体管N1、NMOS耗尽型晶体管NDH2、以及反相器I 1和I2。
反馈晶体管NDH1可以是高压NMOS耗尽型晶体管。反馈晶体管NDH1与输出节点315相连以接收块选择信号OUT1的反馈，并且根据块选择信号OUT1的电压电平来改变节点312的电压。开关晶体管PH1可以是高压PMOS晶体管。当激活使能信号EN1(在该实施例中激活为高电平)时开关晶体管PH1导通，并且所述开关晶体管PH1将节点312的电压传输给输出节点315，以将块选择信号OUT1的电压电平增加到升压电压VPP的电平。
当激活使能信号EN1时，DC通道断路器320导通开关晶体管PH1，并且当去激活使能信号EN1(在该实施例中去激活为低电平)时，DC通道断路器320截止开关晶体管PH1。具体地，为了控制开关晶体管PH1，DC通道断路器320如此操作，使得当激活使能信号EN1时，开关晶体管PH1的栅极311的电压具有接地电压电平，以及当去激活使能信号EN1时，开关晶体管PH1的栅极311的电压具有等于或大于开关晶体管PH1的源极312的电压的电平。DC通道断路器320包括：NMOS耗尽型晶体管NDH3、PMOS晶体管P1、以及NMOS晶体管N2。
NMOS耗尽型晶体管NDH3的栅极与接地电压相连。因为NMOS耗尽型晶体管NDH3的阈值电压比0低(例如约-2.5V)，NMOS耗尽型晶体管NDH3总是处于导通状态。因此NMOS耗尽型晶体管NDH3的源极具有比栅极高+2.5V的电压。即，NMOS耗尽型晶体管NDH3的源极具有约2.5V的电压。
当激活使能信号EN时，第一选择信号发生器131如下操作。
反相器I2的输出节点313的电压具有电源电压VCC的电平，并且从而将DC通道断路器320的NMOS晶体管N2导通。因此，开关晶体管PH1的栅极电压(即，节点311的电压)具有约0V的低电平，并且开关晶体管PH1导通。当假设输出信号OUT1最初具有0V，并且反馈晶体管NDH1的阈值电压是约-2.5V时，节点312的电压是约2.5V。将节点312的电压通过已经导通的开关晶体管PH1输出到输出信号OUT1。因此，输出信号OUT1的电压增加到2.5V。当输出信号OUT1的电压变成2.5V时，节点312的电压电平变成5V，并且因此，输出信号OUT1的电压也增加到5V。如上所述，因为将输出信号OUT1反馈给反馈晶体管NDH1的栅极，所以节点312的电压和输出信号OUT1的电压逐渐地增加，直到输出信号OUT1的电压具有升压电压VPP的电平为止。
由于NMOS耗尽型晶体管NDH2的原因，节点314的电压是约2.5V，并且从而将DC通道断路器320的PMOS晶体管P1截止。因此，中断了升压电压VPP和节点311之间的通道。另外，因为NMOS晶体管N1截止，没有形成输出节点315和接地电压节点之间的电流通道。
当去激活使能信号EN1时，第一选择信号发生器131如下操作。
当去激活使能信号EN1时，节点313的电压是0V，并且从而将DC通道断路器320的NMOS晶体管N2截止。同时，NMOS晶体管N1导通，并且节点314的电压变成0V，并且因此，DC通道断路器320的PMOS晶体管P1导通，使得节点311的电压变成2.5V。因此开关晶体管PH1的源极312和栅极311的电压电平几乎相同，并且从而没有导通开关晶体管PH1。因此，当去激活使能信号EN1时，开关晶体管PH1截止，并且不会出现泄漏电流。即，没有形成从升压电压节点到接地电压节点的DC通道。当去激活使能信号EN1时，因为NMOS晶体管N1和NMOS耗尽型晶体管NDH2导通，对输出节点315的电压进行放电。换句话说，当去激活使能信号EN1时，NMOS晶体管N1和NMOS耗尽型晶体管NDH2形成从输出节点315至反相器I2的接地电压节点的放电通道，从而将块选择信号OUT1降低到接地电压电平。
图5是图2中示出的第一至第n选择信号发生器131至13n的电路图。这里，作为示例，假设存储块的数目“n”是1024。
参考图5，第一选择信号发生器131与图4中示出的相同。其他的选择信号发生器，即第二至第1024选择信号发生器13n也具有与第一选择信号发生器131相同的结构，除了第二至第1024选择信号发生器13n没有单独包括DC通道断路器320的NMOS耗尽型晶体管NDH3，而是共享第一选择信号发生器131中所包括的NMOS耗尽型晶体管NDH3。
第一至第n选择信号发生器131至13n共享DC通道断路器320的PMOS晶体管P1的单体(single body)330。因为将单体330用于第一至第n选择信号发生器131至13n，可以减小行解码器120(图2)的布局尺寸。因此，也可以减小半导体存储器件的整体尺寸。
如上所述，根据本发明，当施加到半导体存储器件的电源电压的电平为低时，在行解码器中，中断DC通道，并且因此，不会产生泄漏电流。因此减小了能耗。
尽管已经参考本发明的典型实施例，具体示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。
Claims (11)
1.一种半导体存储器件的行解码器，所述行解码器包括：
地址解码器，对块地址信号进行解码并且激活使能信号；以及
选择信号发生器，当激活使能信号时，所述选择信号发生器将升压节点与输出节点电连接以激活块选择信号，并且当去激活使能信号时，所述选择信号发生器将升压节点和输出节点之间的通道、以及升压节点和接地电压节点之间的通道电中断，
其中，所述选择信号发生器包括：
反馈电路，与输出节点电连接以产生随着块选择信号的电压电平而变化的输出电压；
开关，将反馈电路的输出电压传输到输出节点；
直流通道断路器，当激活使能信号时接通开关，并且当去激活使能信号时断开开关。
2.如权利要求1所述的行解码器，其中，
所述反馈电路包括第一负沟道金属氧化物半导体耗尽型晶体管，所述第一负沟道金属氧化物半导体耗尽型晶体管具有与输出节点相连的第一端子和接收升压电压的第二端子；以及
所述开关包括第一正沟道金属氧化物半导体晶体管，所述第一正沟道金属氧化物半导体晶体管连接在所述第一负沟道金属氧化物半导体耗尽型晶体管和输出节点之间，并且响应于直流通道断路器的输出电压而导通或截止。
3.如权利要求2所述的行解码器，其中，当激活使能信号时，所述直流通道断路器使第一正沟道金属氧化物半导体晶体管的栅极的电压变成接地电压的电平，并且当去激活使能信号时，所述直流通道断路器使第一正沟道金属氧化物半导体晶体管的栅极的电压变成等于或高于第一正沟道金属氧化物半导体晶体管的源极的电压。
4.如权利要求3所述的行解码器，其中，所述选择信号发生器还包括放电电路，当去激活使能信号时，所述放电电路对输出节点的电压进行放电，并且所述放电电路包括：
串联连接在输出节点和接收使能信号的节点之间的第二负沟道金属氧化物半导体耗尽型晶体管和第一负沟道金属氧化物半导体晶体管，其中第二负沟道金属氧化物半导体耗尽型晶体管连接至输出节点，第一负沟道金属氧化物半导体晶体管连接至接收使能信号的节点。
5.如权利要求4所述的行解码器，其中，所述直流通道断路器包括：
第三负沟道金属氧化物半导体耗尽型晶体管，具有与升压节点相连的端子；
第二正沟道金属氧化物半导体晶体管，连接在第三负沟道金属氧化物半导体耗尽型晶体管和第一正沟道金属氧化物半导体晶体管的栅极之间；以及
第二负沟道金属氧化物半导体晶体管，连接在第一正沟道金属氧化物半导体晶体管的栅极和接地电压节点之间，并且响应于使能信号而导通或截止。
6.一种半导体存储器件，包括：
存储单元阵列，包括第一至第n存储块，其中n是2或比2大的自然数；
行解码器，解码块地址信号，并且激活第一至第n块选择信号中的一个块选择信号以选择第一至第n存储块中的一个存储块；以及
行线电压电平选择器，解码字线地址信号，并且产生分别施加到与激活的块选择信号相对应的存储块中的行线上的电压，
其中，所述行解码器包括：
地址解码器，解码块地址信号，并且激活第一至第n使能信号中的一个使能信号；以及
第一至第n选择信号发生器，当激活第一至第n使能信号中对应的使能信号时，第一至第n选择信号发生器各自将升压节点与输出节点电连接以激活对应的块选择信号；当去激活对应的使能信号时，第一至第n选择信号发生器各自将升压节点和输出节点之间的通道、以及升压节点和接地电压节点之间的通道电中断，
其中，所述第一至第n选择信号发生器中的每一个包括：
反馈电路，与输出节点电连接以产生随着对应的块选择信号的电压电平而变化的输出电压；
开关，将反馈电路的输出电压传输到输出节点；以及
直流通道断路器，当激活对应的使能信号时接通开关，并且当去激活对应的使能信号时断开开关。
7.如权利要求6所述的半导体存储器件，其中，
所述反馈电路包括第一负沟道金属氧化物半导体耗尽型晶体管，所述第一负沟道金属氧化物半导体耗尽型晶体管具有与输出节点相连的第一端子和接收升压电压的第二端子；以及
所述开关包括第一正沟道金属氧化物半导体晶体管，所述第一正沟道金属氧化物半导体晶体管连接在所述第一负沟道金属氧化物半导体耗尽型晶体管和输出节点之间，并且响应于直流通道断路器的输出电压而导通或截止。
8.如权利要求7所述的半导体存储器件，其中，所述第一至第n选择信号发生器的每一个还包括放电电路，当去激活对应的使能信号时，所述放电电路对输出节点的电压进行放电，并且放电电路包括：
串联连接在输出节点和接收使能信号的节点之间的第二负沟道金属氧化物半导体耗尽型晶体管和第一负沟道金属氧化物半导体晶体管，其中第二负沟道金属氧化物半导体耗尽型晶体管连接至输出节点，第一负沟道金属氧化物半导体晶体管连接至接收使能信号的节点。
9.如权利要求8所述的半导体存储器件，其中，所述直流通道断路器包括：
第三负沟道金属氧化物半导体耗尽型晶体管，具有与升压节点相连的端子；
第二正沟道金属氧化物半导体晶体管，连接在第三负沟道金属氧化物半导体耗尽型晶体管和第一正沟道金属氧化物半导体晶体管的栅极之间；以及
第二负沟道金属氧化物半导体晶体管，连接在第一正沟道金属氧化物半导体晶体管的栅极和接地电压节点之间，并且响应于使能信号而导通或截止，并且
第一至第n选择信号发生器共享第三负沟道金属氧化物半导体耗尽型晶体管。
10.如权利要求9所述的半导体存储器件，其中，所述第一至第n选择信号发生器共享第二正沟道金属氧化物半导体晶体管的单体。
11.如权利要求6所述的半导体存储器件，其中，所述半导体存储器件是闪速存储器件。
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