DE10031806B4 - Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher - Google Patents
Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher Download PDFInfo
- Publication number
- DE10031806B4 DE10031806B4 DE2000131806 DE10031806A DE10031806B4 DE 10031806 B4 DE10031806 B4 DE 10031806B4 DE 2000131806 DE2000131806 DE 2000131806 DE 10031806 A DE10031806 A DE 10031806A DE 10031806 B4 DE10031806 B4 DE 10031806B4
- Authority
- DE
- Germany
- Prior art keywords
- signal
- clock
- signals
- clock signal
- trigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
Description
- HINTERGRUND DER ERFINDUNG
- Diese Erfindung betrifft im allgemeinen Halbleitervorrichtungen, und im besonderen eine Taktsteuerschaltung zum Steuern von internen Taktsignalen von Halbleitervorrichtungen, hauptsächlich von nichtflüchtigen Halbleiterspeichervorrichtungen wie etwa von Flash-Speichervorrichtungen, ein Verfahren zum Erzeugen eines internen Taktsignals und einen synchronen Flash-Speicher.
- Im Allgemeinen umfaßt eine Flash-Speichervorrichtung eine Adressenfolgesteuereinheit, Reihen- und Spaltendecodierer, Leseverstärker, Schreibverstärker und ein Speicherzellenarray. Ein Beispiel für eine Flash-Speichervorrichtung ist in dem
US-Patent Nr. 5,490,107 beschrieben. - Das Speicherzellenarray enthält eine Vielzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind. Jede Speicherzelle kann ein einzelnes Bit von Informationen halten. Eine Spalte von Speicherzellen in dem Speicherzellenarray ist gemeinsam mit einer Bitleitung gekoppelt. Der Spaltendecodierer selektiert zusammen mit der Adressenfolgesteuereinheit eine Bitleitung. Ähnlich sind die Speicherzellen, die in einer Reihe des Speicherzellenarrays angeordnet sind, gemeinsam mit einer Wortleitung gekoppelt. Der Reihendecodierer und die Adressenfolgesteuereinheit selektieren eine Wortleitung. Die Reihen- und Spaltendecodierer und die Adressenfolgesteuereinheit selektieren zusammen eine individuelle Speicherzelle oder eine Gruppe von Speicherzellen.
- Die Speicherzellen in dem Speicherzellenarray einer Flash-Speichervorrichtung sind im allgemeinen in Subarrays gruppiert, die als Speicherzellenblöcke bezeichnet werden. Jeder Speicherzellenblock ist mit einem Leseverstärker und einem Schreibverstärker gekoppelt. Der Schreibverstärker [write amplifier] (W/A) wendet einen Satz von vorbestimmten Spannungen an, um in den selektierten Speicherzellen Informationen zu speichern. Diese Aktion wird als Programmier- oder Schreiboperation bezeichnet. Ähnlich können durch einen Satz von vorbestimmten Spannungen, die auf die selektierten Speicherzellen angewendet werden, Informationen durch den Leseverstärker [sense amplifier] (S/A) unterschieden und abgerufen werden. Diese Aktion wird als Leseoperation bezeichnet.
- Die Geschwindigkeit von Lese- und Schreiboperationen wird oft erhöht, um Flash-Speichervorrichtungen mit höherer Leistung zu realisieren. Ein solches Verfahren zum Erhöhen der Geschwindigkeit von Leseoperationen ist die Synchronisation. Durch Synchronisieren der Leseoperationen mit einem externen Takt wird die Geschwindigkeit der Leseoperationen verbessert. Unter gewissen Bedingungen kann jedoch das Ausführen einer spezifischen Leseoperation länger als von anderen Leseoperationen dauern, und somit kann sich eine asynchrone Bedingung ergeben.
- Wenn zum Beispiel eine Wortleitungsumschaltung vorkommt, d. h., wenn die erste Speicherzelle längs einer Wortleitung nach dem Lesen der letzten Speicherzelle längs der vorherigen Wortleitung in einem Speicherzellenarray gelesen wird, tritt oft eine Verzögerung ein. Diese Verzögerung ist häufig größer als eine Taktperiode des externen Taktes und unterbricht daher die Synchronisation der Leseoperation mit dem externen Takt. Als Resultat tritt solch ein Fehler auf, daß inkorrekte Daten von der selektierten Speicherzelle gelesen werden.
- Die
US 5889726 A lehrt die Erzeugung verschiedener Verzögerungen in gewissen Inkrementen, gibt jedoch keine Anregung wenigstens einen Taktimpuls von dem externen Taktsignal in Übereinstimmung mit dem Triggersignal zu entfernen, um das interne Taktsignal zu erzeugen. - ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung sieht eine Taktsteuerschaltung vor, die ein externes Taktsignal empfängt und ein internes Taktsignal erzeugt, eine synchrone Flash-Speichervorrichtung unter Verwendung der Taktsteuerschaltung und ein Verfahren zum Erzeugen solch eines internen Taktsignals aus dem externen Taktsignal. Das erzeugte interne Taktsignal hat eine selektierte Anzahl von externen Taktzyklen, die ausgeblockt oder -blendet sind. Die Initiierung des Ausblendens des externen Taktzyklus wird durch ein Triggersignal getriggert.
- Eine Schieberegisterbaugruppe wird in der Taktsteuerschaltung verwendet, um den externen Takt und das Triggersignal zu empfangen. In der Schieberegisterbaugruppe sind Schieberegister in Serie gekoppelt. Ein erstes Schieberegister in der Serie empfängt das Triggersignal als Eingabe, verzögert es um eine externe Taktperiode und sieht es für das zweite Schieberegister vor. Das zweite Schieberegister verzögert die Eingabe ebenfalls um eine externe Taktperiode und sieht diese für das dritte Schieberegister vor, und so weiter. Deshalb gibt jedes Schieberegister ein zeitlich verzögertes Triggersignal aus. Das zeitlich verzögerte Triggersignal, das durch irgendein Schieberegister ausgegeben wird, ist zu den zeitlich verzögerten Triggersignalen von allen anderen Schieberegistern um eine oder mehrere externe Taktperioden zeitlich versetzt.
- So erzeugte zeitlich verzögerte Triggersignale werden mit den Taktausblendsignalen kombiniert, um ein Takttriggersignal zu erzeugen. Das Takttriggersignal wird dem Taktpuffer zusammen mit dem externen Taktsignal eingegeben. Die Zeitlage und Dauer des Takttriggersignals bestimmt die Start- und Stoppzeit des Ausblendens des externen Taktzyklus.
- Eine zweite Ausführungsform ist ein Verfahren zum Erzeugen eines internen Taktsignals. In dieser Ausführungsform wird eine Taktsteuerschaltung verwendet, um das externe Taktsignal zu empfangen und ein internes Taktsignal zu erzeugen, bei dem einige der externen Taktzyklen ausgeblendet sind. Die Taktsteuerschaltung könnte in irgendeiner Halbleitervorrichtung verwendet werden.
- Eine dritte Ausführungsform der vorliegenden Erfindung ist eine synchrone Flash-Speichervorrichtung mit der Taktsteuerschaltung. In einer herkömmlichen Flash-Speichervorrichtung wird das Schreiben und Lesen von Daten asynchron ausgeführt. Die Systeme, in denen die Flash-Speichervorrichtungen verwendet werden, arbeiten mit zunehmender Taktfrequenz. Um den Systemanforderungen der Systeme mit ständig zunehmender Taktfrequenz zu genügen, wird eine synchrone Flash-Speichervorrichtung verwendet. Die Taktsteuerschaltung wird verwendet, um dem Problem Rechnung zu tragen, daß bei einigen Daten das Lesen mehr Zeit als bei anderen in einer Flash-Speichervorrichtung erfordert. Durch Vorsehen einer zusätzlichen Verzögerung, wo es erforderlich ist, löst der interne Takt, der durch die Taktsteuerschaltung aus dem externen Takt erzeugt wird, das Datenleseverzögerungsproblem.
- Viele der Begleitmerkmale dieser Erfindung werden deutlicher, da dieselbe unter Bezugnahme auf die folgende eingehende Beschreibung besser verstanden und in Verbindung mit den beiliegenden Zeichnungen betrachtet wird, in denen gleiche Bezugszeichen durchgängig gleiche Teile bezeichnen.
- BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist ein Blockdiagramm der oberen Ebene einer Flash-Speichervorrichtung der vorliegenden Erfindung; -
2 ist ein Blockdiagramm der oberen Ebene einer Ausführungsform einer Taktsteuerschaltung; -
3 ist ein Blockdiagramm einer Ausführungsform der Schieberegisterbaugruppe der Taktsteuerschaltung von2 ; -
4 ist ein Schema von einem der Schieberegister in der Schieberegisterbaugruppe von3 ; -
5 ist ein Schema von einer Ausführungsform der Triggersignalerzeugungsschaltung von2 ; -
6 ist ein Schema von einer Ausführungsform des Taktpuffers von2 ; -
7 ist ein Zeitlagendiagramm, das Beziehungen zwischen verschiedenen Signalen unter Verwendung der Taktsteuerschaltung von2 zeigt; -
8 ist ein Schema von einer Ausführungsform der Datenzeitlagenschaltung von1 ; -
9(a) ist ein Schema von einer Ausführungsform einer gesetzten Erweiterungslesepufferschaltung; -
9(b) ist ein Schema von einer Ausführungsform einer rückgesetzten Erweiterungslesepufferschaltung; -
10 ist ein Zeitlagendiagramm, das die Wechselwirkung zwischen verschiedenen Signalen unter Verwendung der Datenzeitlagenschaltung von8 zeigt; -
11 ist ein Blockdiagramm einer Adressendecodiererschaltung, die sowohl als Reihendecodiererschaltung als auch als Spaltendecodiererschaltung verwendet wird; -
12(a) ist eine Gatespannungsselektionsschaltung einer herkömmlichen Adressendecodiererschaltung; -
12(b) ist eine Gatespannungslieferschaltung einer herkömmlichen Adressendecodiererschaltung; -
13 ist eine Spannungslieferschaltung mit einem Gatter der vorliegenden Erfindung; -
14 ist eine herkömmliche Adressenfolgesteuereinheit; -
15(a) ist eine Ausführungsform von verbesserten Adressensignalgeneratoren der vorliegenden Erfindung für geradzahlige Adressensignale; -
15(b) ist eine Ausführungsform von verbesserten Adressensignalgeneratoren der vorliegenden Erfindung für ungeradzahlige Adressensignale; -
15(c) ist ein Signalverzögerungsweg zur Erzeugung von Adressensignalen unter Verwendung eines Adressensignalgenerators der vorliegenden Erfindung; -
16(a) ist eine Ausführungsform von Adressensignalgeneratoren der vorliegenden Erfindung für ungeradzahlige Adressensignale; -
16(b) ist eine Ausführungsform von Adressensignalgeneratoren der vorliegenden Erfindung für geradzahlige Adressensignale; -
16(c) ist ein Signalverzögerungsweg zur Erzeugung von Adressensignalen unter Verwendung eines Adressensignalgenerators der vorliegenden Erfindung; -
17 ist ein Blockdiagramm einer Ausführungsform einer Adressenfolgesteuereinheit der vorliegenden Erfindung; -
18 ist ein Blockdiagramm für eine Ausführungsform eines Datenleseschemas; und -
19 ist ein Schema von einer Ausführungsform eines Komparators für hohe Spannungen. - EINGEHENDE BESCHREIBUNG DER ERFINDUNG
- I. Überblick
- In
1 ist eine Ausführungsform eines synchronen Flash-Speichers gezeigt. Der synchrone Flash-Speicher hat eine Taktsteuerschaltung2 . Die Taktsteuerschaltung2 empfängt ein externes Taktsignal3 und kombiniert das externe Taktsignal mit einem Triggersignal5 , um ein internes Taktsignal7 zu erzeugen. Eine Adressenfolgesteuereinheit4 empfängt das interne Taktsignal7 und stellt Folgen durch Adressen hindurch auf und erzeugt Adressensignale synchron mit dem internen Taktsignal7 . Die Adressensignale werden für Spalten- und Reihenpuffer6 und8 vorgesehen. Die Adressensignale werden selektiv modifiziert und Spalten- und Reihendecodiererschaltungen24 und26 zugeführt. Die Spalten- und Reihendecodiererschaltungen erzeugen spalten- und reihendecodierte Signale, um spezifische Speicherzellen in dem Speicherzellenarray51 für Lese- und Programmieroperationen zu selektieren. - Jede Speicherzelle hat eine Konstruktion, die einem MOS-Transistor ähnlich ist, und als solche hat eine Speicherzelle eine Sourcezone und eine Drainzone auf einem Substrat. Zwischen dem Substrat hat die Speicherzelle ein schwimmendes Gate und ein Steuergate. Informationen werden in der Speicherzelle, d. h., in dem schwimmenden Gate, gespeichert, indem ein Satz von vorbestimmten Spannungen auf die Speicherzelle angewendet wird. Ein Satz von vorbestimmten Spannungen, die auf die Speicherzelle angewendet werden, wird ebenfalls verwendet, um Informationen zu lesen, die in der Speicherzelle enthalten sind.
- Das Speicherzellenarray
51 enthält eine Vielzahl von Speicherzellen36 ,38 ,40 ,42 ,44 ,46 ,48 und50 . Der Klarheit halber ist nur eine Teilmenge der Speicherzellen in dem Speicherzellenarray51 gezeigt. Die Speicherzellen36 ,38 ,44 und46 sind in einem ersten Speicherzellenblock gruppiert, und die Speicherzellen40 ,42 ,48 und50 sind in einem zweiten Speicherzellenblock gruppiert. Jeder Speicherzellenblock ist mit einem entsprechenden Schreibverstärker- und Leseverstärkerpaar durch entsprechende Steuertransistoren gekoppelt. Genauer gesagt, die Drains der Steuertransistoren sind mit einem Schreibverstärker und einem Leseverstärker gekoppelt. Zum Beispiel ist das Drain des ersten Spaltensteuertransistors28 des ersten Speicherzellenblocks mit dem Schreibverstärker16 und dem Leseverstärker18 gekoppelt. - Ähnlich sind Drains der Speicherzellen mit Steuertransistoren gekoppelt. Zum Beispiel sind Drains der Speicherzellen
36 und44 mit einer Source eines ersten Spaltensteuertransistors28 gekoppelt. Die Gates der Steuertransistoren sind mit der Spaltendecodiererschaltung24 durch decodierte Signalleitungen gekoppelt. Zum Beispiel sind Gates von ersten und dritten Spaltensteuertransistoren28 und30 mit einer ersten spaltendecodierten Signalleitung29 von der Spaltendecodiererschaltung24 gekoppelt. - Jedes Schreibverstärker- und Leseverstärkerpaar ist auch mit einem entsprechenden Eingabe-/Ausgabepuffer gekoppelt. In
1 sind der Schreibverstärker16 und der Leseverstärker18 mit dem Eingabe-/Ausgabepuffer12 gekoppelt und sind der Schreibverstärker20 und der Leseverstärker22 mit dem Eingabe-/Ausgabepuffer14 gekoppelt. - Die Eingabe-/Ausgabepuffer
12 und14 sind ferner mit dem externen Taktsignal3 und einem Dateneingabe-/-ausgabebus1 gekoppelt. Vor einer Programmieroperation werden Programmierdaten, die über einen Dateneingabe-/-ausgabebus ankommen, synchron mit dem externen Taktsignal3 in entsprechenden Eingabe-/Ausgabepuffern gespeichert. Die Programmieroperation wird dann synchron mit dem internen Taktsignal7 ausgeführt, das durch die Taktsteuerschaltung2 erzeugt wird. Während einer Leseoperation werden detektierte oder gelesene Daten synchron mit dem internen Taktsignal7 in entsprechenden Eingabe-/Ausgabepuffern gespeichert und dann synchron mit dem externen Taktsignal3 über den Dateneingabe-/-ausgabebus1 nach außen übertragen. Eingangs- und Ausgangsübertragungen zu und von den Eingabe-/Ausgabepuffern können gleichzeitig ausgeführt werden. Durch diese synchronen Übertragungen kann die Geschwindigkeit sowohl für Lese- als auch Programmieroperationen maximiert werden. Jede Lese- und Programmieroperation hängt jedoch von dem internen Taktsignal7 ab, das durch die Taktsteuerschaltung2 erzeugt wird. - II. Taktsteuerschaltung
- Vorbestimmte Spannungspegel müssen, wie zuvor unter Bezugnahme auf
1 beschrieben, auf die entsprechenden Speicherzellen angewendet werden, um eine Leseoperation auszuführen. Diese Lesespannungen werden über die Wort- und Bitleitungen angewendet. In diesen Wort- und Bitleitungen sind Verzögerungen auf Grund des Widerstandes und der Kapazität auf einer gegebenen Leitung inhärent eingebaut. Wenn während einer Leseoperation ein Übergang von dem letzten Satz von Speicherzellen auf einer Wortleitung zu dem nächsten Satz von Speicherzellen auf einer nächsten Wortleitung erfolgt, d. h., eine Grenzüberquerung oder Wortleitungsumschaltung, werden diese Verzögerungen vergrößert. Da die Operationslesespannungspegel von einer Wortleitung entfernt und auf eine andere Wortleitung angewendet werden müssen, dauert eine Leseoperation bei, einer Wortleitungsumschaltung oft doppelt so lange wie eine Leseoperation von einer Speicherzelle zu einer anderen in derselben Wortleitung. Mit anderen Worten, das Datenlesen kann länger als eine Taktperiode des externen Taktsignals3 dauern. - Um zusätzliche Zeit für das Datenlesen vorzusehen, wird ein internes Taktsignal
7 durch die Taktsteuerschaltung2 von2 erzeugt. Das interne Taktsignal7 ist mit dem externen Taktsignal synchron, aber es enthält einen oder mehrere Taktzyklen, die ausgeblendet sind. Durch Zuführen des internen Taktsignals7 zu der Adressenfolgesteuereinheit werden Daten, die mit einem Takt an den Daten-E/A-Bus ausgegeben werden, nach Bedarf verzögert, um dem Datenlesen mehr Zeit einzuräumen. - Die Taktsteuerschaltung
2 enthält eine Schieberegisterbaugruppe21 , einen Takttriggersignalgenerator23 und einen Taktpuffer25 . Bei Eingabe des externen Taktsignals3 und des Triggersignals5 erzeugt die Taktsteuerschaltung2 das interne Taktsignal7 . Die Schieberegisterbaugruppe21 verwendet das externe Taktsignal3 , um verzögerte Triggersignale dem Takttriggersignalgenerator23 zuzuführen. Bei Eingabe des externen Taktsignals3 und eines Takttriggersignals27 , das von dem Takttriggersignalgenerator23 erzeugt wird, produziert der Taktpuffer das interne Taktsignal7 . -
3 zeigt eine Ausführungsform der Schieberegisterbaugruppe100 . Das Triggersignal5 wird von der Adressenfolgesteuereinheit erzeugt, die in1 gezeigt ist. Die Adressenfolgesteuereinheit4 erzeugt das Triggersignal5 bei jedem Inkrementieren einer Adresse. Das Triggersignal5 ist mit einem Eingang eines Inverters102 gekoppelt. Ein Ausgang des Inverters102 ist mit einem Eingang eines ersten Schieberegisters104 gekoppelt. Ein Ausgang, nämlich das erste zeitverzögerte Triggersignal L0, des ersten Schieberegisters104 ist mit einem Eingang eines zweiten Schieberegisters106 gekoppelt. Ein Ausgang, nämlich das zweite zeitverzögerte Triggersignal L1, des zweiten Schieberegisters106 ist mit einem Eingang eines dritten Schieberegisters108 gekoppelt. Das dritte Schieberegister108 erzeugt ein drittes zeitverzögertes Taktsignal L2 als Ausgabe. Jedes der Schieberegister104 ,106 und108 ist mit dem externen Takt3 gekoppelt. Obwohl3 nur drei Schieberegister in der Schieberegisterbaugruppe100 zeigt, ist die Anzahl von verwendeten Schieberegistern flexibel und hängt von der Anzahl von externen Taktzyklen ab, die aus dem internen Taktsignal7 auszublenden sind. - In
4 ist eine Ausführungsform der Schieberegister104 ,106 ,108 in der Schieberegisterbaugruppe100 von3 gezeigt. Das externe Taktsignal3 ist mit einem Eingang eines Inverters110 gekoppelt. Ein Ausgang des Inverters110 ist mit einem Gate eines Transistors112 gekoppelt. Ein Drain des Transistors112 ist mit dem Eingang des Schieberegisters104 gekoppelt. Eine Source des Transistors112 ist einem Eingang eines Inverters114 und einem Ausgang eines Inverters116 gekoppelt. Die Inverter114 und116 umfassen eine erste Verriegelung. Diese erste Verriegelung speichert die Eingabe des Schieberegisters synchron mit einer abfallenden Flanke des externen Taktsignals3 . - Ein Ausgang des Inverters
114 und ein Eingang des Inverters116 sind mit einem Drain eines Transistors118 gekoppelt. Ein Gate des Transistors118 ist mit dem externen Taktsignal3 gekoppelt. Eine Source des Transistors118 ist mit einem Eingang eines Inverters120 und einem Ausgang eines Inverters122 gekoppelt. Die Inverter120 und122 umfassen eine zweite Verriegelung. Diese zweite Verriegelung speichert den Inhalt der ersten Verriegelung synchron mit einer ansteigenden Flanke des externen Taktsignals3 . Ein Ausgang des Inverters120 und ein Eingang des Inverters122 sind zusammen gekoppelt und sehen den Ausgang des Schieberegisters vor, nämlich ein zeitverzögertes Triggersignal. - Die Takttriggersignalerzeugungsschaltung
130 empfängt die zeitverzögerten Triggersignale L0, L1 und L2, die von der Schieberegisterbaugruppe100 erzeugt werden. Die Takttriggersignalerzeugungsschaltung130 in5 enthält parallele erste, zweite und dritte NOR-Gatter mit zwei Eingängen132 ,134 und136 . Das erste zeitverzögerte Triggersignal L0 ist mit einem ersten Eingang des ersten NOR-Gatters mit zwei Eingängen132 gekoppelt. Das zweite zeitverzögerte Triggersignal L1 ist mit einem ersten Eingang des zweiten NOR-Gatters mit zwei Eingängen134 gekoppelt, und das dritte zeitverzögerte Triggersignal L2 ist mit einem ersten Eingang des dritten NOR-Gatters mit zwei Eingängen136 gekoppelt. - Zweite Eingänge der NOR-Gatter mit zwei Eingängen
132 ,134 und136 sind mit den Taktausblendsignalen B1, B2 bzw. B3 gekoppelt. Obwohl Taktausblendsignale B1, B2 und B3 typischerweise vor der Herstellung der synchronen Flash-Speichervorrichtung gesetzt werden, können die Taktausblendsignale während der Operation der synchronen Flash-Speichervorrichtung gesetzt werden. Die Taktausblendsignale B1, B2 und B3 bestimmen die Anzahl von externen Taktzyklen, die aus dem internen Taktsignal7 auszublenden sind. - Falls zum Beispiel das erste Taktausblendsignal B1 auf L gesetzt wird und die zweiten und dritten Taktausblendsignale B2 und B3 auf H gesetzt werden, wird ein externer Taktzyklus aus dem internen Taktsignal
7 ausgeblendet. Falls die ersten und zweiten Taktausblendsignale B1 und B2 auf L gesetzt werden, wobei das dritte Taktausblendsignal B3 auf H gesetzt wird, werden zwei externe Taktzyklen aus dem internen Taktsignal7 ausgeblendet. - Obwohl
5 drei NOR-Gatter mit zwei Eingängen in der Takttriggersignalerzeugungsschaltung130 zeigt, hängt die verwendete Anzahl von NOR-Gattern mit zwei Eingängen nur von der Anzahl von Taktzyklen ab, die aus dem internen Taktsignal7 auszublenden sind. - Die Takttriggersignalerzeugungsschaltung
130 umfaßt auch ein NOR-Gatter mit drei Eingängen138 . Ausgänge der drei NOR-Gatter mit zwei Eingängen sind mit Eingängen des NOR-Gatters mit drei Eingängen138 gekoppelt. Ein Ausgang des NOR-Gatters mit drei Eingängen138 ist der Ausgang der Takttriggersignalerzeugungsschaltung und ist mit einem Eingang eines Taktpuffers140 von2 gekoppelt. Der Ausgang von jedem der NOR-Gatter mit zwei Eingängen132 ,134 und136 geht auf H, wenn sowohl das entsprechende Taktausblendsignal als auch das entsprechende zeitverzögerte Triggersignal L ist. Wenn einer oder mehrere der Ausgänge der NOR-Gatter mit zwei Eingängen auf H geht, wird der Ausgang des NOR-Gatters mit drei Eingängen138 auf L gesetzt. Dieser Ausgang des NOR-Gatters mit drei Eingängen138 ist das Takttriggersignal, das verwendet wird, um eines oder mehrere der externen Taktsignale auszublenden, wenn es mit dem externen Taktsignal3 in dem Taktpuffer140 kombiniert wird. - In
6 ist der Taktpuffer140 von2 gezeigt. Der Taktpuffereingang, der Ausgang der Takttriggersignalerzeugungsschaltung von5 , ist mit einem Eingang eines Inverters142 gekoppelt. Ein Ausgang des Inverters142 ist mit einem Drain eines Transistors143 gekoppelt. Eine Source des Transistors143 ist mit einem Eingang eines Inverters146 und einem Ausgang eines Inverters148 gekoppelt. Die Inverter146 und148 umfassen eine Verriegelung. - Das externe Taktsignal
3 ist mit einem Eingang eines Inverters144 und einem ersten Eingang eines NAND-Gatters mit zwei Eingängen150 gekoppelt. Ein Ausgang des Inverters144 ist mit einem Gate des Transistors143 gekoppelt. Ein Ausgang des Inverters146 und ein Eingang des Inverters148 sind mit einem zweiten Eingang des NAND-Gatters mit zwei Eingängen150 gekoppelt. Ein Ausgang des NAND-Gatters mit zwei Eingängen150 ist mit einem Eingang eines Inverters152 gekoppelt. - Der Eingang des Inverters
142 , das Takttriggersignal, enthält Informationen darüber, wie viele externe Taktzyklen während der Erzeugung des internen Taktsignals7 auszublenden sind. Der Ausgang des Inverters142 ist das interne Taktsignal7 , aus dem einer oder mehrere der externen Taktzyklen ausgeblendet sind. -
7 ist ein Zeitlagendiagramm, welches die Operation der Taktsteuerschaltung2 von2 –6 zusammenfaßt. Ein Zeitlagendiagramm eines externen Taktsignals82 , ein Zeitlagendiagramm eines Triggersignals84 , eines ersten zeitverzögerten Triggersignals86 , eines zweiten zeitverzögerten Triggersignals88 und ein Zeitlagendiagramm eines internen Taktsignals90 sind gezeigt. - Aus den Zeitlagendiagrammen geht hervor, daß dann, wenn das Triggersignal
5 auf H schaltet, ein erstes zeitverzögertes Triggersignal L0 bei einer ansteigenden Flanke des externen Taktsignals3 auf L geschaltet wird. Wenn das erste zeitverzögerte Triggersignal L0 auf L ist, wird ein zweites zeitverzögertes Triggersignal L1 mit der ansteigenden Flanke des externen Taktsignals3 auf L gesetzt. Wenn beide zeitverzögerten Signale L0 und L1 unter Verwendung von Taktausblendsignalen B1 und B2 implementiert werden, werden zwei benachbarte Taktzyklen aus dem internen Taktsignal7 bezüglich des externen Taktsignals3 ausgeblendet. Daher ist das interne Taktsignal, wie in7 gezeigt, dem externen Taktsignal ähnlich oder mit ihm synchron. Das interne Taktsignal7 enthält jedoch zwei fehlende Taktzyklen. Durch das Entfernen von Taktzyklen wird zusätzliche Zeit für Lese- oder Datenleseoperationen vorgesehen. - II(a). Datenzeitlagensteuerschaltung
- Das interne Taktsignal
7 sieht zusätzliche Zeit, d. h., mehr Taktzyklen bezüglich des externen Taktsignals, für die Leseverstärker zum Datenlesen vor, d. h., zum Lesen von Daten aus den Speicherzellen unter Verwendung einer Datenzeitlagensteuerschaltung.8 zeigt eine Datenzeitlagensteuerschaltung15 , die ein Datenlesesignal63 erzeugt. Die Datenzeitlagensteuerschaltung15 ist mit einer Erweiterungsdatenschaltung71 und einer ATD-Schaltung9 gekoppelt. Der ATD-Schaltung9 wird ein Signal A0 zugeführt, welches das niedrigstwertige Bit der Adressensignale von der Adressenfolgesteuereinheit ist. Die Adressenfolgesteuereinheit erzeugt einen Impuls, nämlich das Signal A0, bei jeder Adresseninkrementierung. - Die ATD-Schaltung
9 hat einen p-Kanal-Transistor91 und einen n-Kanal-Transistor95 . Mit dem Drain des p-Kanal-Transistors91 ist eine Referenzspannung Vcc verbunden, und mit einer Source des p-Kanal-Transistors91 ist ein Widerstand93 verbunden. Mit dem anderen Ende des Widerstandes93 ist das Drain des n-Kanal-Transistors95 , ein Ende eines Kondensators97 und ein erster Eingang eines NOR-Gatters mit zwei Eingängen99 verbunden. Das Signal A0 wird den Gates sowohl des p-Kanal-Transistors91 als auch des n-Kanal-Transistors95 zugeführt. Diese zwei Transistoren wirken zusammen als Inverter, um das Signal A0 zu invertieren. Falls das Signal A0 zum Beispiel auf H ist, wird der p-Kanal-Transistor91 ausgeschaltet und der n-Kanal-Transistor eingeschaltet, wodurch ein Weg zu der Erde gebildet wird. - Daher wird der erste Eingang des NOR-Gatters
99 , der mit dem n-Kanal-Transistor95 verbunden ist, zu der Erde, d. h., auf L gezogen. Falls das Signal A0 umgekehrt auf L ist, wird der p-Kanal-Transistor91 eingeschaltet und der n-Kanal-Transistor ausgeschaltet, wodurch ein Weg zu Vcc gebildet wird. Daher wird der erste Eingang des NOR-Gatters99 , der mit dem n-Kanal-Transistor95 verbunden ist, allmählich auf Vcc d. h., auf H gezogen. - Ein zweiter Eingang des NOR-Gatters
99 ist mit dem Signal A0 gekoppelt. Bei jedem Übergang des Signals A0 von L auf H ist die Ausgabe des NOR-Gatters99 , das ATD-Signal, auf L, da der erste Eingang des NOR-Gatters99 zu der Erde gezogen wird. Bei dem Übergang des Signals A0 von H auf L wird der erste Eingang des NOR-Gatters99 allmählich auf H gezogen. Während dieses allmählichen Übergangs des ersten Eingangs des NOR-Gatters99 von L auf H sind beide Eingänge des NOR-Gatters99 auf L. Deshalb schaltet der Ausgang des NOR-Gatters99 von H auf L und erzeugt so eine ansteigende Flanke für das ATD-Signal. Das ATD-Signal bleibt auf H, bis der erste Eingang des NOR-Gatters99 den Übergang vollzieht und auf H schaltet. Sobald der erste Eingang des NOR-Gatters99 H wird, wird das ATD-Signal auf L gesetzt, und somit wird eine abfallende Flanke des ATD-Signals erzeugt. Der Widerstand93 und der Kondensator97 bestimmen eine Zeitkonstante, die die Zeitperiode oder die Impulsbreite des erzeugten ATD-Signals festlegt. Das ATD-Signal stellt eine Eingabe für die Datenzeitlagensteuerschaltung15 dar. Die andere Eingabe für die Datenzeitlagensteuerschaltung15 ist ein Erweiterungsdatenlese-(EXSNS)-Signal70 . - Das EXSNS-Signal
70 wird durch die Erweiterungsdatenschaltung71 erzeugt. Der logische Zustand des EXSNS-Signals70 hängt von den Eingaben für die Erweiterungsdatenschaltung71 ab, nämlich von einem Rücksetzerweiterungsdatenlese-(RESETEX)-Signal73 und einem Setzerweiterungsdatenlese-(SETEX)-Signal75 . Ein Setzdatenlesepuffer, der in9a gezeigt ist, erzeugt das SETEX-Signal73 , und ein Rücksetzdatenlesepuffer, der in9b gezeigt ist, erzeugt das RESETEX-Signal75 . Der Setzdatenlesepuffer und der Rücksetzdatenlesepuffer sind identisch, abgesehen von den Eingaben für jeden der Puffer. Dem Setzdatenlesepuffer werden als Eingaben das interne Taktsignal und das Trigger-(TRG)-Signal zugeführt. Der Rücksetzdatenlesepuffer hat andererseits das interne Taktsignal und das Signal A0 als Eingaben. - In
9a ist das interne Takt-(INTCLK)-Signal mit einem ersten Eingang eines NAND-Gatters901 und einem Eingang eines Inverters903 verbunden. Der Inverter903 ist mit einem Gate des Transistorschalters905 verbunden. Wenn das INTCLK-Signal auf L gesetzt wird, wird der Transistorschalter905 eingeschaltet. Wenn der Transistorschalter905 ein ist, wird der Ausgang eines Inverters907 , der mit einem Drain des Transistorschalters905 verbunden ist, über eine Source des Transistorschalters905 zu den Invertern909 und911 geführt. Der Eingang des Inverters907 ist mit dem TRG-Signal verbunden. Die Inverter909 und911 invertieren das Signal von der Source des Transistorschalters905 und führen dieses Signal einem zweiten Eingang des NAND-Gatters901 zu. Die Inverter909 und911 dienen auch als Verriegelung, um den logischen Zustand am zweiten Eingang des NAND-Gatters901 beizubehalten, der im Grunde das TRG-Signal ist. Der Ausgang des NAND-Gatters901 ist mit einem Eingang eines Inverters913 gekoppelt. Der Ausgang des Inverters913 ist das SETEX-Signal73 . Wenn das INTCLK-Signal auf L ist und der Ausgang des NAND-Gatters901 auf H ist, ist das SETEX-Signal73 auf L. - Wenn das INTCLK-Signal auf H schaltet, wird der Transistorschalter
905 ausgeschaltet, und der erste Eingang des NAND-Gatters901 wird auch auf H gesetzt. Wenn das INTCLK-Signal auf H gesetzt wird, wird deshalb das Signal am zweiten Eingang des NAND-Gatters901 , das im Grunde das TRG-Signal ist, durch”getaktet”, um den logischen Zustand des SETEX-Signals73 festzulegen. Falls das TRG-Signal auf L wäre, bevor das INTCLK-Signal auf H gesetzt wird, wäre das SETEX-Signal deshalb auch auf L. Falls das TRG-Signal auf H wäre, bevor das INTCLK-Signal auf H gesetzt wird, würde jedoch das SETEX-Signal auf H gesetzt. Deshalb wird das SETEX-Signal mit der ansteigenden Flanke des INTCLK, und wenn das TRG-Signal auf H gesetzt ist, auf H gesetzt und wird das SETEX-Signal mit der abfallenden Flanke des INTCLK, und wenn das TRG-Signal auf L schaltet, auf L gesetzt. - Der Rücksetzdatenlesepuffer von
9b ist, wie zuvor erwähnt, dem oben beschriebenen Setzdatenlesepuffer von9a ähnlich, abgesehen von den Eingaben für die Puffer. Deshalb wird das RESETEX-Signal75 auf dieselbe Weise wie das SETEX-Signal erzeugt. Das Signal A0 bewirkt jedoch den logischen Zustand des RESETEX-Signals75 . Deshalb wird das Signal A0, wenn das INTCLK-Signal auf H gesetzt wird, durch”getaktet”, um den logischen Zustand des RESETEX-Signals75 festzulegen. Falls das Signal A0 auf L ist, bevor das INTCLK-Signal auf H wechselt, ist das RESETEX-Signal auch auf L. Falls jedoch das Signal A0 auf H ist, bevor das INTCLK-Signal H wird, wird das RESETEX-Signal H. Deshalb wird das RESETEX-Signal bei der ansteigenden Flanke des INTCLK, und wenn das Signal A0 H ist, auf H gesetzt und wird das RESETEX-Signal bei der abfallenden Flanke des INTCLK, und wenn das Signal A0 auf L schaltet, auf L gesetzt. - Unter erneuter Bezugnahme auf
8 werden das RESETEX-Signal75 und das SETEX-Signal73 der Erweiterungsdatenschaltung71 als Eingaben zugeführt. Das SETEX-Signal73 ist mit einem Gate eines ersten Transistors77 und mit einem Eingang eines Inverters83 gekoppelt. Ein Ausgang des Inverters83 ist mit dem Gate eines zweiten Transistors81 gekoppelt. Wenn das SETEX-Signal H wird, wird der erste Transistor77 eingeschaltet und der zweite Transistor81 auf Grund des dazwischenliegenden Inverters83 ausgeschaltet. Eine Source des ersten Transistors77 ist mit der Erde gekoppelt, und ein Drain des ersten Transistors77 ist mit den Invertern85 und87 gekoppelt. Das EXSNS-Signal70 ist eine Ausgabe des Inverters87 . Die Inverter85 und87 wirken als Verriegelung und behalten den logischen Zustand am Drain des ersten Transistors77 bei. Deshalb wird, wenn der erste Transistor eingeschaltet wird, ein Weg zu der Erde entwickelt, und das EXSNS-Signal70 wird auf H gesetzt. - Wenn das SETEX-Signal auf L gesetzt wird, wird umgekehrt der erste Transistor
77 ausgeschaltet und der zweite Transistor81 eingeschaltet. Das RESETEX-Signal73 ist mit einem Gate eines dritten Transistors79 gekoppelt. Dieser dritte Transistor79 hat eine Source, die mit der Erde gekoppelt ist, und ein Drain, das mit einer Source des zweiten Transistors81 gekoppelt ist. Ein Drain des zweiten Transistors ist mit den Invertern85 und87 gekoppelt und wirkt auch als zweite Source, um das EXSNS-Signal70 zuzuführen. Wenn das SETEX-Signal75 auf L ist, wird dann, falls das RESETEX-Signal73 auf H geht, ein Weg zu der Erde entwickelt. Deshalb wird das EXSNS-Signal70 zu der Erde gezogen und auf L gesetzt. - Das EXSNS-Signal
70 wird der Datenzeitlagensteuerschaltung15 zugeführt und mit dem ATD-Signal von der ATD-Schaltung9 kombiniert, um das Datenlesesignal63 zu erzeugen. In8 arbeiten die Transistoren in der Datenzeitlagensteuerschaltung15 auf ähnliche Weise wie die Transistoren der ATD-Schaltung9 , die zuvor beschrieben wurde. Deshalb wirken die Transistoren101a und101b und die Transistoren105a und105b , die das ATD-Signal empfangen, als Inverter. Die Widerstände103a und107a arbeiten zusammen mit den Kondensatoren103b ,107b und107c auch ähnlich wie der Widerstand93 und der Kondensator97 der ATD-Schaltung9 , d. h., sie erzeugen eine RC-Verzögerung oder Zeitkonstante. Durch das Hinzufügen des Kondensators107c ist jedoch die Verzögerung, die an Eingängen des NOR-Gatters109b auftritt, länger als die Verzögerung, die an Eingängen des NOR-Gatters109a auftritt. - Diese Verzögerungen werden jedoch nur spürbar, wenn das EXSNS-Signal
70 auf H wechselt. - Wenn das EXSNS-Signal
70 H ist, wird der Ausgang des NOR-Gatters109b H, falls die anderen Eingänge des NOR-Gatters109b auf L sind. Falls die Eingänge des NOR-Gatters109b auf L sind, sind die Eingänge des NOR-Gatters109a auf Grund der Ähnlichkeit der Komponenten und der Zwischenverbindung von Komponenten, die mit dem NOR-Gatter109a gekoppelt sind, auch auf L. Wenn die Eingänge des NOR-Gatters109a auf L sind, wird der Ausgang des NOR-Gatters109a auf H gesetzt. Wenn beide Ausgänge der NOR-Gatter109a , b, die auch Eingänge eines NOR-Gatters111 sind, auf H gesetzt werden, wird das SNS-Signal63 auch auf H gesetzt. - Ähnlich wird, wenn das EXSNS-Signal
70 auf L gesetzt wird, der Ausgang des NOR-Gatters109b auf L gesetzt. Die Eingänge des NOR-Gatters109a sind auch auf L, und somit wird der Ausgang des NOR-Gatters109a auf H gesetzt. Wenn beide Ausgänge der NOR-Gatter109a , b, die auch Eingänge eines NOR-Gatters111 sind, auf L sind, wird auch das SNS-Signal63 auf L gesetzt. - In
10 zeigen Zeitlagendiagramme des EXSNS-Signals, des TRG-Signals, des Signals A0, des ATD-Signals, des SNS-Signals und der internen und externen Taktsignale die Wechselwirkung dieser Signale und die Operation der Datenzeitlagensteuerschaltung15 . Da das interne Taktsignal den Eingang für die Adressenfolgesteuereinheit darstellt, hängt das Signal A0 von dem Zustand des INTCLK-Signals ab. Deshalb schaltet das Signal A0 bei jeder ansteigenden Flanke des INTCLK-Signals um, d. h., es wechselt seinen Zustand. Das ATD-Signal von der ATD-Schaltung9 , das von dem Zustand des Signals A0 abhängt, wird bei der abfallenden Flanke des Signals A0 erzeugt. Das ATD-Signal markiert den Start des Übergangs von einer Adresse zu einer anderen. Das SNS-Signal63 dient zum Steuern der Leseverstärker, so daß die Leseverstärker während der Perioden TS1 und TS2 getriggert werden, um die Speicherzellen bei der ansteigenden Flanke des SNS-Signals zu lesen. Die Zeitdauer der Perioden TS1 und TS2 wird, wie unter Bezugnahme auf8 beschrieben, durch die Widerstände107a und die Kondensatoren107b , c gesteuert. Falls zum Datenlesen mehr Zeit benötigt wird, wird deshalb eine zusätzliche Kapazität hinzugefügt, um die Zeitdauer der Perioden TS1 und TS2 zu erweitern. - Die Leseverstärker werden getriggert, um das Lesen der Speicherzellen bei der abfallenden Flanke des SNS-Signals zu stoppen. Es wird angenommen, daß für eine Standardleseoperation den Leseverstärkern zwei externe Taktzyklen zum Lesen der Speicherzelle eingeräumt werden. Wenn in
10 das TRG-Signal bei der ansteigenden Flanke des externen Taktsignals auf H ist, wird der nächste interne Taktzyklus übersprungen. Wenn das TRG-Signal auf H ist, wird einer Grenzüberquerung begegnet, wie es zuvor unter Bezugnahme auf7 erläutert wurde. Wenn auf eine Grenzüberquerung gestoßen wird, benötigen die Leseverstärker zusätzliche Zeit zum Lesen der Daten. Da das INTCLK-Signal der Adressenfolgesteuereinheit zugeführt wird, um das Inkrementieren der Adressen zu steuern, ändert sich das Signal A0 bis zu der ansteigenden Flanke des INTCLK-Signals nicht. Falls sich das Signal A0 nicht verändert, wird dann das ATD-Signal nicht erzeugt. Falls das ATD-Signal nicht erzeugt wird und sich das Signal A0 nicht verändert, bleibt das SNS-Signal auf H, und die Leseverstärker setzen das Datenlesen aus den Speicherzellen fort. Durch Verzögern des internen Taktsignals um einen zusätzlichen externen Taktzyklus wird deshalb für die Leseverstärker zusätzliche Zeit zum Ausführen von Leseoperationen bereitgestellt. - III. Decodiererschaltungen
- Die Spalten- und Reihendecodierer
24 und26 erzeugen, wie es zuvor unter Bezugnahme auf1 erläutert wurde, spalten- und reihendecodierte Signale auf der Basis der Adressensignale, die durch die Adressenfolgesteuereinheit4 erzeugt werden. Eine Ausführungsform einer Decodiererschaltung der vorliegenden Erfindung in11 mit isolierten Abschnitten für hohe Spannungen und für niedrigere Spannungen wird als Spalten- oder Reihendecodiererschaltung24 und26 verwendet, die in1 gezeigt ist. Die Adressensignale A0 ... An-1 werden als Eingabe von dem Reihenpuffer8 oder dem Spaltenpuffer6 vorgesehen, wie in1 gezeigt. In11 invertiert eine Adressenselektorschaltung162 null oder mehr von den Adressensignalen A0 ... An-1, je nach Bedarf, bevor diese Signale für jede der Gatespannungslieferschaltungen240a ,240b ,240c und240d vorgesehen werden. wenn die Adressensignale A0 ... An-1 eine Selektion einer besonderen Gatespannungslieferschaltung angeben, werden null oder mehr von den Adressensignalen A0 ... An-1 invertiert, um logisch ”H” auf alle Signaleingänge für jene besondere Gatespannungslieferschaltung anzuwenden. - Falls zum Beispiel die Gatespannungslieferschaltung
240a zu selektieren ist, wenn alle Adressensignale A0 ... An-1 logisch ”L” sind, werden alle Signale164 ,166 ,168 und170 , die für die Gatespannungslieferschaltung240a vorgesehen sind, in der Adressenselektorschaltung162 invertiert, so daß alle Signale164 ,166 ,168 und170 , die auf den Eingang der Gatespannungslieferschaltung240a angewendet werden, logisch ”H” sind, wenn die Anwendung erfolgt. Falls bei einem anderen Beispiel die Gatespannungslieferschaltung240d zu selektieren ist, wenn alle Adressensignale A0 ... An-1 logisch ”H” sind, wird keines der Signale188 ,190 ,192 und194 , die für die Gatespannungslieferschaltung240d vorgesehen sind, in der Adressenselektorschaltung162 invertiert, so daß alle Signale188 ,190 ,192 und194 , die auf den Eingang der Gatespannungslieferschaltung240d angewendet werden, logisch ”H” sind, wenn die Anwendung erfolgt. -
12(A) und12(B) sind herkömmliche Schaltungen, die als Gatespannungsselektionsschaltung200 bzw. Gatespannungslieferschaltungen240a –240d der Adressendecodiererschaltung von11 verwendet werden.12(A) zeigt eine Gatespannungsselektionsschaltung200 , die eine Spannungsausgabe Vppi203 ausgibt. Ein Spannungspegel der Spannungsausgabe Vppi203 ist entweder Vcc oder Vpp und hängt von einem Lesesignal R ab. Das Lesesignal R wird durch das System unter Verwendung der synchronen Flash-Speichervorrichtung erzeugt und für die synchrone Flash-Speichervorrichtung vorgesehen, wenn die Leseoperation erforderlich ist. - Das Lesesignal R ist mit einem Gate eines n-Kanal-Transistors des Verarmungstyps
202 gekoppelt. Ein Drain des n-Kanal-Transistors des Verarmungstyps202 ist mit Vcc gekoppelt, und eine Source des n-Kanal-Transistors des Verarmungstyps202 ist mit dem Spannungsausgang203 Vppi gekoppelt. Das Lesesignal R ist auch mit einem Eingang eines Inverters210 gekoppelt. Ein Ausgang des Inverters210 ist mit einem Gate eines p-Kanal-Transistors208 gekoppelt. Eine Source des p-Kanal-Transistors208 ist mit einer gemeinsamen Masseleitung209 gekoppelt. Ein Drain des p-Kanal-Transistors208 ist mit einem Gate eines n-Kanal-Transistors des Anreicherungstyps204 gekoppelt. Ein Drain des n-Kanal-Transistors des Anreicherungstyps204 ist mit Vpp gekoppelt. - Ein Drain des p-Kanal-Transistors
208 ist auch mit einer Source und einem Gate eines n-Kanal-Transistors des Verarmungstyps206 gekoppelt. Das Gate des n-Kanal-Transistors des Anreicherungstyps204 ist mit dem Drain des p-Kanal-Transistors208 gekoppelt. Der n-Kanal-Transistor des Anreicherungstyps204 ist ein Transistor für hohe Spannungen, der eine dicke Oxidschicht und eine niedrige Leitfähigkeit hat, da er die hohe Gateprogrammierspannung Vpp verarbeiten muß. - Das Lesesignal R schaltet während der Leseoperation auf H. Wenn das Lesesignal R auf H ist, wird der n-Kanal-Transistor
202 eingeschaltet, und eine Spannung an der Source des Transistors202 liegt dicht bei Vcc. Deshalb beträgt die Spannungsausgabe Vppi203 nahezu Vcc. Wenn das Lesesignal R auf H ist, wird der Ausgang des Inverters210 auf L gesetzt. Wenn der Ausgang des Inverters210 auf L gesetzt wird, wird der p-Kanal-Transistor eingeschaltet, wobei dem Gate und der Source des n-Kanal-Transistors des Anreicherungstyps206 annähernd ein Erdpotential zugeführt wird. Das annähernde Erdpotential wird auch auf das Gate des n-Kanal-Transistors des Verarmungstyps204 angewendet, wodurch er ausgeschaltet wird, und somit wird verhindert, daß er Vpp für den Spannungsausgang Vppi203 vorsieht. - Wenn das Lesesignal R während der Programmieroperation auf L schaltet, wird der n-Kanal-Transistor des Verarmungstyps
202 ausgeschaltet, wodurch verhindert wird, daß er Vcc für den Spannungsausgang Vppi203 vorsieht. Wenn das Lesesignal R auf L ist, wird der Ausgang des Inverters210 auf H gesetzt, wodurch der p-Kanal-Transistor208 ausgeschaltet wird. Der n-Kanal-Transistor des Anreicherungstyps204 wird eingeschaltet, und die Programmierdrainspannung Vpp wird für den Spannungsausgang Vppi203 vorgesehen. - Sowohl die Spaltendecodiererschaltung
24 als auch die Reihendecodiererschaltung26 umfaßt eine Vielzahl der Gatespannungslieferschaltungen220 von12(B) , nämlich eine pro Ausgang, weil jede Gatespannungslieferschaltung eine notwendige Spannung für einen spezifischen Spaltensteuertransistor oder für eine spezifische Reihe von Speicherzellen vorsieht. - In der Gatespannungslieferschaltung
220 werden die Signale von der Adressenselektorschaltung162 einem NAND-Gatter222 als Eingangssignale eingegeben. Ein Ausgang des NAND-Gatters222 ist mit einem Drain eines n-Kanal-Transistors224 und einem Gate eines n-Kanal-Transistors230 gekoppelt. Ein Gate des n-Kanal-Transistors224 ist mit Vcc gekoppelt. Eine Source des n-Kanal-Transistors224 ist mit einer Source eines p-Kanal-Transistors226 und einem Gate eines p-Kanal-Transistors228 gekoppelt. - Drains der p-Kanal-Transistoren
226 und228 sind mit Vppi-Eingangsanschlüssen225 bzw.227 gekoppelt. Der Vppi-Eingang wird durch die Gatespannungsselektionsschaltung200 vorgesehen. Ein Gate des p-Kanal-Transistors226 , eine Source des p-Kanal-Transistors228 und ein Drain des n-Kanal-Transistors230 sind mit einer Ausgangsspannung231 der Gatespannungslieferschaltung220 gekoppelt. Eine Source des n-Kanal-Transistors230 ist mit einer gemeinsamen Masseleitung229 gekoppelt. - Wenn eine spezifische Gatespannungslieferschaltung
220 nicht selektiert wird, ist wenigstens eines der Eingangssignale I0 ... In-1 für das NAND-Gatter222 logisch ”L”. Wenn wenigstens eine Eingabe für das NAND-Gatter222 logisch ”L” ist, ist die Ausgabe des NAND-Gatters222 logisch ”H”. Wenn die Ausgabe des NAND-Gatters222 logisch ”H” ist, wird der n-Kanal-Transistor230 eingeschaltet, wodurch die Ausgangsspannung231 fast bis hinab auf die Erde der gemeinsamen Masseleitung229 gezogen wird. Wenn die Ausgangsspannung231 hinabgezogen wird, wird der p-Kanal-Transistor226 eingeschaltet, wodurch eine logische ”hohe” Spannung am Gate des p-Kanal-Transistors228 bereitgestellt wird und verhindert wird, daß er eine hohe Spannung am Ausgang231 vorsieht. Deshalb sieht die Gatespannungslieferschaltung220 keine Ausgangsspannung zur Lese- oder Programmieroperation vor, wenn sie nicht selektiert wird. - Wenn eine spezifische Gatespannungslieferschaltung
220 selektiert wird, sind alle Eingangssignale I0 ... In-1 logisch ”H”, und die Ausgabe des NAND-Gatters222 ist logisch ”L”. Die L-Logik, die auf das Gate des n-Kanal-Transistors230 angewendet wird, schaltet ihn aus, so daß die Ausgabe231 nicht herabgezogen wird. Das logische ”L” von dem Ausgang des NAND-Gatters222 wird auf das Gate des p-Kanal-Transistors228 durch den n-Kanal-Transistor224 angewendet. Der n-Kanal-Transistor228 wird eingeschaltet und zieht die Ausgabe231 in Abhängigkeit von einem Spannungspegel von Vppi227 hoch auf Vpp oder Vcc. - Da die Transistoren
226 ,228 und230 Vpp verarbeiten müssen, sind sie Transistoren für hohe Spannungen mit einer dicken Oxidschicht und einer relativ niedrigen Leitfähigkeit. Wenn Vcc niedriger als typisch ist, wird eine Leitfähigkeit des p-Kanal-Transistors228 wirklich niedrig, und dies führt zu einer langsamen Leseoperation. Als Resultat muß der Transistor202 , der Vcc für Vppi203 vorsieht, groß sein. - In
13 ist eine Ausführungsform einer Gatespannungslieferschaltung240 der vorliegenden Erfindung gezeigt, die einen separaten Abschnitt für hohe Spannungen und einen separaten Abschnitt für niedrigere Spannungen hat. Der Abschnitt für niedrigere Spannungen der Gatespannungslieferschaltung führt die Operationen aus, die ein schnelles Schalten erfordern. In der Gatespannungslieferschaltung240 empfängt ein NAND-Gatter242 , wenn die Gatespannungslieferschaltung240 selektiert wird, die Eingangssignale auf identische Weise wie das NAND-Gatter222 der herkömmlichen Schaltung. - Ein Ausgang
243 des NAND-Gatters242 ist mit einem Gate eines n-Kanal-Transistors248 , einem Eingang eines Inverters246 und einem Drain eines n-Kanal-Transistors252 gekoppelt. Ein Ausgang247 des Inverters246 ist mit einem Drain eines n-Kanal-Transistors250 gekoppelt. Ein Gate des n-Kanal-Transistors250 ist mit einer Source des n-Kanal-Transistors248 und mit einer Source des n-Kanal-Transistors252 gekoppelt. Eine Source des n-Kanal-Transistors250 ist mit einer Ausgangsspannung260 der Gatespannungslieferschaltung gekoppelt. Ein Lesesignal R wird an einem Eingang eines Inverters244 vorgesehen. Ein Ausgang eines Inverters244 wird auf ein Gate des Transistors252 angewendet. Die Transistoren248 und250 sind n-Kanal-Transistoren für niedrige Spannungen mit einer Schwellenspannung von 0 V. Der n-Kanal-Transistor250 wird verwendet, um den Abschnitt für hohe Spannungen von dem Abschnitt für niedrigere Spannungen zu isolieren. - Wenn keine spezifische Gatespannungslieferschaltung selektiert wird, ist der Ausgang
243 des NAND-Gatters242 auf H, und deshalb ist der Ausgang247 des Inverters246 auf L. Der n-Kanal-Transistor248 wird eingeschaltet, und demzufolge wird der n-Kanal-Transistor250 eingeschaltet, und der Knoten249 wird auf H gesetzt. Deshalb wird die niedrige Ausgabe von dem Inverter246 als Ausgabe der spezifischen Gatespannungslieferschaltung ausgegeben. Wenn die niedrige Ausgabe der Gatespannungslieferschaltung auf die Gates der Transistoren254 und256 angewendet wird, die als Inverter arbeiten, wird der p-Kanal-Transistor254 eingeschaltet, wobei Vppi auf das Gate des p-Kanal-Transistors258 angewendet wird, und der n-Kanal-Transistor256 wird ausgeschaltet. Als Resultat wird der p-Kanal-Transistor258 ausgeschaltet, und Vppi wird nicht am Ausgang260 vorgesehen. - Wenn eine spezifische Gatespannungslieferschaltung selektiert wird, ist der Ausgang
243 des NAND-Gatters242 auf L, und deshalb ist der Ausgang247 des Inverters246 auf H. Wenn das Lesesignal R auf H ist, wodurch die Leseoperation bezeichnet wird, ist der Ausgang des Inverters244 auf L, wodurch der n-Kanal-Transistor252 ausgeschaltet wird. Der Ausgang260 wird auf Vppi hochgezogen. - Infolge der Kanalkapazität des n-Kanal-Transistors
250 wird der Knoten249 des Gates des n-Kanal-Transistors250 hoch gekoppelt, wobei die hohe Leitfähigkeit des n-Kanal-Transistors250 beibehalten wird. Da der Inverter246 mit Transistoren mit hoher Leitfähigkeit gebildet wird, wird der Ausgang260 stark gesteuert, und daraus resultiert eine schnelle Operation für das Lesen. Zusätzlich bewirkt der Inverter246 durch das Erzeugen einer hohen Ausgabe keinen Abfall der Spannung Vppi. Deshalb muß der n-Kanal-Transistor des Verarmungstyps202 der Gatespannungsselektionsschaltung in12a nicht groß sein, um irgendeinen Spannungsabfall von Vppi zu kompensieren. - Wenn eine spezifische Gatespannungslieferschaltung selektiert wird und wenn das Lesesignal R auf L ist, wodurch eine Programmieroperation bezeichnet wird, ist der Ausgang des Inverters
244 auf H, wodurch der n-Kanal-Transistor252 eingeschaltet wird. Der n-Kanal-Transistor248 wird allmählich ausgeschaltet, wenn der Knoten249 herabgezogen wird. Der Ausgang260 wird auf Vppi hochgezogen, wie es oben unter Bezugnahme auf die Leseoperation beschrieben wurde. Der n-Kanal-Transistor248 wirkt jedoch durch das Ausschalten als Puffer, um den Abschnitt für niedrige Spannungen der Gatespannungslieferschaltung von dem Abschnitt für hohe Spannungen der Gatespannungslieferschaltung zu isolieren. Deshalb wird die Programmierspannung, d. h., die hohe Spannung im Vergleich zu einer Lesespannung, am Ausgang260 vorgesehen, ohne den Abschnitt für niedrige Spannungen der Gatespannungslieferschaltung zu beeinflussen. - IV. Adressenfolgesteuereinheit
- Die Adressenfolgesteuereinheit inkrementiert sequentiell Adressen synchron mit der ansteigenden Flanke des internen Taktsignals um eins. Zur Erzeugung der Adressensignale werden Kippsignale verwendet. Diese Kippsignale werden intern für die Adressenfolgesteuereinheit erzeugt.
- Herkömmlicherweise wurden beim Erzeugen von n Adressensignalen unter Verwendung von Kippsignalen mehrere Logikgatter verwendet, die zusammen konfiguriert waren. Durch diese herkömmliche Konfiguration von Logikgattern, die in
11 gezeigt ist, wurde jedem Satz von Adressensignalen eine Reihe von Verzögerungen durch n – 1 NAND-Gatter und n – 1 Inverter auferlegt. Die Summe aus diesen Verzögerungen stellt eine beträchtliche Verzögerung dar, besonders angesichts der zunehmenden Betriebstaktfrequenz von Speichervorrichtungen. Falls zum Beispiel jedem Logikgatter eine Verzögerung von t1 zugeordnet ist, beträgt der gesamte Verzögerungsbetrag J = n × t1. Dadurch wird verhindert, daß die Taktperiode kleiner als J wird. Durch das Reduzieren der Anzahl von Gattern in dem Verzögerungsweg der Logikgatter, d. h., der Adressensignalgeneratoren, in der Adressenfolgesteuereinheit kann deshalb eine Speichervorrichtung mit Takten mit höherer Frequenz arbeiten. -
14 ist ein Blockdiagramm einer herkömmlichen Adressenfolgesteuereinheit300 . Ein Triggersignalgenerator301 erzeugt das Triggersignal5 , das für die Taktsteuerschaltung2 zum Initiieren des Unterdrückens von Taktzyklen in dem internen Taktsignal vorgesehen wird, wie es zuvor unter Bezugnahme auf2 –7 beschrieben wurde. Dies ist nur ein Beispiel dafür, wo das Triggersignal5 erzeugt wird, und die Erzeugung des Triggersignals5 ist keineswegs auf dieses eine besondere Beispiel begrenzt. Der Takttriggersignalgenerator301 ist mit den Adressensignalen gekoppelt, die durch die Adressenfolgesteuereinheit300 intern erzeugt werden. - Die Adressenfolgesteuereinheit
300 umfaßt Adressensignalgeneratoren304 ,308 und312 , die Adressensignale A0, A1 bzw. An-1 erzeugen. Der Klarheit halber sind die Adressensignalgeneratoren für die Adressensignale A2 ... An-2 in11 nicht gezeigt. Jeder Adressensignalgenerator ist mit dem internen Taktsignal7 und einem inversen internen Taktsignal gekoppelt. Die interne Taktsignaleingabe7 wird durch einen Inverter302 invertiert, um das inverse interne Taktsignal zu erzeugen. Die Adressensignalgeneratoren304 ,308 und312 sind auch mit Ausgängen von exklusiven ODER-Gattern mit zwei Eingängen303 ,307 bzw.311 gekoppelt. - Ein erster Eingang des exklusiven ODER-Gatters
303 ist mit logisch ”1” gekoppelt. Ein zweiter Eingang des exklusiven ODER-Gatters303 ist mit einem Ausgang A0 des Adressensignalgenerators304 gekoppelt. Der erste Eingang des exklusiven ODER-Gatters303 ist auch mit einem ersten Eingang eines NAND-Gatters305 gekoppelt. Der zweite Eingang des exklusiven ODER-Gatters303 ist auch mit einem zweiten Eingang eines NAND-Gatters305 gekoppelt. Ein Ausgang des NAND-Gatters305 ist mit einem Eingang eines Inverters306 gekoppelt. - Ein Ausgangskippsignal (Tgl(
0 )) des Inverters306 ist mit einem ersten Eingang des exklusiven ODER-Gatters307 und einem ersten Eingang eines NAND-Gatters309 gekoppelt. Ein Ausgang A1 des zweiten Adressengenerators308 ist mit einem zweiten Eingang des exklusiven ODER-Gatters307 und einem zweiten Eingang eines NAND-Gatters309 gekoppelt. Ein Ausgang des NAND-Gatters309 ist mit einem Eingang eines Inverters310 gekoppelt. Ein Ausgang des Inverters310 ist ein Kippsignal (Tgl(1)). Ein erster Eingang des exklusiven ODER-Gatters311 ist mit einem Kippsignal (Tgl(n – 2)) gekoppelt. Ein zweiter Eingang des exklusiven ODER-Gatters311 ist mit einem Ausgang An-1 des Adressensignalgenerators312 gekoppelt. - Die Konfiguration von einem der Adressensignalgeneratoren
304 ,308 oder312 , von einem der exklusiven ODER-Gatter mit zwei Eingängen303 ,307 oder311 , von einem der NAND-Gatter305 oder309 und von einem der Inverter306 oder310 , die in14 gezeigt sind, wird durch die folgenden Booleschen Gleichungen dargestellt:A(n)(T) = Tgl(n-1)(T – 1) ⊕ A(n)(T – 1); (1) - a) Tgl(n)(T – 1) = Tgl(n-1)(T – 1)·An(T – 1); und
- b) Tgl(–1) = 1.
- Mit der logischen Gleichung von A·B = A + B und herkömmlicher Boolescher Algebra werden die folgenden Booleschen Gleichungen entwickelt. Bei geradzahligen Adressen, d. h., wo n geradzahlig ist, lauten die folgenden resultierenden Booleschen Gleichungen:
A(n)(T) = Tgl(n-1)(T – 1) ⊕ A(n)(T – 1); (2) - a) Tgl(n)(T – 1) = Tgl(n-1)(T – 1)·A(n)(T – 1).
- Bei ungeradzahligen Adressen, d. h., wo n ungeradzahlig ist, lauten die folgenden resultierenden Booleschen Gleichungen:
A(n)(T) = Tgl(n-1)(T – 1) ⊕ A(n)(T – 1); (3) - a) Tgl(n)(T – 1) = Tgl(n-1)(T – 1) + An(T – 1).
- Die Booleschen Gleichungen (2) und (3) werden durch die Logikgatter dargestellt, die in
15(a) –(c) gezeigt sind. - Wenn die NOR-Gatter-Verzögerung der Verzögerung eines NAND-Gatters gleicht, wird dann die minimale Zykluszeit reduziert, die durch die Adressenfolgesteuereinheit begrenzt wird. Deshalb wird die Verzögerung verringert. Falls zum Beispiel die Verzögerung eines NOR- oder eines NAND-Gatters Tan ist, beträgt die Gesamtverzögerung J = 20 × Tan. Herkömmlicherweise ist die Verzögerung die Kombination aus dem NAND-Gatter und dem Inverter. Deshalb ist die Gesamtverzögerung länger. Zum Beispiel beträgt die Gesamtverzögerung etwa
20 . Daher wird eine Verbesserung von n × Tai der Zykluszeit realisiert. Falls Tai 0,5 ns beträgt, ergibt sich eine Reduzierung um 10 ns. - Ähnlich werden in einer anderen Ausführungsform der Adressenfolgesteuereinheit die Booleschen Gleichungen (1) und (1a) manipuliert, indem m = ½ gesetzt wird. Mit m = ½ und unter Verwendung der herkömmlichen Booleschen Algebra werden die folgenden Booleschen Gleichungen entwickelt:
A(2m)(T) = Tgl(2m-1)(T – 1) ⊕ A(2m)(T – 1); (4) Tgl(2m-1)(T – 1) = Tgl(2m-2)(T – 1)·A(2m-1)(T-1). (5) - Durch Kombinieren der Gleichung (5) mit der Gleichung (4) lautet die folgende Boolesche Gleichung:
A(2m)(T) = Tgl(2(m-1))(T – 1)·A(2m-1)(T – 1) ⊕ A(2m)(T – 1). (6) - Unter Verwendung der Gleichung (1) lauten die resultierenden Booleschen Gleichungen deshalb:
A(2m-1)(T) = Tgl(2(m-1))(T – 1) ⊕ A(2m-1)(T – 1) (7) Tgl(2m)(T – 1) = Tgl(2m-1)(T – 1)·A(2m)(T – 1). = Tgl(2(m-1))(T – 1)·A(2m-1)(T – 1)A(2m)(T – 1). (8) - Die Booleschen Gleichungen (6), (7) und (8) werden durch die Logikgatter dargestellt, die in
16(a) –(c) gezeigt sind, wobei k = n/2 ist. Die Gesamtanzahl von NAND-Gattern beträgt, wie in16(a) –(c) gezeigt, n/2, und deshalb wird die Zykluszeit, welche die Adressenfolgesteuereinheit begrenzt, um die Hälfte reduziert. - Eine andere Ausführungsform der Adressenfolgesteuereinheit ist in
17 gezeigt. Die Adressenfolgesteuereinheit von17 ist den herkömmlichen Adressenfolgesteuereinheiten ähnlich, die in11 gezeigt sind. In17 sind die Takteingaben für einige der Adressenfolgesteuereinheiten jedoch Adressenbits. Das Adressenbit von dem Adressenpuffer für den letzten Spaltensteuertransistor, der den Übergang (Beginn/Ende) einer Wortleitung markiert, wird verwendet. Die Inversion des letzten Spaltenadressenbits wird ferner anstelle der Takteingaben für die Adressenfolgesteuereinheiten verwendet. - Zum Beispiel werden für Adressen, die Adressensignale A0 bis A21 enthalten, zweiundzwanzig Adressenpuffer verwendet. Adressenpuffer für Adressenbits bis A5 verwenden das interne Taktsignal. Es wird angenommen, daß A5 das Wortleitungsschaltadressenbit ist. Es kann jedoch jedes Adressensignal verwendet werden, obwohl das Wortleitungsschaltadressenbit die größte Verzögerungszeit auf Grund des Wortleitungsumschaltens zuläßt. A5 wird als Taktsignal verwendet, wobei die Takteingabe dem Rest der Adressenpuffer zugeführt wird, die verwendet werden, um die Adressen A6 bis A21 zu erzeugen.
- V. Datenlesen
- Unter erneuter Bezugnahme auf
1 sind die Leseverstärker18 und22 mit individuellen Datenleitungen gekoppelt. Diese Datenleitungen sind mit den Bitleitungen der individuellen Speicherblöcke gekoppelt. Der Anfangsspannungspegel von diesen Datenleitungen ist gewöhnlich null. - Jedoch hat eine Datenleitung infolge der Kapazität, die zwischen benachbarten Datenleitungen entwickelt wird, oft einen höheren Spannungspegel als den Erdpegel. Wenn die vorbestimmten Lesespannungen auf die Datenleitungen angewendet werden und S/A
18 und22 versuchen, die Daten aus den Speicherzellen zu lesen, kommt es deshalb zu einer Verzögerung. Traditionell sind die Datenleitungen getrennt, d. h., es wird ein großer Abstand zwischen Datenleitungen vorgesehen, um die Verzögerung zu beseitigen. Durch das Hinzufügen eines großen Abstandes zwischen den Datenleitungen wird jedoch die Speicherchipgröße, nämlich der physikalische Raum, der durch die Flash-Speichervorrichtung belegt wird, auch vergrößert. - Um die Verzögerung zu beseitigen, ohne die Speicherchipgröße zu erhöhen, wird ein Pull-down-Transistor in die Datenleitung eingeführt. In
18 ist der Pull-down-Transistor801 mit der Datenleitung803 gekoppelt. Das Gate des Pull-down-Transistors801 ist mit einer Rücksetzsignalleitung805 gekoppelt. Vor dem Lesen einer Speicherzelle wird die Rücksetzsignalleitung805 für einen kurzen Zeitraum auf H gesetzt. Deshalb schaltet sich der Pull-down-Transistor ein und erdet die Datenleitung. Wenn allen Datenleitungen anfangs mit einem Erdspannungspegel starten, wird die kapazitive Kopplung zwischen Datenleitungen sowie die Kapazität auf den individuellen Datenleitungen reduziert. Deshalb werden die Verzögerungen, die durch die Datenleitungen herbeigeführt werden, ohne Vergrößerung der Speicherchipgröße verringert. - VI. Komparator für hohe Spannungen
- Eine Programmieroperation erfordert das Anwenden eines Satzes von vorbestimmten Spannungen auf die Speicherzellen, wie es unter Bezugnahme auf
1 gezeigt wurde. Die Komparatorschaltung für hohe Spannungen54 von1 umfaßt einen Satz von Transistoren, um die präzise Zeitlage zu bestimmen, wenn die vorbestimmten Spannungen hoch genug sind, um die Programmierung der Speicherzelle zu starten.19 zeigt eine Ausführungsform der Komparatorschaltung für hohe Spannungen54 von1 . Die Komparatorschaltung für hohe Spannungen von19 detektiert den Moment, wenn die Spannungspegel, nämlich vorbestimmte Programmierspannungen, auf der Leitung AA dem Spannungspegel auf der Leitung BB entsprechen. Es wird angenommen, daß der Spannungspegel auf der Leitung Vref eine konstante Höhe hat und der Spannungspegel auf der Leitung Vpp im Zunehmen begriffen ist. Die Leitung Vpp mit einem Gate eines Vpp-Transistors181 gekoppelt. Wenn der Spannungspegel auf der Leitung Vpp zunimmt, wird der Vpp-Transistor181 eingeschaltet, und er verursacht, daß die Leitung BB, die mit einem Drain des Transistors181 gekoppelt ist, langsam auf Vcc gezogen wird. Wenn der Spannungspegel auf der Leitung Vpp zunimmt, nimmt deshalb auch der Spannungspegel auf der Leitung BB allmählich zu. - Die Leitung BB ist auch mit Gates eines BB-Transistors
183 und eines AA-Transistors185 gekoppelt. Wenn der Spannungspegel auf der Leitung BB allmählich zunimmt, werden daher die BB- und AA-Transistoren allmählich eingeschaltet. Mit einer Source des AA-Transistors185 ist eine Leitung AA gekoppelt, die auch mit einem Drain eines Referenztransistors187 gekoppelt ist. Die Leitung Vref ist mit einem Gate des Referenztransistors187 gekoppelt. Da der Referenztransistor187 auf Grund des konstanten Spannungspegels, der auf die Leitung Vref angewendet wird, ein ist, liegt der Spannungspegel auf der Leitung AA dicht bei der Spannung Vcc. Wenn der AA-Transistor allmählich eingeschaltet wird, wird von der Spannung Vcc ein Weg zu der Erde entwickelt, und somit wird der Spannungspegel auf der Leitung AA allmählich herabgezogen. Deshalb wird der Spannungspegel auf der Leitung AA allmählich verringert, wenn der Spannungspegel auf der Leitung BB allmählich zunimmt. - Die Leitung AA ist auch mit einem Gate eines AA-Transistors des Verarmungstyps
167 gekoppelt, und die Leitung BB ist mit einem Gate eines BB-Transistors des Verarmungstyps169 gekoppelt. Wenn der Spannungspegel auf der Leitung BB allmählich zunimmt, wird der BB-Transistor des Verarmungstyps167 allmählich eingeschaltet. Ähnlich wird, wenn der Spannungspegel auf der Leitung AA allmählich abnimmt, der AA-Transistor des Verarmungstyps167 allmählich ausgeschaltet. Eine Source des BB-Transistors des Verarmungstyps169 ist mit gemeinsam gekoppelten Gates eines ersten p-Kanal-Transistors163 und eines zweiten p-Kanal-Transistors165 gekoppelt. Sobald der BB-Transistor des Verarmungstyps169 eingeschaltet wird, wird ein Weg zur Erde gebildet, wodurch bewirkt wird, da der erste p-Kanal-Transistor163 und der zweite p-Kanal-Transistor165 eingeschaltet werden. - Eine Leitung Vppok ist mit einer Source des AA-Transistors des Verarmungstyps
167 und einem Drain des zweiten p-Kanal-Transistors165 gekoppelt. Wenn der zweite p-Kanal-Transistor eingeschaltet wird und der AA-Transistor des Verarmungstyps167 langsam ausgeschaltet wird, wird für die Leitung Vppok ein Weg zu der Spannung Vcc vorgesehen. Deshalb steigt die Leitung Vppok steil an. Mit anderen Worten, wenn der Spannungspegel auf der Leitung BB zunimmt und dem Spannungspegel auf der Leitung AA entspricht, wobei der Spannungspegel auf der Leitung AA abnimmt, nimmt der Spannungspegel auf der Leitung Vppok zu. Sobald der Spannungspegel auf der Leitung BB größer als der Spannungspegel auf der Leitung AA ist, steigt deshalb der Spannungspegel auf der Leitung Vppok steil an, wenn die Leitung Vppok auf die Spannung Vcc gezogen wird. Die Leitung Vppok bedeutet, da B der Spannungspegel auf der Leitung BB hoch genug ist, d. h., der Spannungspegel auf der Leitung BB ist größer als der Spannungspegel auf der Leitung AA, um das Programmieren der Speicherzelle zu starten. Deshalb wird das Programmieren der Speicherzellen sofort gestartet, wenn die vorbestimmten Programmierspannungen, nämlich der Spannungspegel auf der Leitung BB und auf der Leitung AA, ihren spezifischen Betriebsspannungspegel erreicht haben. - VII. Schlußfolgerung
- Daher sieht die vorliegende Erfindung eine Taktsteuerschaltung vor, die ein internes Taktsignal erzeugen kann, indem einer oder mehrere Taktzyklen eines externen Taktsignals selektiv ausgeblendet werden.
- Obwohl diese Erfindung in gewissen spezifischen Ausführungsformen beschrieben worden ist, wird die Fachwelt darüber hinaus auf viele zusätzliche Abwandlungen und Veränderungen kommen. Es versteht sich deshalb, daß diese Erfindung anders als speziell beschrieben in die Praxis umgesetzt werden kann. Somit sollten die vorliegenden Ausführungsformen der Erfindung in jeder Hinsicht als beispielhaft und nicht als einschränkend betrachtet werden.
Claims (34)
- Taktsteuerschaltung (
2 ), die ein externes Taktsignal (3 ) und ein Triggersignal (5 ) empfängt und ein internes Taktsignal (7 ) erzeugt, mit: einer Schieberegisterbaugruppe (21 ), die das externe Taktsignal und das Triggersignal empfängt und eine Vielzahl von zeitverzögerten Triggersignalen erzeugt, wobei jedes zeitverzögerte Triggersignal um wenigstens eine Taktperiode von dem Triggersignal aus verzögert ist; einer Takttriggersignalerzeugungsschaltung (23 ), die die zeitverzögerten Triggersignale empfängt und ein Takttriggersignal (27 ) erzeugt; einer Taktpufferschaltung (25 ), die das externe Taktsignal und das Takttriggersignal empfängt und das interne Taktsignal erzeugt. - Taktsteuerschaltung nach Anspruch 1, bei der die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der seriell gekoppelten Schieberegister das Triggersignal empfängt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
- Taktsteuerschaltung nach Anspruch 2, bei der jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
- Taktsteuerschaltung nach Anspruch 2, bei der die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
- Taktsteuerschaltung nach Anspruch 1, bei der die Takttriggersignalerzeugungsschaltung umfaßt: eine Erststufenschaltung, die eine Vielzahl von NOR-Gattern einer ersten Stufe umfaßt, wobei jedes der NOR-Gatter der ersten Stufe zwei Eingangssignale empfängt und ein Ausgangssignal erzeugt; und eine Zweitstufenschaltung, die ein NOR-Gatter einer zweiten Stufe umfaßt, das eine Vielzahl von Eingangssignalen empfängt, wobei jedes Eingangssignal mit dem Ausgangssignal von jedem NOR-Gatter der ersten Stufe gekoppelt ist.
- Taktsteuerschaltung nach Anspruch 5, bei der eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von der Vielzahl von zeitverzögerten Triggersignalen ist, wobei die Anzahl von zeitverzögerten Triggersignalen und die Anzahl von NOR-Gattern der ersten Stufe eine Entsprechung von eins zu eins haben.
- Taktsteuerschaltung nach Anspruch 5, bei der eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von einer Vielzahl von Taktausblendsignalen ist.
- Taktsteuerschaltung nach Anspruch 7, bei der die Vielzahl von Taktausblendsignalen während der Herstellung vorprogrammiert wird.
- Taktsteuerschaltung nach Anspruch 7, bei der eine Anzahl von Taktzyklen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen, durch die Vielzahl von Taktausblendsignalen bestimmt wird.
- Taktsteuerschaltung nach Anspruch 9, bei der eine Zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal auszublenden ist, durch das Takttriggersignal bestimmt wird.
- Taktsteuerschaltung nach Anspruch 1, bei der die Taktpufferschaltung das externe Taktsignal und das Takttriggersignal kombiniert, um eine Anzahl von externen Taktsignalzyklen auszublenden, um das interne Taktsignal zu erzeugen.
- Verfahren zum Erzeugen eines internen Taktsignals (
7 ) aus einem externen Taktsignal (3 ) und einem Triggersignal (5 ), welches Verfahren, bei dem eine Taktsteuerschaltung (2 ) mit einer Schieberegisterbaugruppe (21 ), einer Takttriggersignalerzeugungsschaltung (23 ) und einer Taktpufferschaltung (25 ) verwendet wird, die folgenden Schritte umfaßt: Empfangen, mit der Schieberegisterbaugruppe (21 ), des externen Taktsignals (3 ) und des Triggersignals (5 ) und Erzeugen einer Vielzahl von zeitverzögerten Triggersignalen; Empfangen, mit der Takttriggersignalerzeugungsschaltung (23 ), der zeitverzögerten Triggersignale und Erzeugen eines Takttriggersignals (27 ) durch Kombinieren der zeitverzögerten Triggersignale; Empfangen, mit der Taktpufferschaltung (25 ), des externen Taktsignals (3 ) und des Takttriggersignals (27 ) und Erzeugen des internen Taktsignals (7 ). - Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der Schieberegister, die seriell gekoppelt sind, das Triggersignal empfangt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 13, bei dem die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem die Takttriggersignalerzeugungsschaltung eine Erststufenschaltung und eine Zweitstufenschaltung umfaßt und der Schritt zum Empfangen der zeitverzögerten Triggersignale und zum Erzeugen des Takttriggersignals umfaßt: Empfangen, mit der Erststufenschaltung, der zeitverzögerten Triggersignale und Erzeugen einer Vielzahl von Ausgangssignalen; Empfangen, mit der Zweitstufenschaltung, der Vielzahl von Ausgangssignalen von der Erststufenschaltung und Erzeugen des Takttriggersignals.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 16, das ferner umfaßt: Empfangen, mit der Erststufenschaltung, einer Vielzahl von Taktausblendsignalen, welche Taktausblendsignale eine Anzahl von Taktzyklen bestimmen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 17, bei dem eine zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal ausgeblendet wird, um das interne Taktsignal zu erzeugen, durch das Takttriggersignal bestimmt wird.
- Verfahren zum Erzeugen des internen Taktsignals nach Anspruch 12, bei dem das interne Taktsignal mit der Taktpufferschaltung unter Verwendung des Takttriggersignals erzeugt wird, um eine Anzahl von externen Taktzyklen auszublenden, wenn das externe Taktsignal und das Takttriggersignal kombiniert werden.
- Synchroner Flash-Speicher mit: einer Vielzahl von Speicherzellen (
36 ,38 ,40 ,42 ,44 ,46 ,48 ,50 ); einer Taktsteuerschaltung (2 ), die ein externes Taktsignal (3 ) und ein Triggersignal (5 ) empfängt und ein internes Taktsignal (7 ) erzeugt, welches interne Taktsignal zum synchronen Datenlesen und Programmieren verwendet wird, wobei das Taksteuerschaltung ausgelegt ist, wenigstens einen Taktimpuls von dem externen Taktsignal (3 ) zu entfernen, in Übereinstimmung mit dem Triggersignal, um das interne Taktsignal (7 ) zu erzeugen. - Synchroner Flash-Speicher nach Anspruch 20, bei dem die Taktsteuerschaltung umfaßt: eine Schieberegisterbaugruppe, die das externe Taktsignal und das Triggersignal empfängt und eine Vielzahl von zeitverzögerten Triggersignalen erzeugt; eine Takttriggersignalerzeugungsschaltung, die die zeitverzögerten Triggersignale empfängt und ein Takttriggersignal erzeugt; eine Taktpufferschaltung, die das externe Taktsignal und das Takttriggersignal empfängt und das interne Taktsignal erzeugt.
- Synchroner Flash-Speicher nach Anspruch 21, bei dem die Schieberegisterbaugruppe umfaßt: eine Vielzahl von Schieberegistern, die seriell gekoppelt sind, wobei jedes Schieberegister das externe Taktsignal empfängt und eines von der Vielzahl von zeitverzögerten Triggersignalen erzeugt, ein erstes Schieberegister der seriell gekoppelten Schieberegister das Triggersignal empfängt und jedes folgende Schieberegister das zeitverzögerte Triggersignal empfängt, das durch ein unmittelbar vorhergehendes Schieberegister erzeugt wird.
- Synchroner Flash-Speicher nach Anspruch 22, bei dem jedes zeitverzögerte Triggersignal zeitlich von allen anderen zeitverzögerten Triggersignalen um wenigstens eine Periode des externen Taktsignals versetzt ist.
- Synchroner Flash-Speicher nach Anspruch 22, bei dem die Vielzahl von seriell gekoppelten Schieberegistern drei seriell gekoppelte Schieberegister umfaßt.
- Synchroner Flash-Speicher nach Anspruch 21, bei dem die Takttriggersignalerzeugungsschaltung umfaßt: eine Erststufenschaltung, die eine Vielzahl von NOR-Gattern einer ersten Stufe enthält, die zwei Eingangssignale empfangen, wobei jedes der NOR-Gatter der ersten Stufe ein Ausgangssignal erzeugt; und eine Zweitstufenschaltung, die ein NOR-Gatter einer zweiten Stufe enthält, das eine Vielzahl von Eingangssignalen empfängt, wobei jedes Eingangssignal mit dem Ausgangssignal von jedem NOR-Gatter der ersten Stufe gekoppelt ist.
- Synchroner Flash-Speicher nach Anspruch 25, bei dem eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von der Vielzahl von zeitverzögerten Triggersignalen ist, wobei die zeitverzögerten Triggersignale und die NOR-Gatter der ersten Stufe eine Entsprechung von eins zu eins haben.
- Synchroner Flash-Speicher nach Anspruch 25, bei dem eines der zwei Eingangssignale von jedem NOR-Gatter der ersten Stufe eines von einer Vielzahl von Taktausblendsignalen ist.
- Synchroner Flash-Speicher nach Anspruch 27, bei dem die Vielzahl von Taktausblendsignalen während der Herstellung vorprogrammiert wird.
- Synchroner Flash-Speicher nach Anspruch 27, bei dem eine Anzahl von Taktzyklen, die aus dem externen Taktsignal auszublenden sind, um das interne Taktsignal zu erzeugen, durch die Vielzahl von Taktausblendsignalen bestimmt wird.
- Synchroner Flash-Speicher nach Anspruch 29, bei dem eine Zeit, zu der die Anzahl von Taktzyklen aus dem externen Taktsignal ausgeblendet wird, durch das Takttriggersignal bestimmt wird.
- Synchroner Flash-Speicher nach Anspruch 21, bei dem die Taktpufferschaltung das externe Taktsignal und das Takttriggersignal kombiniert, um eine Anzahl von externen Taktsignalzyklen auszublenden, um das interne Taktsignal zu erzeugen.
- Synchroner Flash-Speicher nach Anspruch 21, ferner mit einer Vielzahl von Schreibverstärkern, die mit jeder von der Vielzahl von Speicherzellen gekoppelt sind.
- Synchroner Flash-Speicher nach Anspruch 21, ferner mit einer Vielzahl von Leseverstärkern, die die mit jeder von der Vielzahl von Speicherzellen gekoppelt sind.
- Synchroner Flash-Speicher nach Anspruch 20 mit: einer Vielzahl von Speicherzellen, die in einem Speicherzellenarray organisiert sind, das Reihen und Spalten hat, wobei eine vorbestimmte Anzahl von benachbarten Spalten einen Speicherzellenblock umfaßt und das Speicherzellenarray eine Vielzahl von Speicherzellenblöcken umfaßt; einer Vielzahl von Spaltensteuertransistoren, wobei jeder Spaltensteuertransistor einer Spalte von Speicherzellen entspricht und mit Drains der Speicherzellen in der entsprechenden Spalte gekoppelt ist; einer Spaltendecodiererschaltung, die Adressensignale empfängt und spaltendecodierte Signale erzeugt, welche spaltendecodierten Signale mit Gates der Spaltensteuertransistoren gekoppelt sind; einer Reihendecodiererschaltung, die Adressensignale empfangt und reihendecodierte Signale erzeugt, wobei jedes reihendecodierte Signal einer Reihe von Speicherzellen zugeordnet ist und mit Steuergates der Speicherzellen in der zugeordneten Reihe gekoppelt ist; einem Spaltenpuffer, der die Adressensignale empfängt, die Adressensignale puffert und die Adressensignale für die Spaltendecodiererschaltung vorsieht; einem Reihenpuffer, der die Adressensignale empfängt, die Adressensignale puffert und die Adressensignale für die Reihendecodiererschaltung vorsieht; einer Adressenfolgesteuereinheit, die ein internes Taktsignal empfängt, die Adressensignale erzeugt und die Adressensignale für den Spaltenpuffer und den Reihenpuffer vorsieht, welche Adressenfolgesteuereinheit ein Triggersignal erzeugt, wenn die Adressensignale einen Adressenübergang von einer letzten Spalte in dem Speicherzellenblock in einer gegenwärtigen Reihe zu einer ersten Spalte in dem Speicherzellenblock in einer nächsten Reihe angeben; einer Vielzahl von Schreibverstärkern, die jeweils mit einem von der Vielzahl von Speicherzellenblöcken gekoppelt sind; einer Vielzahl von Leseverstärkern, die jeweils mit einem von der Vielzahl von Speicherzellenblöcken gekoppelt sind; einer Vielzahl von Eingabe-/Ausgabepuffern, die das externe Taktsignal empfangen, wobei jeder mit einem von der Vielzahl von Schreibverstärkern und einem von der Vielzahl von Leseverstärkern gekoppelt ist; einer Sourcespannungszufuhr, die mit Sources von der Vielzahl von Speicherzellen gekoppelt ist; und einer Decodiererenergiezufuhr, die mit der Spaltendecodiererschaltung und der Reihendecodiererschaltung gekoppelt ist, welche Decodiererenergiezufuhr Steuergatespannungen der Flash-Speichervorrichtung vorsieht.
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US146424 | 1998-09-03 | ||
US14642499P | 1999-07-29 | 1999-07-29 | |
US09/365,075 | 1999-07-30 | ||
US365071 | 1999-07-30 | ||
US09/365,075 US6104667A (en) | 1999-07-29 | 1999-07-30 | Clock control circuit for generating an internal clock signal with one or more external clock cycles being blocked out and a synchronous flash memory device using the same |
US09/365,071 US6246609B1 (en) | 1999-07-29 | 1999-07-30 | Decoder circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10031806A1 DE10031806A1 (de) | 2001-05-10 |
DE10031806B4 true DE10031806B4 (de) | 2012-08-16 |
Family
ID=27386399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2000131806 Expired - Fee Related DE10031806B4 (de) | 1999-07-29 | 2000-07-04 | Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP4266498B2 (de) |
KR (1) | KR100639129B1 (de) |
DE (1) | DE10031806B4 (de) |
TW (2) | TW530311B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6701423B2 (en) * | 2001-05-30 | 2004-03-02 | Fujitsu Limited | High speed address sequencer |
KR100725993B1 (ko) * | 2005-12-28 | 2007-06-08 | 삼성전자주식회사 | 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 |
KR20100055105A (ko) | 2008-11-17 | 2010-05-26 | 삼성전자주식회사 | 상 변화 메모리 장치 |
KR20110135169A (ko) | 2010-06-10 | 2011-12-16 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
TWI666459B (zh) * | 2018-07-02 | 2019-07-21 | 緯創資通股份有限公司 | 電子系統、感測電路以及感測方法 |
CN116580742B (zh) * | 2023-07-14 | 2023-09-26 | 芯天下技术股份有限公司 | Nor flash的复位方法、装置、存储芯片及设备 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4649521A (en) * | 1983-11-24 | 1987-03-10 | Fujitsu Limited | Programmable read-only memory (PROM) device having reduced programming voltage capability |
US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
US5889726A (en) * | 1997-11-17 | 1999-03-30 | Micron Electronics, Inc. | Apparatus for providing additional latency for synchronously accessed memory |
-
2000
- 2000-07-04 DE DE2000131806 patent/DE10031806B4/de not_active Expired - Fee Related
- 2000-07-11 JP JP2000209896A patent/JP4266498B2/ja not_active Expired - Fee Related
- 2000-07-29 KR KR20000044001A patent/KR100639129B1/ko not_active IP Right Cessation
- 2000-08-01 TW TW91116186A patent/TW530311B/zh not_active IP Right Cessation
- 2000-08-01 TW TW89115122A patent/TW530310B/zh not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4649521A (en) * | 1983-11-24 | 1987-03-10 | Fujitsu Limited | Programmable read-only memory (PROM) device having reduced programming voltage capability |
US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
US5889726A (en) * | 1997-11-17 | 1999-03-30 | Micron Electronics, Inc. | Apparatus for providing additional latency for synchronously accessed memory |
Also Published As
Publication number | Publication date |
---|---|
DE10031806A1 (de) | 2001-05-10 |
KR100639129B1 (ko) | 2006-10-27 |
JP2001043688A (ja) | 2001-02-16 |
TW530311B (en) | 2003-05-01 |
JP4266498B2 (ja) | 2009-05-20 |
TW530310B (en) | 2003-05-01 |
KR20010070007A (ko) | 2001-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69325119T2 (de) | Taktsynchronisierter Halbleiterspeicheranordnung und Zugriffsverfahren | |
DE4041945C2 (de) | Integrierte Halbleiterschaltung | |
DE4443967A1 (de) | Halbleiterspeichereinrichtung mit einer erweiterten Datenausgabefunktion | |
DE10141939B4 (de) | Flip-Flop-Schaltung zur taktsignalabhängigen Datenpufferung und diese enthaltender Signalhöhenkomparator | |
EP0393436B1 (de) | Statischer Speicher mit Pipelineregistern | |
DE69221827T2 (de) | Verfahren zum Programmieren einer anwenderprogrammierbaren Gattermatrix | |
DE4006702A1 (de) | Leseverstaerkertreiber zur verwendung in einem speicher | |
DE4018296A1 (de) | Elektrische schaltung fuer einen parallelschreibtest eines breiten mehrfachbytes in einer halbleiterspeichereinrichtung | |
DE4108996C2 (de) | Halbleiterspeichereinrichtung | |
DE10031806B4 (de) | Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher | |
DE3788783T2 (de) | Multiplexer für Taktsignale. | |
DE10353852A1 (de) | Extern getaktete Programmierung einer elektrischen Sicherung mit asynchroner Sicherungsauswahl | |
DE68921062T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung mit einer Referenzspannungsgeneratorschaltung. | |
DE10049104B4 (de) | Hochgeschwindigkeits-Adressfolgesteuerungsgerät | |
DE3104880A1 (de) | "speicher fuer wahlfreien zugriff" | |
DE3700403A1 (de) | Halbleiterspeichereinrichtung | |
DE3903486A1 (de) | Verfahren und schaltung zur wahl einer ersatzspalte | |
DE69522498T2 (de) | Signalübertragungsverfahren, Signalübertragungsschaltkreis und dafür geeigneter integrierter Halbleiterschaltkreis | |
EP0058243B1 (de) | Integrierte digitale Halbleiterschaltung | |
EP0195940A1 (de) | Schaltungsanordnung mit einer matrixförmigen Speicheranordnung zur variabel einstellbaren Verzögerung digitaler Signale | |
DE3884460T2 (de) | Intergrierte Halbleiterschaltung. | |
DE2834964A1 (de) | Signalgenerator oder treiberstufe | |
DE3886568T2 (de) | Halbleiter-Speichereinrichtung mit Adressgenerator. | |
DE69630203T2 (de) | Synchron mit Taktsignalen arbeitende Verriegelungsschaltung | |
DE68927255T2 (de) | Impulsgeneratorschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8172 | Supplementary division/partition in: |
Ref document number: 10066414 Country of ref document: DE Kind code of ref document: P |
|
Q171 | Divided out to: |
Ref document number: 10066414 Country of ref document: DE Kind code of ref document: P |
|
8127 | New person/name/address of the applicant |
Owner name: FUJITSU MICROELECTRONICS LTD., TOKYO, JP |
|
8127 | New person/name/address of the applicant |
Owner name: FUJITSU SEMICONDUCTOR LTD., YOKOHAMA, KANAGAWA, JP |
|
8128 | New person/name/address of the agent |
Representative=s name: SEEGER SEEGER LINDNER PARTNERSCHAFT PATENTANWAELTE |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |
Effective date: 20121117 |
|
R082 | Change of representative |
Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE |
|
R081 | Change of applicant/patentee |
Owner name: SOCIONEXT INC., YOKOHAMA-SHI, JP Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR LTD., YOKOHAMA, KANAGAWA, JP Effective date: 20150512 |
|
R082 | Change of representative |
Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE Effective date: 20150512 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |