CN1983605B - 半导体集成电路装置 - Google Patents

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Abstract

在形成在半导体支撑衬底上的用作ESD输入/输出保护元件的保护NMOS晶体管中，形成N型保护晶体管的漏极区域以围绕源极区域，且源极和漏极之间的最小距离保持恒定，其使得可以确保足够的ESD击穿强度，并实现一种可以保护易于受ESD噪声影响的完全耗尽的SOI CMOS装置的输入/输出端子、尤其是输出端子的结构。

Description

半导体集成电路装置
技术领域
本发明涉及一种半导体集成电路装置，其具有一种结构，该结构用于保护绝缘体上硅(SOI)衬底上形成的MOS晶体管免受由静电等引起的过电流的影响。
背景技术
在包括由多晶硅等形成的电阻器构成的电阻器电路的半导体集成电路装置中，由二极管或MOS晶体管形成的输入或输出保护元件一般位于内部电路与外部输入/输出端子之间，以防止在过多量的标准值或以上的电流通过静电等从外部流入电路时构成内部电路的内部元件的击穿。
图2A到2C示出了具有这种保护电路的传统半导体集成电路装置中的输入/输出电路单元的例子。在图2A中，由N沟道MOS晶体管和P沟道MOS晶体管构成的CMOS反相器11被示为CMOS结构的内部元件10。N沟道MOS晶体管被提供作为CMOS反相器11和输入端子301及输出端子302之间的以及Vdd线303和Vss线304之间的保护元件20。注意，为了容易说明，内部元件的电路配置被示为CMOS反相器11。
利用上述配置，向输入或输出端子施加负的过电压例如使得在保护元件20的其中一个NMOS晶体管的PN结处获得正向电压，在保护性NMOS晶体管中引起电流来保护内部元件。相比之下，当施加了正的过电压时，在保护元件20内的NMOS晶体管的PN结处，通过雪崩击穿电流流入保护性NMOS晶体管中。以这种方式，过电流借助输入/输出保护元件被直接引导到接地衬底，并且因此被阻止流入内部元件中。
用于包括如图2B所示的内部元件10的NMOS晶体管113的输入/输出保护以及用于包括具有如图2C所示的PMOS结构的内部元件10的PMOS晶体管112的输入/输出保护以相同的方式被引导到ESD保护。
通常，在SOI衬底上，特别是在薄膜SOI衬底上形成的装置元件被掩埋绝缘膜以及隔离绝缘膜包围，且因此表现出差的散热性能，并且有可能因由于过电流导致的热生成而被击穿。所以，SOI装置具有明显易受ESD影响的结构。当ESD保护元件在SOI半导体薄膜上形成以保护内部电路时，由于过电流引起的热生成还导致保护元件容易击穿。鉴于上述，已经实施了多种方案来获得足够的ESD强度。
例如，在其中CMOS缓冲ESD保护电路形成于SOI衬底上作为内部元件的输入保护元件的半导体集成电路装置中，PNP或NPN二极管被另外提供在CMOS缓冲ESD保护电路的前面，以增强ESD强度(例如，参见JP3447372B(第6页，图2))。
如上所述，SOI衬底上的ESD保护元件的形成包括扩大保护元件或增加保护元件的数量来获得足够的ESD强度，并且不利的是扩展了保护电路面积和芯片面积。
同时，作为获取足够的ESD强度的一种方法，JP04-345064A(第9页，图1)和JP08-181219A(第5页，图1)公开了一种半导体集成电路装置，其中内部元件10形成在SOI半导体薄膜内，且输入保护元件形成在半导体支撑衬底上。
然而，当SOI衬底的半导体薄膜或掩埋绝缘膜被局部去除以暴露半导体支撑衬底且保护元件形成在该暴露部分上时，该保护元件本身可以确保足够的ESD强度，但是问题在于内部元件不能被充分保护。
这是通过下述机制导致的。即，在一般的电路设计中，引入的ESD噪声被假定为预先经由ESD保护元件出去到达内部元件。但是，半导体支撑衬底上的ESD保护元件的大耐电压防止了保护元件对从输出端子302引入的ESD噪声作出反应，且该噪声进入SOI半导体薄膜上的内部元件，导致内部元件的击穿。因此，ESD保护操作的启动电压应该低于内部元件的耐电压，同时半导体支撑衬底上的ESD保护元件被设计为确保足够的击穿强度。
发明内容
本发明的目的是提供一种形成ESD保护元件的方法，其能够将在ESD保护操作开始时的ESD保护元件的电压降低到低于内部元件的耐电压，即使在ESD保护元件形成在半导体支撑衬底上的情况下。
为了解决上述问题，本发明采用了以下措施。
(1)提供一种半导体集成电路装置，其包括：设置在SOI衬底的半导体薄膜的表面上的第一N沟道MOS晶体管，其包括在半导体支撑衬底上层叠的绝缘膜以及在该绝缘膜上层叠的半导体薄膜；第一P沟道MOS晶体管，其设置在半导体薄膜的表面上；电阻器；以及第二N沟道MOS晶体管，其被设置使得栅极电极围绕源极而漏极围绕栅极电极且该漏极和源极被分开了固定的距离，并用作设置在半导体支撑衬底的表面上的ESD保护元件，其是SOI衬底的一部分，且通过去除半导体薄膜和掩埋绝缘膜而被暴露。
(2)在半导体集成电路装置中，用作ESD保护元件的第二N沟道MOS晶体管的源极具有圆形结构。
(3)在半导体集成电路装置中，用作ESD保护元件的第二N沟道MOS晶体管的源极具有椭圆形结构。
(4)在半导体集成电路装置中，用作ESD保护元件的第二N沟道MOS晶体管的源极具有多边形结构。
(5)在半导体集成电路装置中，第一N沟道MOS晶体管的栅极电极具有N型电导率，且第一P沟道MOS晶体管的栅极电极具有P型电导率。
(6)在半导体集成电路装置中，第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、以及用作ESD保护元件的第二N沟道MOS晶体管的栅极电极由第一多晶硅形成。
(7)在半导体集成电路装置中，第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、以及用作ESD保护元件的第二N沟道MOS晶体管的P型栅极电极具有作为第一多晶硅和难熔金属硅化物的层叠结构的多晶硅-金属硅化物(polycide)结构。
(8)在半导体集成电路装置中，电阻器是由第二多晶硅形成的，其厚度不同于第一多晶硅，其形成了作为有源元件的第一N沟道MOS晶体管和第一P沟道MOS晶体管以及作为ESD保护元件的第二N沟道MOS晶体管的栅极电极。
(9)在半导体集成电路装置中，电阻器由用于半导体薄膜的单晶硅形成。
(10)在半导体集成电路装置中，电阻器是由镍-铬合金、硅化铬、硅化钼、β-铁氧体硅化物等制成的薄膜金属电阻器。
(11)在半导体集成电路装置中，形成SOI衬底的半导体薄膜具有0.05μm-0.2μm的厚度。
(12)在半导体集成电路装置中，形成SOI衬底的绝缘膜具有0.1μm-0.5μm的厚度。
(13)在半导体集成电路装置中，形成SOI衬底的绝缘膜由包括玻璃、蓝宝石、或陶瓷的绝缘材料制成，其包括氧化硅膜或氮化硅膜。
如上所述，在半导体集成电路装置中，作为形成在半导体薄膜上的内部元件的N沟道晶体管的源极区域具有多边形形状，且与也具有多边形形状的漏极区域的仅一侧相对，同时形成在半导体支撑衬底上的具有N型MOS结构的ESD输入/输出保护元件的源极区域被漏极区域围绕，结果是容易控制双极的工作电压和抵抗引入的ESD噪声的保护元件的低耐电压。支撑衬底上的保护元件的形成确保了高ESD击穿强度以及ESD噪声的第一吸收，并能保护易受ESD噪声影响的半导体薄膜上的内部元件的输入/输出端子，尤其是输出端子。
特别地，保护作用可以在功率管理半导体集成电路装置或模拟半导体集成电路装置中发挥极大的作用，其中电输入/输出特性是重要的。
附图说明
在附图中：
图1A是示出了根据本发明的实施例的半导体集成电路装置的示意性截面图；
图1B是示出了根据本发明的实施例的半导体集成电路装置的示意性平面图；
图2A到2C是每一个示出了包括保护电路的半导体集成电路装置的输入/输出电路单元的电路图；
图3是根据本发明的另一个实施例的半导体集成电路装置的示意性截面图；
图4是根据本发明的另一个实施例的半导体集成电路装置的示意性截面图；
图5是根据本发明的另一个实施例的半导体集成电路装置的示意性截面图；
图6是根据本发明的另一个实施例的半导体集成电路装置的示意性截面图；
图7是根据本发明的另一个实施例的半导体集成电路装置的示意性截面图；以及
图8是示出了传统半导体集成电路装置的示意性截面图。
具体实施方式
下文中，将参照附图详细描述本发明的实施例。图1A是示出了根据本发明的实施例的半导体集成电路装置的示意性截面图。
绝缘体上硅(SOI)衬底包括，例如，由单晶制成的P型电导率的半导体支撑衬底101，掩埋绝缘膜103，以及由单晶制成且用来形成元件的P型电导率的半导体薄膜102。形成在P型半导体薄膜102上的是作为由第一N沟道MOS晶体管(以下简称“NMOS”)113和第一P沟道MOS晶体管(以下简称“PMOS”)112构成的内部元件10的CMOS反相器11，和作为电阻器元件30的由多晶硅制成的P型电阻器114。然而，内部元件10不限于CMOS反相器11，并且可以进行多种变化。
进一步，半导体集成电路装置具有ESD保护性晶体管111(以下称为“保护NMOS晶体管”)，其由形成在半导体支撑衬底101上作为保护元件20的第二NMOS晶体管构成。
薄膜SOI装置，特别是完全耗尽(FD)的SOI装置，其理想地用于低电压操作或低功耗，采用所谓的CMOS晶体管的单极栅极(homopolar gate)结构。这种单极栅极结构是这样的，即N型多晶硅形成NMOS晶体管113的栅极电极，且P型多晶硅形成PMOS晶体管112的栅极电极。图1A和1B所示的这个实施例中的CMOS反相器11具有与下面示出的类似的结构。下文中，将借助实例来说明FD结构的SOI装置。该形成晶体管的栅极的多晶硅被限定作为第一多晶硅。
开始时，NMOS晶体管113包括在P型半导体薄膜102上用作源极/漏极区域的N型杂质扩散层105，以及在由例如氧化硅膜构成的栅极绝缘膜107上形成的N型多晶硅109制成的栅极电极。PMOS晶体管112包括在P型半导体薄膜102中形成的N型阱104中形成的用作源极/漏极区域的P型杂质扩散层106，以及在由例如氧化硅膜构成的栅极绝缘膜107上形成的P型多晶硅110制成的栅极电极。利用通过例如硅的局部氧化(LOCOS)方法形成的场绝缘膜108和掩埋绝缘膜103，NMOS晶体管113和PMOS晶体管112彼此完全隔离。
另外，例如在场绝缘膜上形成构成电阻器元件30的高电阻的P型电阻器114，其被用于旁漏(bleeder)分压器电路作为用于分压的模拟电路、用于设置时间常数的CR电路等。在这个实施例中，P型电阻器由多晶硅制成。
接着，构成保护元件20的保护NMOS晶体管111是由源极305、漏极405和栅极电极构成的。源极305是由N型杂质扩散层形成的，并提供在半导体支撑衬底101上的圆形结构中，其一部分通过去除部分的半导体薄膜102以及掩埋绝缘膜103而被暴露于空气。漏极405由N型杂质扩散层构成，其被设置以围绕源极305。栅极电极由提供在由氧化物膜等构成的栅极绝缘膜107上的N型多晶硅109形成。N型多晶硅109和内部元件的NMOS晶体管113类似。保护NMOS晶体管111的栅极电极可以由P型多晶硅形成，与内部元件的NMOS晶体管113不同。可替换地，场绝缘膜108可以用于用来隔离源极/漏极区域的区域。
图8示出了传统的结构，且与图1所示的那些元件类似的图8所示的元件用增加了100的相同参考数字来表示。保护NMOS晶体管211形成为保护元件。通常，作为FD SOI装置的内部元件的NMOS晶体管213的保持电压容易明显地减少。所以，当从外部施加电涌时，内部元件的NMOS晶体管213以低于保护NMOS晶体管211的电压的电压开始双极性操作，导致内部元件的击穿。
增加保护NMOS晶体管211的长度L以防止保护元件的击穿也增加了保护元件的保持电压和占用面积。
相比之下，如在图1的实施例中，利用设有围绕源极305并具有用于保护元件的圆形结构的漏极405的保护NMOS晶体管111使得可以容易地通过调整源极区域的面积(或在圆形结构情况下的半径)以控制双极性操作的电流增益(hFE)来改变保持电压。具体地说，小的源极面积导致大的电流增益(hFE)和低的保持电压。大的源极面积导致小的电流增益(hFE)和高的保持电压。从而，为了防止内部元件的击穿，保护NMOS晶体管111的源极面积应该小，其减小了保护元件的整个面积。
具有预期特性的保护元件可以容易地形成，因为保持电压可以通过调整长度L(即，双极晶体管的基极宽度)来进一步增加或减小。也可以通过双极性操作从保护元件并且不是从由FD SOI装置构成的内部元件首先消除ESD噪声。
注意，形成P型栅极电极的P型多晶硅110包含受主杂质，例如浓度为1×1018原子/cm3或更高的硼或BF2。形成N型栅极电极的N型多晶硅109包含施主杂质，例如浓度为1×1018原子/cm3或更高的磷或砷。
作为内部元件10的NMOS晶体管113的源极/漏极区域的N型杂质扩散层105和保护元件20的保护NMOS晶体管111包括浓度为1×1019原子/cm3或更高的磷或砷。可替换地，NMOS晶体管113的N型杂质扩散层105可以由砷形成，同时保护NMOS晶体管111的N型杂质扩撒层305、405可以由磷形成，并且反之亦然。作为PMOS晶体管112的源极/漏极区域的P型杂质扩散层106可以由浓度为1×1019原子/cm3或更高的硼或BF2形成。
SOI衬底的半导体薄膜102和掩埋绝缘膜103的厚度根据其工作电压来确定。掩埋绝缘膜103主要由厚度范围为0.1μm到0.5μm的氧化硅膜构成。注意，掩埋绝缘膜可以由玻璃、蓝宝石、氮化硅膜等构成。作为薄膜SOI装置的完全耗尽(FD)的SOI装置的功能和性能决定了半导体薄膜102的厚度是在从0.05μm到0.2μm的范围内。
此外，在图1的实施例中，模拟电路中使用的电阻器元件30的P型电阻器114由第二多晶硅制成，其厚度小于在不同于利用多晶硅109和多晶硅110形成CMOS反相器的栅极电极的步骤的步骤中形成的栅极电极的厚度。例如，栅极电极的厚度被设置为大约2,000到同时P型电阻器114的厚度被设置为500到这是因为由具有较小厚度的多晶硅形成的电阻器能够具有较高的薄层电阻以及更好的较高精确度的温度特性。在一般的分压器电路中，薄层电阻设置为几kΩ/□到几十kΩ/□，尽管它根据电阻器的应用而改变。此时，硼或BF2作为杂质以大约1×1014原子/cm3到9×1018原子/cm3的浓度被掺杂。图1示出了作为实施例的P型电阻器114。考虑到电阻器的特性以及半导体产品所需的规格，在一些应用中使用高杂质浓度的P型低电阻电阻器，以及在其他应用中使用相反杂质极性的N型电阻器。
注意，ESD强度可以通过在输入端子301或输出端子302和图2A到2C所示的内部元件10之间***电阻器元件30来增强。
图1B是根据第一实施例图1A中所示的半导体集成电路装置的示意性平面图。为了易于说明，在图中没有示出电阻器元件。
内部元件的NMOS晶体管113和PMOS晶体管112均包括具有多边形结构的源极/漏极区域(尽管该区域在图中是矩形的，但是可以采用具有四个以上的边的多边形结构)。通常，采用源极区域的一侧面对漏极区域的一侧的布局。另一方面，保护NMOS晶体管111的源极305具有圆形结构并且漏极405被形成为围绕源极305。换句话说，在源极305和漏极405之间的最小距离被保持恒定。注意，保护NMOS晶体管111的源极305的形状不限于圆形结构。源极305可以具有椭圆形或多边形结构，但是优选地具有圆形结构。在椭圆形或多边形结构的情况下，漏极405被设置来围绕源极305，并且采用在源极305和漏极405的***之间的最小距离被保持恒定的布局。
在源极305和漏极405之间的表面上，经由栅极绝缘膜提供多晶硅109，在执行将杂质注入到源极305和漏极405中的情况下，其被设置作为掩模。因此，源极305和漏极405之间的距离通过自对准来确定，其可以实现高度精确的布局。注意，多晶硅109通过金属线被连接到源极305，尽管没有在图中示出。进一步地，N型杂质例如磷被引入到多晶硅109中，这导致多晶硅109成为具有高杂质浓度的N型半导体。
在漏极405的***内，阱电极(即，双极晶体管的基极电极)的P型杂质扩散层106被提供为远离N型漏极405一定距离。漏极405和基极电极的P型杂质扩散层106之间的距离由对作为所需的ESD保护晶体管的其特性的考虑来确定。
图3是示出根据本发明的第二实施例的半导体集成电路装置的示意性截面图。
在图1所示的本发明的第一实施例中，通用的多晶硅的单层被用于栅极电极。在这种情况下，特别是在P型多晶硅110的单层的情况下，其电阻值与大约100Ω/□一样高，且不适合于在需要高速度和高频率操作的半导体装置中的应用。采用图3所示的结构来克服该缺陷。也就是说，栅极电极被制作成具有所谓的多晶硅-金属硅化物结构，其中例如硅化钨、硅化钼、硅化钛或硅化铂的难熔金属硅化物116形成在N型多晶硅109和P型多晶硅110上以具有低电阻。薄层电阻依赖于难熔金属硅化物的种类及其厚度，但通常在
Figure GA20184633200610063957601D00081
到的厚度下为几Ω/□到十几Ω/□。
因为MOS晶体管的固有操作通过N型和P型多晶硅109和110以及半导体薄膜之间的功函数来确定，因此半导体装置的性能被改善到栅极电极的电阻被降低的程度。
下文中，图4到7每个示出了根据另一个实施例的半导体集成电路装置的结构。
图4是示出了图1中所示的本发明的半导体集成电路装置的修改的实例的示意性截面图。
图4所示的结构也包括作为内部元件的CMOS反相器11，由保护NMOS晶体管111构成的目的在于对于内部元件的输入/输出端子的ESD保护的保护元件20，以及用在模拟电路中的电阻器元件30，其是本发明的基本部件，但是与图1中的不同之处在于电阻器元件30，例如，P型电阻器114由半导体薄膜117的单晶硅代替多晶硅形成。
在模拟电路中需要通过旁漏分压器电路来精确分压要求作为分泄电阻器的特性的电阻比方面的高精确度。例如，利用电压检测器(以下称为“VD”)等，电阻器电路30占用了相对于整个芯片面积非常大的区域。因此，减小电阻器元件的面积同时保持精确度使得减小了芯片面积，能够降低成本。
当利用作为单晶硅的SOI衬底的半导体薄膜形成电阻器时，在电阻器内不存在晶粒间界，该电阻器完全免除了取决于晶粒间界的电阻变化，且可以增加电阻器的电阻并同时减小电阻器的面积。这种电阻器的使用是非常有效的。
注意，根据图4所示的本发明的实施例的半导体集成电路装置具有与图1的半导体集成电路装置相同的功能和效果。
图5是示出了根据图3所示的本发明的实施例的半导体集成电路装置的修改实例的示意性截面图。该结构与图4的结构的类似之处在于电阻器元件30，例如，P型电阻器114由半导体薄膜的单晶硅代替多晶硅形成。注意，如图5所示的半导体集成电路装置具有和图3的半导体集成电路装置相同的功能及效果，以及和图4所示的由单晶硅形成的电阻器相同的优点。
图6是示出根据图1所示的本发明的实施例的半导体集成电路装置的另一个修改实例的示意性截面图。
图6所示的结构也包括作为内部元件的CMOS反相器11，由P+栅极保护NMOS晶体管111构成的目的在于对于内部元件的输入/输出端子的ESD保护的保护元件20，以及模拟电路中使用的电阻器元件30，其是本发明的基本部件，但是与图1中的不同之处在于，代替多晶硅薄膜金属电阻器118被用作电阻器元件30。
在图6所示的实施例中，硅化铬119被用作薄膜金属电阻器118，但是可以使用Ni-Cr合金或金属硅化物，例如硅化钼或β-铁氧体硅化物。硅化铬在金属硅化物中是高电阻的，且因此可以通过被沉积成大约
Figure GA20184633200610063957601D00101
到的薄膜而用作电阻器。薄膜金属电阻器118代替多晶硅而被使用，由此分压器电路的精度比和电阻的变化，以及温度系数可以被降低。注意，根据图6所示的本发明的实施例的半导体集成电路装置具有与图1的半导体集成电路装置相同的功能和效果。
图7是根据图3所示的本发明的实施例的半导体集成电路装置的又一个修改实例的示意性截面图。该结构与图6的结构的类似之处在于，代替多晶硅薄膜金属电阻器118被用作电阻器元件30。注意，图6所示的半导体集成电路装置具有与图3的半导体集成电路装置相同的功能和效果，以及与图5所示的由薄膜金属形成的电阻器相同的优点。
借助利用由P型半导体支撑衬底和P型半导体薄膜构成的SOI衬底的实施例，已经描述了本发明的实施例模式。但是，可以采用由N型半导体支撑衬底和N型半导体薄膜构成的SOI衬底。此时，可以将ESD保护操作的耐电压设置为低于薄膜SOI装置的内部元件的耐电压，同时保证高的ESD击穿强度，且根据用于包括N型衬底、P型阱和P+栅极并形成于N型半导体支撑衬底上的保护NMOS晶体管的上述例子或原理首先从内部元件消除ESD噪声。
另外，SOI衬底的例子包括通过接合形成元件的半导体薄膜制造的接合的SOI衬底，以及通过向半导体衬底注入氧离子、之后热处理以形成掩埋氧化物膜而制造的SIMOX衬底，两者都可以用在本发明中。而且，在使用接合的SOI衬底的情况下，半导体薄膜和半导体衬底的极性在电导率方面可以是不同的。

Claims (13)

1.一种半导体集成电路装置，包括：
SOI衬底，包括在半导体支撑衬底上层叠的绝缘膜以及在所述绝缘膜上层叠的半导体薄膜；
第一N沟道MOS晶体管，设置在所述半导体薄膜的表面上；
第一P沟道MOS晶体管，设置在所述半导体薄膜的所述表面上；
电阻器；以及
第二N沟道MOS晶体管，用作设置在所述半导体支撑衬底表面上的ESD保护元件，其通过去除部分所述半导体薄膜以及部分所述绝缘膜而被暴露，所述第二N沟道MOS晶体管的栅极电极围绕所述第二N沟道MOS晶体管的源极区域且所述第二N沟道MOS晶体管的漏极区域围绕所述第二N沟道MOS晶体管的栅极电极，以保持所述漏极区域和所述源极区域之间的固定距离。
2.根据权利要求1的半导体集成电路装置，其中，所述第二N沟道MOS晶体管的源极具有圆形结构。
3.根据权利要求1的半导体集成电路装置，其中，所述第二N沟道MOS晶体管的源极具有椭圆形结构。
4.根据权利要求1的半导体集成电路装置，其中，所述第二N沟道MOS晶体管的源极具有多边形结构。
5.根据权利要求1至4中任一项的半导体集成电路装置，其中，所述第一N沟道MOS晶体管的栅极电极具有N型电导率，且所述第一P沟道MOS晶体管的栅极电极具有P型电导率。
6.根据权利要求5的半导体集成电路装置，其中，所述第一N沟道MOS晶体管的N型栅极电极、所述第一P沟道MOS晶体管的P型栅极电极、以及用作所述ESD保护元件的所述第二N沟道MOS晶体管的栅极电极由第一多晶硅形成。
7.根据权利要求5的半导体集成电路装置，其中，所述第一N沟道MOS晶体管的N型栅极电极、所述第一P沟道MOS晶体管的P型栅极电极、以及用作所述ESD保护元件的所述第二N沟道MOS晶体管的栅极电极均具有作为第一多晶硅和难熔金属硅化物的层叠结构的多晶硅-金属硅化物结构。
8.根据权利要求1的半导体集成电路装置，其中，所述电阻器由第二多晶硅形成，所述第二多晶硅的厚度与形成作为有源元件的所述第一N沟道MOS晶体管和所述第一P沟道MOS晶体管以及作为所述ESD保护元件的所述第二N沟道MOS晶体管的栅极电极的所述第一多晶硅不同。
9.根据权利要求1的半导体集成电路装置，其中，所述电阻器由单晶硅制成，其包括所述半导体薄膜。
10.根据权利要求1的半导体集成电路装置，其中，所述电阻器包括薄膜金属电阻器，其包括Ni-Cr合金、硅化铬、硅化钼、和β-铁氧体硅化物中之一。
11.根据权利要求1的半导体集成电路装置，其中，形成所述SOI衬底的半导体薄膜具有0.05μm到0.2μm的厚度。
12.根据权利要求1的半导体集成电路装置，其中，形成所述SOI衬底的绝缘膜具有0.1μm到0.5μm的厚度。
13.根据权利要求1的半导体集成电路装置，其中，形成所述SOI衬底的绝缘膜由包括玻璃、蓝宝石、和陶瓷的绝缘材料制成，其包括氧化硅膜和氮化硅膜。
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