JP4312451B2 - 静電気保護素子及び半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置（以下、ＬＳＩとする）を静電気放電（Electrostatic Discharge (ＥＳＤ)）から保護する静電気保護素子に関し、特にＬＳＩを高速動作させるために用いられる微細トランジスタ等の破壊耐量が低いデバイスを保護する静電気保護素子に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの高速化，高集積化の著しい進展に伴い、素子の微細化、特に電界効果トランジスタ（以下、ＭＯＳＴｒとする）のゲート絶縁膜の薄膜化が急速に進んでいるため、被保護デバイスであるＭＯＳＴｒのゲート絶縁膜が破壊するより低い電圧でＥＳＤ保護回路が動作する必要がある。しかも、このときＬＳＩの高速動作性能への影響を抑制するために、ＥＳＤ保護回路により被保護デバイスに付加される浮遊容量を抑制する必要がある。付加される浮遊容量を抑制するには、ＥＳＤ保護回路を構成する保護素子のサイズを小さくする必要があるが、保護素子のサイズを小さくすると、ＥＳＤノイズにより保護素子自身も損傷しやすくなるという問題がある。
【０００３】
被保護デバイスの破壊を防止すると共に保護素子自身の損傷も回避できるＥＳＤ保護回路の従来例として、例えば特許文献１に開示された保護回路がある。図１４は特許文献１に開示された保護回路の図である。図１４を参照すると特許文献１に開示された保護回路６００は、電界効果トランジスタ６０７のゲート６０６に接続された入力端子ＶIN６０１と高電位側電源端子ＶDD６０２との間に、アノードとカソードをそれぞれ入力端子ＶIN６０１と電源端子ＶDD６０２に接続した第１のダイオード６０４と電源端子ＶDD６０２側から入力端子ＶIN６０１側に向けて順方向となるように複数のダイオードを直列に接続した第１のダイオード群６０８を備え、入力端子ＶIN６０１と低電位側電源端子ＶSS６０３との間に、アノードとカソードをそれぞれ電源端子ＶSS６０３と入力端子ＶIN６０１に接続した第２のダイオード６０５と入力端子ＶIN６０１側から電源端子ＶSS６０３側に向けて順方向となるように複数のダイオードを直列に接続した第２のダイオード群６０９を備えて構成されている。
【０００４】
又、ＥＳＤ破壊耐量が低い素子を保護するための低電圧で動作する従来のＥＳＤ保護回路としては、例えば特許文献２に開示された入力保護回路や特許文献３に開示されたＥＳＤ保護装置がある。図１５は特許文献２に開示された入力保護回路の図で、（ａ）は回路図、（ｂ）は（ａ）の模式的な断面構造を示す断面図である。図１５を参照すると、特許文献２に開示された入力保護回路７００は、ｎチャネルＭＯＳＴｒ（以下、ＮＭＯＳとする）７１１のドレイン（Ｄ）が入力端子ＶINに接続され、そのソース（Ｓ）及びゲート（Ｇ）は共通接続され、このソース（Ｓ）とゲート（Ｇ）はグランド（ＧＮＤ）に接続されている。一方、ｐチャネルＭＯＳＴｒ（以下、ＰＭＯＳとする）７１２のドレイン（Ｄ）は入力端子ＶINに接続され、そのソース（Ｓ）とゲート（Ｇ）は共通接続された状態で電源ＶDDに接続されている。電源ＶDDと入力端子ＶINの間には、ダイオード７８１がｎ３＋ｎ４個直列接続して順方向に挿入され、これらをｎ３個とｎ４個に分割する接続点はＰＭＯＳ７１２の基板（ＳＢ）に接続されている。更に、入力端子ＶINとＧＮＤの間には、ダイオード７８１がｎ１＋ｎ２個直列接続して順方向に挿入され、これらをｎ１個とｎ２個に分割する接続点はＮＭＯＳ７１１の基板（ＳＢ）に接続されている。尚、ダイオードの個数は、例えば、ｎ１個とｎ２個のダイオード７８１の使用個数の場合、以下のようにして決定される。即ち、電源電圧がＶdd，入力端子ＶINに印加される入力電圧Ｖinが０≦Ｖin≦Ｖddのとき、１個のダイオードの順方向電圧をＶf とすれば、
Ｖdd／（ｎ１＋ｎ２）＜Ｖf ……… （１）
を満たすように設定する。この設定は、ｎ３個とｎ４個のダイオード７８１についても同様である。（１）式は、通常動作時にダイオードを通じて流れるリーク電流を抑えるための条件である。通常動作時には、ｎ１＋ｎ２個のダイオード７８１の両端には、最大でＶddの電圧が加わるため、各ダイオードに分配された電圧Ｖdd／（ｎ１＋ｎ２）が、各ダイオードの順方向電圧Ｖf に比べて小さければリークは抑えられることになる。例えば、電源電圧が３．３Ｖの場合、順方向電圧Ｖf を０．３３Ｖとすれば、（１）式からＶdd／Ｖf ＜ｎ１＋ｎ２であるので、ｎ１＋ｎ２＞１０（＝３．３／０．３３）となる。従って、ｎ１を１０個、ｎ２を１個にする。この場合、通常動作時の入力電圧Ｖinは０Ｖと３．３Ｖの間にあるため、ｎ１個のダイオード７８１とｎ２個のダイオード７８１の接続点の電位、即ちＮＭＯＳ７１１の基板電位（ＳＢ電位）は、ｎ１＋ｎ２個のダイオード７８１で分配された０Ｖと０．３Ｖの間で変化する。
【０００５】
このような構成により、入力端子ＶINに印加された入力電圧Ｖinに応じてＰＭＯＳ７１２又はＮＭＯＳ７１１の基板（ＳＢ）が順方向にバイアスされるので、基板（ＳＢ）が順方向にバイアスされた側のＭＯＳＴｒのスナップバックのトリガー電圧Ｖt1を低下させることができ、過電圧の入力に対して内部素子のゲート酸化膜の破壊を防止できるようにしている。
【０００６】
尚、（ｂ）は（ａ）に示した入力保護回路の断面構造を示す。ここでは、ＮＭＯＳ７１１とｎ１個とｎ２個のダイオード７８１により構成される回路部分、及びＰＭＯＳ７１２とｎ３個とｎ４個のダイオード７８１により構成される回路部分は、ＭＯＳＴｒ部分の不純物の導電型、バイアスが異なるのみで、これ以外の構造や動作は対称的な関係にあり、基本的に同じであるため、ＮＭＯＳ７１１とこれにかかわる回路についてのみ図示している。
【０００７】
図１６は本発明者による特許文献３に開示されたＥＳＤ保護装置の図で、（ａ）は回路図、（ｂ）は（ａ）の模式的な断面構造を示す断面図である。図１６を参照すると、このＥＳＤ保護装置８００は入力バッファ保護回路として動作するもので、半導体集積回路チップの入力端子（入力パッド）８０６と例えばＣＭＯＳ（Complemenntary Metal Oxide Semiconductor）トランジスタ８８０との間に設けられ、入力端子８０６に印加された過電圧によって導通するダイオード群８５１，８５２を有するトリガ素子８５０と、ダイオード群８５１，８５２が導通することによって導通し入力端子８０６の蓄積電荷を放電する縦型バイポーラトランジスタ８２１，８２２を有するＥＳＤ保護素子８２０とを備えている。そして、ダイオード群８５１，８５２は複数のダイオードが直列に接続されたものであり、過電圧はダイオード群８５１，８５２にとって順方向電圧である。尚、ダイオード群８５１，８５２は、（ａ）では４個のダイオードが直列に接続されたものとして示しているが、（ｂ）では２個のダイオードが直列に接続されたものとして便宜上簡略化して示している。
【０００８】
ダイオード群８５１は、初段のカソードが縦型バイポーラトランジスタ８２１のベースに接続され、最終段のアノードが入力端子８０６に接続されている。ダイオード群８５２は、最終段のカソードが縦型バイポーラトランジスタ８２２のベースに接続され、初段のアノードが電源端子８０７に接続されている。ダイオード群８５１の最終段のカソードとグランド端子８０８との間には、抵抗８３３が接続されている。ダイオード群８５２の最終段のカソードと入力端子８０６との間には、抵抗８３４が接続されている。
【０００９】
縦型バイポーラトランジスタ８２１，８２２は、どちらもＮＰＮ型である。縦型バイポーラトランジスタ８２１は、コレクタが入力端子８０６に接続され、エミッタがグランド端子８０８に接続されている。縦型バイポーラトランジスタ８２２は、コレクタが電源端子８０７に接続され、エミッタが入力端子８０６に接続されている。抵抗８３３，８３４は、同じ半導体集積回路チップ内に形成された単結晶シリコン、多結晶シリコン又は金属等からなる。ダイオード群８５１，８５２は、通常のＣＭＯＳプロセス時に形成されるＮ⁺拡散層８０１、Ｐ⁺拡散層８０２及びＮウェル８０５などで形成する。
【００１０】
このＥＳＤ保護装置は、ダイオード群８５１，８５２の導通によって流れるトリガ電流が抵抗８３３，８３４を流れるときの電圧降下により、縦型バイポーラトランジスタ８２１，８２２のベース電位を上昇させて、縦型バイポーラトランジスタ８２１，８２２をオンにする。これにより、入力端子８０６に蓄えられた静電気による大量の電荷を、シリコン基板の縦方向に放電させ、大きなＥＳＤ耐量を得ている。
【００１１】
【特許文献１】
特開昭６３−８１８４５号公報（ｐ２、第１図）
【特許文献２】
特開２００１−１４８４６０号公報（ｐ５，６、図８，９）
【特許文献３】
特開２００２−４３５３３号公報（ｐ１２，１３、図２６，２７）
【００１２】
【発明が解決しようとする課題】
特許文献１に開示された保護回路は、複数のダイオードを直列に接続したダイオード群を用い、被保護端子に印加されたＥＳＤノイズをダイオードの順方向電流で高電位側電源端子或いは低電位側電源端子等の放電端子に放電させるようにしているので保護素子の損傷は防止できるが、複数のダイオードを直列に接続したときの順方向オン抵抗がかなりの大きさになり、放電電流の増加に伴って被保護端子と放電端子との間の電位差が急激に大きくなるため、ＥＳＤ耐量の低下している最近の被保護デバイスの保護に適用するのは問題がある。
【００１３】
この問題を解決する手段の一つとして、ダイオード群と並列に他の電流経路が形成されるように静電気保護素子を構成することが考えられる。図１７は、その一例として、ダイオード群を構成する各ダイオードを近接して配置し、ダイオード群に順方向電流が流れるときの寄生効果を用いるようにした例を示す図で、（ａ），（ｂ）はそれぞれ模式的な平面図と，（ａ）のＲ−Ｒ’線に沿った矢視断面を示す模式的な断面図である。この静電気保護素子９００は、いずれもｐ型シリコン基板９０３の主面に形成されたｎウェル領域９１０，ｎウェル領域９２０及びｎウェル領域９３０と、これら全体を囲繞するｐウェル領域９４０を有し、更にｎウェル領域９１０の内部にはｎ型拡散領域９１１及びｐ型拡散領域９１５が形成され、ｎウェル領域９２０の内部にはｎ型拡散領域９２１及びｐ型拡散領域９２５が形成され、ｎウェル領域９３０の内部にはｎ型拡散領域９３１及びｐ型拡散領域９３５が形成され、ｐウェル領域９４０の内部にはｐ型拡散領域９４５が形成されている。そして、ｐ型拡散領域９１５と第１端子９０１，ｎ型拡散領域９１１とｐ型拡散領域９２５，ｎ型拡散領域９２１とｐ型拡散領域９３５，及びｎ型拡散領域９３１と第２端子９０２がそれぞれ接続される。従って、この静電気保護素子９００は、ｎウェル領域９１０とｐ型拡散領域９１５で形成される第１ダイオードD1と、ｎウェル領域９２０とｐ型拡散領域９２５で形成される第２ダイオードD2と、ｎウェル領域９３０とｐ型拡散領域９３５で形成される第３ダイオードD3を、第１端子９０１と第２端子９０２の間に順方向に直列接続した構成となっている。尚、ｐ型拡散領域９４５は、通常この静電気保護素子９００が搭載されるＬＳＩの最低電位電源に接続される。
【００１４】
この静電気保護素子９００の第１端子９０１と第２端子９０２の間の第１端子９０１側が正となるＥＳＤノイズが印加されたときの電圧−電流特性は、図１８の「寄生ＮＰＮＴｒが動作した場合」のグラフのようになる。即ち、この場合の放電経路は、最初は３個の直列接続された第１ダイオードD1乃至第３ダイオードD3を介して第２端子９０２に放電されるのみであるが、第１端子９０１と第２端子９０２の間の電圧がある程度まで上昇（この例では、ほぼ１．７５Ｖ）すると、ｎウェル領域９１０，ｎウェル領域９２０及びｐ型シリコン基板９０３で構成される寄生ＮＰＮトランジスタ（以下、寄生ＮＰＮＴｒとする）９９１とｎウェル領域９２０，ｎウェル領域９３０及びｐ型シリコン基板９０３で構成される寄生ＮＰＮＴｒ９９３がオンしダイオード群と並列に放電経路が形成されるので両端子間の電圧上昇が抑制されている。しかし、この静電気保護素子９００では、ＥＳＤノイズによる保護動作が生じると、図１８から分かるように第１端子９０１と第２端子９０２の間でラッチアップが発生するスナップバック電圧、及びラッチアップの保持電圧が極めて低く（この例では、それぞれ１．７５Ｖ、及び１．１Ｖ程度）、通常動作時の電源電圧が１Ｖ程度以上のＬＳＩには適用できない。
【００１５】
又、特許文献２の入力保護回路や特許文献３のＥＳＤ保護装置のように、ＥＳＤ保護素子と並列にダイオード群を設けて、ダイオード群をトリガ素子として用いる方法がある。即ち、特許文献２の入力保護回路や特許文献３のＥＳＤ保護装置は、順方向ダイオードを電源電圧以上になるように多段接続したダイオード群を被保護端子と放電端子との間にＥＳＤ保護素子と並列に挿入し、このダイオード群をＥＳＤ保護素子のトリガ素子として用いることで低電圧での保護動作を行わせることで、ダイオードの順方向オン抵抗（放電能力）の問題を回避している。しかし、このような構成では、ダイオード群の他にＥＳＤ保護素子が必要でありＥＳＤ保護回路の所要面積が大きくなるという問題がある。又、これらのダイオード群は図１５（ｂ），１６（ｂ）に示されるように各ダイオードがｐ型基板上に近接して且つ隣り合うダイオードのＮウェル間（図１５（ｂ）ではＮウェル７９１の間、図１６（ｂ）ではＮウェル８０５の間）のｐ型不純物濃度を変える等の処置を施すことなく配置されているので、静電気保護素子９００の場合と同様入力端子ＶINに印加されるノイズ等によりラッチアップを生じやすくなるという問題もある。
【００１６】
従って、本発明の目的は、低電圧で被保護デバイスの保護動作が可能、従ってＥＳＤ耐量の小さい被保護デバイスをＥＳＤノイズから保護することができ、且つ付加される浮遊容量を抑制すると共に実使用状態でラッチアップの発生を抑制できる静電気保護素子を提供することにある。
【００１７】
【課題を解決するための手段】
そのため、本発明による静電気保護素子は、いずれも一導電型の半導体基板の一主面側に形成された、前記一導電型に対し逆導電型のＭ個（但し、Ｍは２以上の整数）の第１ウェル領域と、隣り合う前記第１ウェル領域の間に形成された前記一導電型の第２ウェル領域とを有し、更に、
Ｍ個の前記第１ウェル領域はいずれも各々の内部に形成された前記逆導電型の第１拡散領域及び前記一導電型の第２拡散領域を備えると共に、少なくとも一つの前記第２ウェル領域がその中に形成された前記一導電型の第３拡散領域を備え、ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）の前記第１ウェル領域内の前記第１拡散領域が（ｊ＋１）番目の前記第１ウェル領域内の前記第２拡散領域に接続され、１番目の前記第１ウェル領域内の前記第２拡散領域が第１端子に接続され、Ｍ番目の前記第１ウェル領域内の前記第１拡散領域が第２端子に接続され、所望の被保護端子と放電端子の一方に前記第１端子が他方に前記第２端子がそれぞれ接続されることを特徴とする。
【００１８】
又、本発明の他の静電気保護素子は、いずれも一つのｐ型半導体領域の一主面側に形成された、ｎ型のＭ個（但し、Ｍは２以上の整数）の第１ウェル領域，及び隣り合う前記第１ウェル領域の間に形成されたｐ型の第２ウェル領域を有し、更に、
Ｍ個の前記第１ウェル領域はいずれも各々の内部に形成されたｎ型の第１拡散領域及びｐ型の第２拡散領域を備えると共に、少なくとも一つの前記第２ウェル領域がその中に形成されたｐ型の第３拡散領域を備え、
ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）の前記第１ウェル領域内の前記第１拡散領域が（ｊ＋１）番目の前記第１ウェル領域内の前記第２拡散領域に接続され、１番目の前記第１ウェル領域内の前記第２拡散領域が第１端子に接続され、Ｍ番目の前記第１ウェル領域内の前記第１拡散領域が第２端子に接続され、通常動作時において所望の被保護端子と放電端子の一方に前記第１端子が，他方に前記第２端子がそれぞれ接続されることを特徴とする。
【００１９】
このとき、前記第１端子に接続された前記第２拡散領域を含む１番目の前記第１ウェル領域を最高電位第１ウェル領域として、この最高電位第１ウェル領域と隣り合う前記第１ウェル領域との間に形成された前記第２ウェル領域の内部のみに、前記第３拡散領域が形成されている構成としてもよい。
【００２０】
又、前記第２ウェル領域が、隣り合う前記第１ウェル領域の間では単一領域で形成され、前記第３拡散領域は隣り合う前記第１ウェル領域の間で互いに離間した複数の領域に分割されている構成とすることもできる。
【００２１】
或いは、前記第２ウェル領域が、隣り合う前記第１ウェル領域の間で互いに離間した複数の領域に分割されている構成としてもよい。
【００２２】
又、通常動作時において、所望の被保護端子と放電端子の間に印加される最大電圧及び前記被保護端子と前記放電端子の間で許容される最大リーク電流規格値をそれぞれＶｘ及びＩｆとし、前記第１ウェル領域と前記第２拡散領域からなるダイオードに電流値Ｉｆの電流を順方向に流したときの前記第１ウェル領域と前記第２拡散領域との間の電位差をＶｆとし、ｎを任意の整数としたとき、
前記第１ウェル領域の数Ｍは、
｜Ｖｘ｜＜ｎ×｜Ｖｆ｜
を満足する最小のｎとするのが望ましい。
【００２３】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は、本発明の静電気保護素子の一実施形態を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）におけるＰ部の模式的な詳細平面図、（ｃ）及び（ｄ）は（ａ）におけるＱ１−Ｑ１’線に沿った矢視断面及び（ｂ）におけるＱ２−Ｑ２’線に沿った矢視断面をそれぞれ模式的に示す断面図、（ｅ）は（ａ）の模式的な等価回路図である。尚、以下では、半導体基板をシリコン基板、一導電型をｐ型、逆導電型をｎ型として説明する。又、同一導電型の場合、拡散領域の不純物濃度はウェル領域の不純物濃度よりも十分高いものとする。
【００２４】
図１を参照すると、本実施形態の静電気保護素子１００は、一導電型の半導体基板であるｐ型シリコン基板３の素子が形成される主面上で互いに直交する２方向をＸ方向及びＹ方向としたとき、例えばＸ方向の直線に沿って互いに離間して配置・形成されたＭ（Ｍは２以上の整数）個の逆導電型の第１ウェル領域であるｎウェル領域nWと、隣り合うｎウェル領域nWの間に形成された一導電型の第２ウェル領域であるｐウェル領域pWとを有し、更に、Ｍ個のｎウェル領域nWが各々の内部に形成された逆導電型の第１拡散領域であるｎ型拡散領域nDと一導電型の第２拡散領域であるｐ型拡散領域pD１を、又ｐウェル領域pWがその中に形成された一導電型の第３拡散領域であるｐ型拡散領域pD２を、それぞれ備え、
ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）のｎウェル領域nW内のｎ型拡散領域nDが（ｊ＋１）番目のｎウェル領域１０内のｐ型拡散領域pD１に接続され、１番目のｎウェル領域nW内のｐ型拡散領域pD１が第１端子１に接続され、Ｍ番目のｎウェル領域nW内のｎ型拡散領域nDが第２端子２に接続され、所望の被保護端子（図示せず）と放電端子（図示せず）の一方に第１端子１が，他方に第２端子２がそれぞれ接続される。又、本実施形態では、一つのｐウェル領域pW内に複数のｐ型拡散領域pD２が互いに離間して形成されている。
【００２５】
尚、通常は他の素子との相互干渉を避けるため、Ｍ個のｎウェル領域nWを全て囲繞するｐウェル領域pGＷとこの内部に形成されたｐ型拡散領域pGＤとを更に備え、ｐ型拡散領域pGＤが当該ＬＳＩの最低電位電源ＶSSと接続されている。
【００２６】
上記構成により、各ｎウェル領域nWは内部に形成されたｎ型拡散領域nD及びｐ型拡散領域pD１をそれぞれカソード及びアノードとするダイオードを構成しており、等価回路は図１（ｅ）のようになる。即ち、ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）のダイオードDjのカソード（Ｋ）が（ｊ＋１）番目のダイオードD(j+1)のアノード（Ａ）に接続され、１番目のダイオードD1のアノードが第１端子１に接続され、Ｍ番目のダイオードDmのカソードが第２端子２に接続されている。
【００２７】
ここで、Ｍの設定方法について説明する。基本的には、静電気保護素子１００が接続される被保護端子と放電端子との間で許容されるリーク電流をＩf0、上記各ｎウェル領域nWで構成されるダイオードに順方向電流Ｉf0を流したときの順方向電圧をＶｆ、通常動作時に被保護端子と放電端子との間に生じる最大の電位差をＶｘとしたとき、
｜Ｖｘ｜＜Ｎ×｜Ｖｆ｜
を満足する整数Ｎの中で最小のものをＭとすればよい。これにより、各ダイオードに印加される順方向電圧はＶｆ未満となるので、静電気保護素子１００を接続しても所定の規格値を超えるリーク電流が流れることはなく、無用の消費電力の増加を防止することができる。
【００２８】
又、本実施形態の静電気保護素子１００は、隣り合うｎウェル領域nWの間に、ｐウェル領域pW及びその内部に複数の互いに離間したｐ型拡散領域pD２が設けられているで、隣り合うｎウェル領域nWの間の電位差がある程度大きくなると、隣り合うｎウェル領域nW及びｐ型シリコン基板３で構成される寄生ＮＰＮＴｒがオンして電流経路が形成されるが、隣り合うｎウェル領域nWの間がｐ型シリコン基板３のみ或いはｐウェル領域pWのみの場合に比べるスナップバック電圧は大きくなっている。図２はこの様子を説明する、静電気保護素子の模式的な電圧−電流特性グラフである。グラフＡ，Ｂ，及びＣは、それぞれ各ｎウェル領域の周囲にガードリングが設けられ低電位側電源ＶSSに接続されている場合，隣り合うｎウェル領域nW間がｐ型シリコン基板３のみ或いはｐウェル領域pWのみの場合，及び隣り合うｎウェル領域nWの間にｐウェル領域pW及び部分的にｐ型拡散領域pD２が設けられている場合に対応するグラフである。即ち、グラフＡはＥＳＤノイズを直列接続されたダイオード群の順方向電流のみで放電させる場合に該当し、グラフＢ及びＣは直列接続されたダイオード群の順方向電流及び寄生効果による電流経路で放電させる場合に該当する。又、グラフＢではＥＳＤノイズによりラッチアップが生じると、ラッチアップの保持電圧及び保持電流の双方が、制限電圧及び制限電流より小さく、ＥＳＤノイズが無くなってもラッチアップ現象が解消されず通常動作に復帰できなかったり、スナップバック電圧が小さいためラッチアップ耐量が小さく、即ち通常動作時のノイズでラッチアップを生じやすく、動作が不安定になる。（尚、前述の制限電圧及び制限電流は、ＬＳＩに印加できる最大定格電圧及び最大定格電流を意味する。）
しかし、本実施形態の静電気保護素子１００の構成に対応するグラフＣは、ＥＳＤノイズがある程度大きくなると、上記のとおり隣り合うｎウェル領域nW及びｐ型シリコン基板３で構成される寄生ＮＰＮＴｒがオンしてダイオード群と並列に電流経路が形成されて第１端子１と第２端子２の間の電圧の上昇を抑制するが、隣り合うｎウェル領域nWの間にｐウェル領域pW及びその内部に設けられたｐ型拡散領域pD２を備えているので、（ａ）のように「ラッチアップ動作時の保持電圧が制限電圧より大きい」、又は（ｂ）のように「ラッチアップ動作開始電流が制限電流より大きい」、のいずれか少なくとも一方を満たすようになっているので、通常動作時にラッチアップが生じることはなく、動作の安定性が向上する。
【００２９】
尚、寄生ＮＰＮＴｒがラッチアップ動作を起こすスナップバック電圧やラッチアップ動作開始電流、ラッチアップ動作を起こしたときの保持電圧等は、隣り合うｎウェル領域nWの間に形成されたｐウェル領域pW及びこのｐウェル領域pWの内部に形成されたｐ型拡散領域pD２の形状、大きさ、不純物濃度等により制御されるので、本実施形態の静電気保護素子１００が接続される端子の上述した制限電圧値或いは制限電流値に応じて、ｐウェル領域pW及びその内部に形成されるｐ型拡散領域pD２の形状、大きさ、不純物濃度等を適宜定めればよい。
【００３０】
図３は本実施形態の静電気保護素子１００をＬＳＩに適用する具体例を示す接続図で、（ａ），（ｂ）及び（ｃ）はそれぞれ入力、出力及び電源の保護に適用した場合の接続例を示す。例えば、入力保護の場合、図３（ａ）を参照すると、被保護端子である入力端子ＶINと放電端子である高電位側電源ＶDDとの間に静電気保護素子１００ａ及び静電保護ダイオード１２０ａが静電気保護素子１００ａの第１端子１ａ及び静電保護ダイオード１２０ａのカソードをいずれも高電位側電源ＶDD側にして接続され、被保護端子である入力端子ＶINと放電端子である低電位側電源ＶSSとの間に静電気保護素子１００ｂ及び静電保護ダイオード１２０ｂが静電気保護素子１００ｂの第２端子２ｂ及び静電保護ダイオード１２０ｂのアノードをいずれも低電位側電源ＶSS側にして接続される。又、出力保護の場合、図３（ｂ）を参照すると、被保護端子である出力端子ＶOUT と放電端子である高電位側電源ＶDDとの間に静電気保護素子１００ｃ及び静電保護ダイオード１２０ｃが静電気保護素子１００ｃの第１端子１ｃ及び静電保護ダイオード１２０ｃのカソードをいずれも高電位側電源ＶDD側にして接続され、被保護端子である出力端子ＶOUT と放電端子である低電位側電源ＶSSとの間に静電気保護素子１００ｄ及び静電保護ダイオード１２０ｄが静電気保護素子１００ｄの第２端子２ｄ及び静電保護ダイオード１２０ｄのアノードをいずれも低電位側電源ＶSS側にして接続される。（但し、静電保護ダイオード１２０ｃ、１２０ｄは省略することもできる。）更に、電源保護の場合、図３（ｃ）を参照すると、高電位側電源ＶDDと低電位側電源ＶSSとの間に静電気保護素子１００ｅ及び静電保護ダイオード１２０ｅが静電気保護素子１００ｅの第１端子１ｅ及び静電保護ダイオード１２０ｅのカソードをいずれも高電位側電源ＶDD側に、従って静電気保護素子１００ｅの第２端子２ｅ及び静電保護ダイオード１２０ｅのアノードをいずれも低電位側電源ＶSS側にして接続される。（但し、静電保護ダイオード１２０ｅは省略することもできる。）尚、電源保護の場合は、ＥＳＤノイズが印加される側の端子が被保護端子となり、他方が放電端子となる。
【００３１】
この中で、入力保護の場合を例として上記Ｍの設定方法を具体的に説明する。尚、入力端子ＶINと高電位側電源ＶDD及び低電位側電源ＶSSの間にそれぞれ接続される静電気保護素子１００ａ及び１００ｂに許容される最大リーク電流はいずれもＩf0、静電気保護素子を構成する各ダイオードに順方向電流Ｉf0を流したときのダイオード１個の順方向電圧は全てＶｆとし、低電位側電源ＶSSの電位は接地電位、即ち０Ｖとして説明する。通常動作時に入力端子ＶINに印加される最大電圧及び最小電圧をそれぞれＶinmax 及びＶinmin 、高電位側電源ＶDDの推奨動作最大電圧をＶddmax とすると、通常動作時における入力端子ＶINと高電位側電源ＶDDとの間の最大電位差Ｖxh及び入力端子ＶINと低電位側電源ＶSSとの間の最大電位差Ｖxsは、それぞれ次のようになる。
Ｖxh＝Ｖddmax−Ｖinmin
Ｖxs＝Ｖinmax
従って、静電気保護素子１００ａ及び静電気保護素子１００ｂをそれぞれ構成するｎウェル領域nWの数（従ってダイオードの数）Ma及びMbは、それぞれ次式を満足する整数Na及び整数Nbの最小値とすればよい。
｜Ｖxh｜＜Na×｜Ｖｆ｜
｜Ｖxs｜＜Nb×｜Ｖｆ｜
例えば、ＬＳＩがＣＭＯＳで構成されていれば、
Ｖinmax ＝Ｖddmax
Ｖinmin ＝０
となる場合が多いが、高速動作をさせる場合は、
０＜Ｖinmin，Ｖinmax＜Ｖddmax
と設定されることもあり、この場合は電源保護用の静電気保護素子よりもｎウェル領域nWの数、即ちダイオードの数を少なくできる可能性がある。
【００３２】
尚、図３は、被保護端子と放電端子との間に静電気保護素子１００と逆並列に静電保護ダイオード１２０を接続した例を示したが、ＬＳＩが活線挿抜或いはホットプラグに対応する必要がある場合等は、入力端子ＶINや出力端子ＶOUT の電位が高電位側電源ＶDDの電位よりも高くなることがあるため、静電保護ダイオード１２０ａや静電保護ダイオード１２０ｃを使用することができない。この場合には、図１９に示すように被保護端子である入力端子ＶINや出力端子ＶOUT 等のインターフェイス端子ＶIFと高電位側電源ＶDDとの間に、静電気保護素子１００ａ及び静電気保護素子１００ｆが静電気保護素子１００ａの第１端子１ａ及び静電気保護素子１００ｆの第２端子２ｆをいずれも高電位側電源ＶDD側にして接続され、インターフェイス端子ＶIFと低電位側電源ＶSSとの間に静電気保護素子１００ｂ及び静電保護ダイオード１２０ｂが静電気保護素子１００ｂの第２端子２ｂ及び静電保護ダイオード１２０ｂのアノードをいずれも低電位側電源ＶSS側にして接続される。このとき、静電気保護素子１００ｆを構成するダイオードの数を、活線挿抜或いはホットプラグの際にインターフェイス端子ＶIFと高電位側電源ＶDDとの間に印加される最大電圧に応じて定めておけばよい。
【００３３】
以下、本実施形態の静電気保護素子につき、Ｍ＝３の場合を例として、より具体的な実施例で説明する。図４は、第１実施例を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ１−Ａ１’線及びＢ１−Ｂ１’線に沿った矢視断面を模式的に示す断面図である。
【００３４】
図４を参照すると、静電気保護素子２００は、Ｘ方向の直線に沿って互いに離間して配置・形成されたいずれも第１ウェル領域である３個のｎウェル領域１０，２０，３０と、隣り合うｎウェル領域１０とｎウェル領域２０の間及びｎウェル領域２０とｎウェル領域３０の間にそれぞれ形成されたいずれも第２ウェル領域であるｐウェル領域５０及びｐウェル領域６０とを有し、更に、ｎウェル領域１０がその内部に形成された第１拡散領域であるｎ型拡散領域１１と第２拡散領域であるｐ型拡散領域１５を、ｎウェル領域２０がその内部に形成された第１拡散領域であるｎ型拡散領域２１と第２拡散領域であるｐ型拡散領域２５を、ｎウェル領域３０がその内部に形成された第１拡散領域であるｎ型拡散領域３１と第２拡散領域であるｐ型拡散領域３５を、ｐウェル領域５０がその中に互いに離間した複数の領域として形成された第３拡散領域であるｐ型拡散領域５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ（以下、総称するときは単にｐ型拡散領域５５とする）を、ｐウェル領域６０がその中に互いに離間した複数の領域として形成された第３拡散領域であるｐ型拡散領域６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ（以下、総称するときは単にｐ型拡散領域６５とする）をそれぞれ備えている。そして、ｎ型拡散領域１１がｐ型拡散領域２５と，ｐ型拡散領域１５が第１端子１と，ｎ型拡散領域２１がｐ型拡散領域３５と，更にｎ型拡散領域３１が第２端子２とそれぞれ金属配線５で接続されている。尚、金属配線５は、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等を主材料として形成されるのが望ましい。又、この静電気保護素子２００が搭載されるＬＳＩの内部素子がＣＭＯＳ構成であれば、ｐ型拡散領域１５，２５，３５、ｐ型拡散領域５５、及びｐ型拡散領域６５の不純物濃度はｐＭＯＳＴｒのソース・ドレイン領域の不純物濃度と同じ濃度に形成され、ｎ型拡散領域１１，２１，３１の不純物濃度はｎＭＯＳＴｒのソース・ドレイン領域の不純物濃度と同じ濃度に形成される。又、ｐ型拡散領域１５，２５，３５、ｐ型拡散領域５５、型拡散領域６５、及びｎ型拡散領域１１，２１，３１は、それぞれの領域境界部に領域を画定する浅溝分離領域４が形成されている。
【００３５】
又、ｎウェル領域１０，２０，３０、ｐウェル領域５０及びｐウェル領域６０、ｐ型拡散領域１５，２５，３５、ｐ型拡散領域５５、及びｐ型拡散領域６５の平面形状は、特に限定されないが、いずれも長辺がＹ方向の矩形状となっている。更に、ｎ型拡散領域１１，２１及び３１の平面形状は、第１の矩形の内部を第１の矩形の各辺と平行な辺からなる第２の矩形でくり抜いたドーナツ状になっている。
【００３６】
又、この静電気保護素子２００は、３個のｎウェル領域１０，２０，３０を全て囲繞するｐウェル領域４０とこの内部に形成されたｐ型拡散領域４１を備え、このｐ型拡散領域４１は静電気保護素子２００が搭載されているＬＳＩの最低電位電源ＶSSに接続されている。又、静電気保護素子２００では、ｐウェル領域４０，５０，６０が一体で形成されている。
【００３７】
次に、この静電気保護素子２００の保護動作を説明する。図５は第１実施例の静電気保護素子２００の等価回路を示す図で、（ａ）及び（ｂ）はそれぞれ図４（ｂ）の断面図に模式的な寄生素子を付加して示す図及び寄生効果を含む等価回路図である。この静電気保護素子２００では、ｎウェル領域１０とｐ型拡散領域１５が第１ダイオードD1を、ｎウェル領域２０とｐ型拡散領域２５が第２ダイオードD2を、ｎウェル領域３０とｐ型拡散領域３５が第３ダイオードD3を、それぞれ構成している。以下、図５を参照して説明する。
【００３８】
第１端子１と第２端子２の間に第１端子１側が正となるＥＳＤノイズが印加され、電圧が３×Ｖｆを超えると、まずダイオードの順方向電流が第１端子１から第２端子２へ流れ始める。即ち、ｐ型拡散領域１５からｎウェル領域１０へ、ｐ型拡散領域２５からｎウェル領域２０へ、そしてｐ型拡散領域３５からｎウェル領域３０へそれぞれ電流が流れる。この電流が増加してくると、ｐ型拡散領域１５，ｎウェル領域１０及びｐ型シリコン基板３で構成される縦方向の寄生ＰＮＰトランジスタ（以下、寄生ＰＮＰＴｒとする）Ｔｒ、ｐ型拡散領域２５，ｎウェル領域２０及びｐ型シリコン基板３で構成される縦方向の寄生ＰＮＰＴｒ及びｐ型拡散領域１５，ｎウェル領域１０及びｐ型シリコン基板３で構成される縦方向の寄生ＰＮＰＴｒにも電流が流れるようになる。そして、これら寄生ＰＮＰＴｒの電流が増加してくると、ｐウェル領域５０及びｐウェル領域６０の電位が上昇し、ｎウェル領域１０，ｐ型シリコン基板３及びｎウェル領域２０で構成される寄生ＮＰＮトランジスタ（以下、寄生ＮＰＮＴｒとする）９１及びｎウェル領域２０，ｐ型シリコン基板３及びｎウェル領域３０で構成される寄生ＮＰＮＴｒ９３が導通するようになり、直列に接続された第１ダイオードD1、第２ダイオードD2及び第３ダイオードD3の順方向の電流経路と並列に電流経路が構成されるので、第１端子１と第２端子２の間の電圧上昇が抑制される。
【００３９】
本実施例の静電気保護素子２００は、ｎウェル領域１０とｎウェル領域２０の間及びｎウェル領域２０とｎウェル領域３０の間に、それぞれｐウェル領域５０及びｐウェル領域６０が形成され、更にｐウェル領域５０の内部にはｐ型拡散領域５５が、ｐウェル領域６０の内部にはｐ型拡散領域６５がそれぞれ形成されているので、ｎウェル領域１０とｎウェル領域２０の間及びｎウェル領域２０とｎウェル領域３０の間がｐ型シリコン基板３のままになっている場合に比べ図５の等価回路における寄生ＮＰＮＴｒ９１，９３の各ベース抵抗となる抵抗Ｒ１，Ｒ３の抵抗値が実効的に低下して、寄生ＮＰＮＴｒ９１，９３の各ベース電位がより安定している。従って、通常動作時の多少のノイズでラッチアップ動作を生じることはない。
【００４０】
尚、本実施例では、この静電気保護素子２００が接続される端子の制限電圧値及び制限電流値に応じて、ｐ型拡散領域５５及びｐ型拡散領域６５の配置間隔、分割数、不純物濃度等が調整される。
【００４１】
次に、静電気保護素子２００の製造方法の概要を説明する。図６は、この製造方法の一例を説明するための主要工程毎の断面を示す工程毎断面図である。尚、この工程毎断面図は、図４におけるＡ１−Ａ１’線に沿った矢視断面を用いて示している。
【００４２】
尚、静電気保護素子２００の主要サイズは、図５（ｃ）の寸法定義を参照すると、ｎウェル領域１０，２０，３０のＹ方向の長さＷy1＝５０μｍ、ｐ型拡散領域１５，２５，３５のＹ方向の長さＷy2＝４０μｍ、隣り合うｎウェル領域の間隔（ｎウェル領域１０とｎウェル領域２０の間隔及びｎウェル領域２０とｎウェル領域３０の間隔）Ｗx4＝５μｍ、ｐウェル領域５０，６０のＸ方向の幅Ｗx5＝３μｍ、ｐ型拡散領域５５，６５のＸ方向及びＹ方向の長さＷx3及びＷy3をそれぞれＷx3＝２μｍ、Ｗy3＝８μｍ、ｐ型拡散領域５５，６５を構成する単位ｐ型拡散領域、即ちｐ型拡散領域５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ及びｐ型拡散領域６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ、のＹ方向に隣り合うｐ型拡散領域の間隔（例えば、ｐ型拡散領域５５ａとｐ型拡散領域５５ｂとの間隔、ｐ型拡散領域６５ｃとｐ型拡散領域６５ｂ或いはｐ型拡散領域６５ｄとの間隔等々）ｄ＝２．５μｍとした。但し、図面は分かり易くするため、上記寸法とは関係なく適宜拡大して示してある。
【００４３】
まず、比抵抗が１０Ω・ｃｍ程度のｐ型シリコン基板３を準備し、この基板の所望の回路素子が形成される主面側の所定の位置に、例えばイオン注入技術により不純物濃度が５×１０¹⁷ｃｍ^-3程度のｎウェル領域１０，２０，３０と、不純物濃度が５×１０¹⁷ｃｍ^-3程度のｐウェル領域４０，５０，６０をそれぞれ形成する。（図６（ａ））。
【００４４】
次に、例えば浅溝分離技術を用いて所定の素子領域を画定する浅溝分離領域４を形成する（図６（ｂ））。
【００４５】
次に、所望の内部回路素子等（図示せず）を形成するためゲート絶縁膜を成長させ、更にゲート電極となる例えば多結晶シリコン等を堆積してパターニングし、ゲート領域が形成される（いずれも図示せず）。
【００４６】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）９１等で被覆し、イオン注入技術により例えば砒素（Ａｓ）を加速電圧１０ｋｅＶで１×１０¹⁵個／ｃｍ²程度注入してｎ型拡散領域１１，２１，３１を含む所定のｎ型領域を形成する（図６（ｃ））。
【００４７】
次に、所望の領域以外をＰＲ９３等で被覆し、イオン注入技術により例えば５ｋｅＶ程度の加速電圧でボロン（Ｂ）を１×１０¹⁵個／ｃｍ²程度注入してｐ型拡散領域１５，２５，３５，４５，５５，６５を含む所定のＰ型領域を形成する（図６（ｄ））。
【００４８】
以後は、公知の方法により、所定の領域にコンタクト孔を開口し、アルミニウム（Ａｌ）、銅（Ｃｕ）、或いはこれらのいずれかを主材料とする金属等から選択された所定の配線材料を堆積してパターンニングし（図６（ｅ））、多層配線が必要であればこの後、層間絶縁膜の堆積、接続孔の開口、配線材料の堆積及びパターンニングを繰り返して多層配線にして形成すればよいので説明は省略する。尚、ｐ型拡散領域５５及びｐ型拡散領域６５は、必要に応じてコンタクト孔が開口され、上述の配線材料を用いて所定の電源（通常は、ｐ型シリコン基板３が接続される電源と同じ電源）に接続される。
【００４９】
尚、前述の製造方法の各処理は、通常のＣＭＯＳ型ＬＳＩの製造方法に全て含まれる処理であって静電気保護素子２００を搭載するために新たな工程の追加は不要であり、具体的な処理条件やパターン寸法等は静電気保護素子２００が搭載されるＬＳＩの製造条件と、静電気保護素子２００に求められる保護動作の条件等に合わせて適宜設定すればよい。
【００５０】
次に第１実施例の変形例について説明する。図７は第１実施例の変形例を説明する図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）のＡ２−Ａ２’線及びＢ２−Ｂ２’線に沿った矢視断面の模式的な断面図である。図７を参照すると、この変形例の静電気保護素子２００ａは、いずれも第１ウェル領域である３個のｎウェル領域１０ａ，２０ａ，３０ａがＸ方向の直線に沿って互いに離間してこの順序で配置・形成され、ｎウェル領域１０ａとｎウェル領域２０ａの間及びｎウェル領域２０ａとｎウェル領域３０ａの間にそれぞれ第２ウェル領域であるｐウェル領域５０及びｐウェル領域６０が形成され、更に、ｎウェル領域１０ａの内部にｎ型拡散領域１１ａとｐ型拡散領域１５が形成され、ｎウェル領域２０ａの内部にｎ型拡散領域２１ａとｐ型拡散領域２５が形成され、ｎウェル領域３０ａの内部にｎ型拡散領域３１ａとｐ型拡散領域３５が形成され、ｐウェル領域５０の内部に互いに離間した複数の領域からなるｐ型拡散領域５５が形成され、ｐウェル領域６０の内部に互いに離間した複数の領域からなるｐ型拡散領域６５が形成されている。尚、ｎ型拡散領域１１ａとｐ型拡散領域１５、ｎ型拡散領域２１ａとｐ型拡散領域２５、及びｎ型拡散領域３１ａとｐ型拡散領域３５は、それぞれが互いにＸ方向に対向して形成されている。そして、ｎ型拡散領域１１ａがｐ型拡散領域２５と，ｐ型拡散領域１５が第１端子１と，ｎ型拡散領域２１ａがｐ型拡散領域３５と，更にｎ型拡散領域３１ａが第２端子２とそれぞれ金属配線５で接続されている。
【００５１】
上記のとおり、静電気保護素子２００と変形例の静電気保護素子２００ａとの差異は、静電気保護素子２００ではｐ型拡散領域１５，２５，３５がｎ型拡散領域１１，２１，３１によりそれぞれ囲繞されているのに対し、静電気保護素子２００ａではｎ型拡散領域１１ａとｐ型拡散領域１５、ｎ型拡散領域２１ａとｐ型拡散領域２５、及びｎ型拡散領域３１ａとｐ型拡散領域３５は、それぞれが互いにＸ方向に対向して形成されている点だけで、その他は接続関係、作用効果等も含めて全て同一であり、詳細な説明は省略する。
【００５２】
次に第２実施例について説明する。図８は第２実施例を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ３−Ａ３’線及びＢ３−Ｂ３’線に沿った矢視断面を模式的に示す断面図である。図８を参照すると、第２実施例の静電気保護素子２１０は、Ｘ方向の直線に沿って互いに離間して配置・形成されたいずれも第１ウェ領域である３個のｎウェル領域１０，２０，３０と、隣り合うｎウェル領域１０とｎウェル領域２０の間に互いに離間した複数の領域として形成された第２ウェル領域であるｐウェル領域５１ａ，５１ｂ，５１ｃと、ｎウェル領域２０とｎウェル領域３０の間に互いに離間した複数の領域として形成された第２ウェル領域であるｐウェル領域６１ａ，６１ｂ，６１ｃとを有し、更に、ｎウェル領域１０がその内部に形成されたｎ型拡散領域１１とｐ型拡散領域１５を、ｎウェル領域２０がその内部に形成されたｎ型拡散領域２１とｐ型拡散領域２５を、ｎウェル領域３０がその内部に形成されたｎ型拡散領域３１とｐ型拡散領域３５を、ｐウェル領域５１ａ，５１ｂ，５１ｃがそれぞれの中に形成された第３拡散領域であるｐ型拡散領域５６ａ，５６ｂ，５６ｃを、ｐウェル領域６１ａ，６１ｂ，６１ｃがそれぞれの中に形成された第３拡散領域であるｐ型拡散領域６６ａ，６６ｂ，６６ｃをそれぞれ備えている。そして、ｎ型拡散領域１１がｐ型拡散領域２５と，ｐ型拡散領域１５が第１端子１と，ｎ型拡散領域２１がｐ型拡散領域３５と，更にｎ型拡散領域３１が第２端子２とそれぞれ金属配線５で接続されている。尚、上記以外の構成は、静電気保護素子２００の構成と同様であり、同じ構成要素には同じ参照符号を付して詳細な説明は省略する。
【００５３】
上記のとおり、静電気保護素子２１０ではｎウェル領域１０とｎウェル領域２０の間及びｎウェル領域２０とｎウェル領域３０の間にそれぞれ互いに離間した複数のｐウェル領域が設けられ、各ｐウェル領域内には単一領域のｐ型拡散領域が形成されるようにした点が静電気保護素子２００との違いである。静電気保護素子２１０においても、ＥＳＤノイズが印加されたときの保護動作を含む作用効果は、静電気保護素子２００の場合と同様であり、説明は省略する。
【００５４】
次に、第３実施例について説明する。図９は第３実施例を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ４−Ａ４’線及びＢ４−Ｂ４’線に沿った矢視断面を模式的に示す断面図である。図９を参照すると、第３実施例の静電気保護素子３００は、Ｘ方向の直線に沿って互いに離間して配置・形成された３個のｎウェル領域１０，２０，３０と、ｎウェル領域１０とｎウェル領域２０の間に形成されたｐウェル領域５０と、ｎウェル領域２０とｎウェル領域３０の間に形成されたｐウェル領域６０とを有し、更に、ｎウェル領域１０がその内部に形成されたｎ型拡散領域１１とｐ型拡散領域１５を、ｎウェル領域２０がその内部に形成されたｎ型拡散領域２１とｐ型拡散領域２５を、ｎウェル領域３０がその内部に形成されたｎ型拡散領域３１とｐ型拡散領域３５を、それぞれ備えている。又、この静電気保護素子３００における最高電位第１ウェル領域であるｎウェル領域１０とこのｎウェル領域１０と隣り合うｎウェル領域２０との間に設けられたｐウェル領域５０はその内部に形成された第３拡散領域であるｐ型拡散領域５７を備えているが、ｐウェル領域６０の内部にはｐ型拡散領域は形成されていない。更に、ｎ型拡散領域１１がｐ型拡散領域２５と，ｐ型拡散領域１５が第１端子１と，ｎ型拡散領域２１がｐ型拡散領域３５と，更にｎ型拡散領域３１が第２端子２とそれぞれ金属配線５で接続されている。尚、上記以外の構成は、静電気保護素子２００の構成と同様であり、同じ構成要素には同じ参照符号を付けて詳細な説明は省略する。
【００５５】
上記のとおり、静電気保護素子３００ではｎウェル領域１０とｎウェル領域２０の間に設けられたｐウェル領域５０の内部のみに単一領域のｐ型拡散領域５７が形成された点が静電気保護素子２００との違いである。このように静電気保護素子３００では、ｐウェル領域５０の内部のみに単一領域のｐ型拡散領域５７が形成されたことにより、より高電圧が印加されるｎウェル領域１０，ｐ型シリコン基板３及びｎウェル領域２０で構成される寄生ＮＰＮＴｒ９１のラッチアップを抑制すると共に、ｎウェル領域２０，ｐ型シリコン基板３及びｎウェル領域３０で構成される寄生ＮＰＮＴｒ９３は導通し易くなっている。この静電気保護素子３００においても、ＥＳＤノイズが印加されたときの保護動作を含む作用効果は、静電気保護素子２００の場合と同様の作用効果が得られる。
【００５６】
以上説明したとおり、本発明の静電気保護素子は第１端子と第２端子の間に第１端子をアノード側として所定個数のダイオードを順方向に直列接続した構成を有し、且つ各ダイオードは互いに離間して形成された第１ウェル領域であるｎウェル領域及びそれぞれの内部に形成されたｐ型拡散領域で構成され、更に隣り合うｎウェル領域の間にｐウェル領域を備えると共に最高電位第１ウェル領域となるｎウェル領域と隣り合うｎウェル領域との間に設けられたｐウェル領域の内部には複数の互いに離間したｐ型拡散領域が形成されている。従って、第１端子と第２端子との間に第１端子側が正（＋）となるＥＳＤノイズが印加された際には、隣り合うｎウェル領域及びその間に設けられたｐ型拡散領域で構成される寄生ＮＰＮＴｒが導通して、直列接続されたダイオードを順方向に流れる電流経路と並列に寄生ＮＰＮＴｒによる電流経路が形成される。これにより、各ダイオードのサイズを小さくしても、ＥＳＤノイズに対する保護動作の際の第１端子と第２端子との間の電圧上昇が抑制される。一方、通常動作時においては、ｐウェル領域及び最高電位第１ウェル領域となるｎウェル領域に隣接するｐウェル領域内には少なくとも設けられたｐ型拡散領域により、第１端子と第２端子との間のラッチアップが抑制される。従って、本発明の静電気保護素子が接続される被保護端子に付加される浮遊容量を抑制すると共に実使用状態でラッチアップの発生を抑制しながら、ＥＳＤ耐量の小さい被保護デバイスをＥＳＤノイズから保護することができるという効果が得られる。
【００５７】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内において種々変更が可能である。
例えば、上記各実施例では、各第１ウェル領域の内部に形成されるｎ型拡散領域とｐ型拡散領域との間に浅溝分離領域４を設けた例で説明したが、ｎ型拡散領域とｐ型拡散領域との間には浅溝分離領域等の半導体基板の内部、即ち当該ｎ型拡散領域及びｐ型拡散領域の半導体基板表面位置から見て半導体基板の厚さ方向に入り込んだ絶縁膜が形成されないようにすることもできる。図１０は、第１ウェル領域内のｎ型拡散領域とｐ型拡散領域との間に浅溝分離領域形成しない場合の構造例を説明するために図４（ａ）のＡ１−Ａ１’線に沿った矢視断面のｎウェル領域１０の部分のみを拡大して示す図で、（ａ）及び（ｂ）はそれぞれＭＯＳＴｒのゲート部構造を用いた場合及び半導体基板表面に単に絶縁膜を形成しただけの場合の模式的な断面図である。図１０（ａ）の例は、ｎ型拡散領域１１とｐ型拡散領域１５との間に浅溝分離領域４を形成せず、この静電気保護素子が搭載されたＬＳＩの内部素子のＭＯＳＴｒのゲート絶縁膜（通常はシリコン酸化膜）を形成する工程で同時に同じゲート絶縁膜７を形成し、更にＭＯＳＴｒのゲート電極を形成する工程で、同じゲート電極材料からなるゲート電極材料膜８を形成し、その上に層間絶縁膜（通常は、シリコン酸化膜、シリコン窒化膜等のシリコン系絶縁膜やそれらの多層膜）９を堆積させている。尚、このゲート電極材料膜８には他の配線等を接続せず、フローティングのままとする。図１１は、図１０（ａ）の構造を用いる場合の製造方法の主要工程毎の断面を示す工程毎断面図である。尚、この工程毎断面図も図６と同様、図４におけるＡ１−Ａ１’線に沿った矢視断面を用いて示している。この場合、浅溝分離領域やゲート電極を形成するためのマスクパターンを変更するだけでよく、図６の例の製造方法と全く同じになるので詳細な説明は省略する。
【００５８】
又、図１０（ｂ）の例は、ｎ型拡散領域１１とｐ型拡散領域１５との間のｐ型シリコン基板３表面にゲート絶縁膜７と層間絶縁膜９が積層された構成になっている。この場合も、図１０（ａ）の場合と同様、浅溝分離領域やゲート電極を形成するためのマスクパターンを変更するだけでよい。尚、各拡散領域のコンタクト部に図１０（ｂ）のようにシリサイド部９５を形成し、コンタクト抵抗を小さくするようにしてもよい。
【００５９】
図１０の例のように、第１ウェル領域の内部に形成されるｎ型拡散領域とｐ型拡散領域との間から浅溝分離領域を除去した構成とすることにより、各ダイオードの高電流領域における順方向抵抗を低下させることができる。
【００６０】
又、上記各実施例では、直線に沿って配置された複数のｎウェル領域の端部に配置されたｎウェル領域を、最高電位第１ウェル領域となるｎウェル領域１０或いはｎウェル領域１０ａとしたが、最高電位第１ウェル領域の両側に他の第１ウェル領域が配置されるようにすることもできる。図１２，１３はＭ＝３の場合を例として、最高電位第１ウェル領域となるｎウェル領域１０を中央としてＸ方向の両側にｎウェル領域２０及びｎウェル領域３０を配置し、ｎウェル領域１０とｎウェル領域２０の間及びｎウェル領域１０とｎウェル領域３０の間にそれぞれ第２ウェル領域であるｐウェル領域及び第３拡散領域であるｐ型拡散領域を配置したときの模式的な平面図である。尚、これらの図において、上記各実施例と同じ構成要素は同じ参照符号を付けて説明を省力する。
【００６１】
図１２（ａ）は、ｎウェル領域１０とｎウェル領域２０の間に単一領域で且つ孤立したｐウェル領域５２とその中に単一領域のｐ型拡散領域５７が配置され、ｎウェル領域１０とｎウェル領域３０の間に単一のｐウェル領域６０とその中に単一領域のｐ型拡散領域６７が配置され、ｐウェル領域６０はｎウェル領域１０，２０及び３０を全て囲繞するｐウェル領域４０と一体で形成された例である。又、図１２（ｂ）は、ｎウェル領域１０とｎウェル領域２０の間にｐウェル領域５１ａ，５１ｂ，５１ｃが配置され、ｎウェル領域１０とｎウェル領域３０の間にｐウェル領域６１ａ，６１ｂ，６１ｃが配置され、更にｐウェル領域５１ａ，５１ｂ，５１ｃの中にｐ型拡散領域５６ａ，５６ｂ，５６ｃがそれぞれ配置され、ｐウェル領域６１ａ，６１ｂ，６１ｃの中にｐ型拡散領域６６ａ，６６ｂ，６６ｃがそれぞれ配置された例である。
【００６２】
又、図１３（ａ）は、図１２（ａ）の例とほぼ同じ構成であるが、ｐウェル領域５２の中に配置・形成された第３拡散領域が複数のｐ型拡散領域５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅかなっている点が、図１２（ａ）と異なっている。又、図１３（ｂ）は、例えば図１２（ａ）の例でｎウェル領域１０とｎウェル領域２０の間に配置されていたｐウェル領域５２及びｐ型拡散領域５７の代わりに、複数のｐウェル領域５１ａ，５１ｂ，５１ｃ及びこれらの中にｐ型拡散領域５６ａ，５６ｂ，５６ｃをそれぞれ配置すれば、他は図１２（ａ）の例と同じ構成である。
【００６３】
尚、ｐ型拡散領域５７やｐ型拡散領域６７のように単一の第２ウェル領域の中に第３拡散領域が単一領域で形成される場合は、コンタクト孔の大きさ及びその数を調整することで寄生ＮＰＮＴｒの効果とラッチアップ耐量を調整することができる。
【００６４】
図１２や図１３の構成は、静電気保護素子内の接続配線がやや複雑になるが、第１端子１にＥＳＤノイズが印加されると、ダイオードの順方向電流経路と、ｎウェル領域１０，ｎウェル領域２０及びｐ型シリコン基板３で構成される寄生ＮＰＮＴｒを流れる電流経路の他に、ｎウェル領域１０，ｎウェル領域３０及びｐ型シリコン基板３で構成される寄生ＮＰＮＴｒを流れる電流経路も構成されるので、ＥＳＤノイズによる第１端子１と第２端子２との間の電圧上昇をより抑制できる。
【００６５】
尚、第２ウェル領域及び第３拡散領域の形状、例えば各領域の数や複数の領域にする場合に各領域の大きさや領域の間隔等、については上記実施例に限定されるものでなく、この静電気保護素子により保護されるデバイスの所望のＥＳＤ耐量や、第１端子１と第２端子２との間の所望のラッチアップ耐量等に基づいて適宜設定すればよい。このとき、一つの静電気保護素子内であっても、図１２（ａ）や図１３の例のように、第２ウェル領域及び第３拡散領域の形状が配置される位置によって異なっていてもよい。
【００６６】
【発明の効果】
以上説明したように、本発明の静電気保護素子を用いることにより、低電圧で保護動作が可能であり、且つ付加される浮遊容量を抑制すると共に実使用状態でラッチアップの発生を抑制でき、ＥＳＤ耐量の小さい被保護デバイスをＥＳＤノイズから保護することができるという効果が得られる。従って、例えば入出力部で超高速動作を必要とするＬＳＩでは、ＥＳＤ耐量の小さいデバイスが外部端子と直接接続され且つ当該端子の浮遊容量をできるだけ抑制しなければならないことが多くなるが、その場合でも当該端子に本発明の静電気保護素子を適用することにより、所望のＬＳＩを容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の静電気保護素子の一実施形態を示す図で、（ａ）は模式的な平面図、（ｂ）は（ａ）におけるＰ部の模式的な詳細平面図、（ｃ）及び（ｄ）は（ａ）におけるＱ１−Ｑ１’線に沿った矢視断面及び（ｂ）におけるＱ２−Ｑ２’線に沿った矢視断面をそれぞれ模式的に示す断面図、（ｅ）は（ａ）の模式的な等価回路図である。
【図２】静電気保護素子の模式的な電圧−電流特性グラフである。
【図３】図１の静電気保護素子をＬＳＩに適用する具体例を示す接続図で、（ａ），（ｂ）及び（ｃ）はそれぞれ入力、出力及び電源の保護に適用した場合の接続例を示す。
【図４】本発明の静電気保護素子の第１実施例を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ１−Ａ１’線及びＢ１−Ｂ１’線に沿った矢視断面を模式的に示す断面図である。
【図５】第１実施例の静電気保護素子の等価回路を示す図で、（ａ）及び（ｂ）はそれぞれ図４（ｂ）の断面図に模式的な寄生素子を付加して示す図及び寄生効果を含む等価回路図である。
【図６】第１実施例の静電気保護素子の製造方法の一例を説明するための主要工程毎の断面を示す工程毎断面図である。
【図７】第１実施例の変形例の静電気保護素子を説明する図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）のＡ２−Ａ２’線及びＢ２−Ｂ２’線に沿った矢視断面の模式的な断面図である。
【図８】第２実施例の静電気保護素子を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ３−Ａ３’線及びＢ３−Ｂ３’線に沿った矢視断面を模式的に示す断面図である。
【図９】第３実施例の静電気保護素子を説明するための図で、（ａ）は模式的な平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）におけるＡ４−Ａ４’線及びＢ４−Ｂ４’線に沿った矢視断面を模式的に示す断面図である。
【図１０】第１ウェル領域内のｎ型拡散領域とｐ型拡散領域との間に浅溝分離領域を形成しない場合の構造例を説明する図で、（ａ）及び（ｂ）はそれぞれＭＯＳＴｒのゲート部構造を用いた場合及び半導体基板表面に単に絶縁膜を形成しただけの場合の模式的な断面図である。
【図１１】図１０（ａ）の構造を用いる場合の製造方法の主要工程毎の断面を示す工程毎断面図である。
【図１２】Ｍ＝３の場合を例として、最高電位第１ウェル領域となるｎウェル領域を中央としてＸ方向の両側にｎウェル領域を配置したときの模式的な平面図である。
【図１３】Ｍ＝３の場合を例として、最高電位第１ウェル領域となるｎウェル領域を中央としてＸ方向の両側にｎウェル領域を配置したときの模式的な平面図である。
【図１４】特開昭６３−８１８４５号公報に開示された保護回路の図である。
【図１５】特開２００１−１４８４６０号公報に開示された入力保護回路の図で、（ａ）は回路図、（ｂ）は（ａ）の模式的な断面構造を示す断面図である。
【図１６】特開２００２−４３５３３号公報に開示されたＥＳＤ保護装置の図で、（ａ）は回路図、（ｂ）は（ａ）の模式的な断面構造を示す断面図である。
【図１７】ダイオード群を構成する複数のダイオードが近接して配置された例を示す図で、（ａ），（ｂ）はそれぞれ模式的な平面図と，（ａ）のＲ−Ｒ’線に沿った矢視断面を示す模式的な断面図である。
【図１８】図１７の静電気保護素子の電圧−電流特性を、順方向に直列接続したダイオード群のみの場合の電圧−電流特性と共に示すグラフである。
【図１９】図１の静電気保護素子をＬＳＩに適用する具体例を示す接続図である。
【符号の説明】
１ 第１端子
２ 第２端子
３ ｐ型シリコン基板
４ 浅溝分離領域
５ 金属配線
７ ゲート絶縁膜
８ ゲート電極材料膜
９ 層間絶縁膜
１０，２０，３０，nW ｎウェル領域
１１，２１，３１，nD ｎ型拡散領域
１５，２５，３５，４５，５５ ｐ型拡散領域
５６，５７，６５，６６，６７，pD１，pD２，pGＤ ｐ型拡散領域
４０，５０，５１，５２，６０，６１，pW，pGＷ ｐウェル領域
９１，９３ ＰＲ
９５ シリサイド部
１００，２００，２１０，３００ 静電気保護素子
１２０ 静電保護ダイオード

Claims (13)

1. いずれも一導電型の半導体基板の一主面側に形成された、前記一導電型に対し逆導電型のＭ個（但し、Ｍは２以上の整数）の第１ウェル領域と、隣り合う前記第１ウェル領域の間に形成された前記一導電型の第２ウェル領域とを有し、更に、
   Ｍ個の前記第１ウェル領域はいずれも各々の内部に形成された前記逆導電型の第１拡散領域及び前記一導電型の第２拡散領域を備えると共に、少なくとも一つの前記第２ウェル領域がその中に形成された前記一導電型の第３拡散領域を備え、ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）の前記第１ウェル領域内の前記第１拡散領域が（ｊ＋１）番目の前記第１ウェル領域内の前記第２拡散領域に接続され、１番目の前記第１ウェル領域内の前記第２拡散領域が第１端子に接続され、Ｍ番目の前記第１ウェル領域内の前記第１拡散領域が第２端子に接続され、インターフェイス端子と高電位電源端子の一方に前記第１端子が、前記インターフェイス端子、前記高電位電源端子、及び低電位電源端子の内の一つであって前記第1端子とは異なるものに前記第２端子がそれぞれ接続されることを特徴とする静電気保護素子。
2. いずれも一つのｐ型半導体領域の一主面側に形成された、ｎ型のＭ個（但し、Ｍは２以上の整数）の第１ウェル領域，及び隣り合う前記第１ウェル領域の間に形成されたｐ型の第２ウェル領域を有し、更に、
   Ｍ個の前記第１ウェル領域はいずれも各々の内部に形成されたｎ型の第１拡散領域及びｐ型の第２拡散領域を備えると共に、少なくとも一つの前記第２ウェル領域がその中に形成されたｐ型の第３拡散領域を備え、
   ｊ番目（但しｊは、１≦ｊ≦（Ｍ−１）の整数）の前記第１ウェル領域内の前記第１拡散領域が（ｊ＋１）番目の前記第１ウェル領域内の前記第２拡散領域に接続され、１番目の前記第１ウェル領域内の前記第２拡散領域が第１端子に接続され、Ｍ番目の前記第１ウェル領域内の前記第１拡散領域が第２端子に接続され、インターフェイス端子と高電位電源端子の一方に前記第１端子が、前記インターフェイス端子、前記高電位電源端子、及び低電位電源端子の内の一つであって前記第1端子とは異なるものに前記第２端子がそれぞれ接続されることを特徴とする静電気保護素子。
3. 前記一導電型がｐ型である請求項１記載の静電気保護素子。
4. 前記第３拡散領域が、前記第１端子に接続された前記第２拡散領域を含む１番目の前記第１ウェル領域である最高電位第１ウェル領域と隣り合う前記第１ウェル領域との間に形成された前記第２ウェル領域の内部のみに形成されている請求項２又は３に記載の静電気保護素子。
5. 前記第２ウェル領域が、隣り合う前記第１ウェル領域の間では単一領域で形成され、前記第３拡散領域は隣り合う前記第１ウェル領域の間で互いに離間した複数の領域に分割されている請求項１乃至４いずれか１項に記載の静電気保護素子。
6. 前記第２ウェル領域が、隣り合う前記第１ウェル領域の間で互いに離間した複数の領域に分割されている請求項１乃至４いずれか１項に記載の静電気保護素子。
7. 前記第２ウェル領域及び前記第３拡散領域が、隣り合う前記第１ウェル領域の間では単一領域で形成されている請求項４記載の静電気保護素子。
8. 通常動作時において、前記第1端子と前記第2端子の間に印加される最大電圧及び前記第１端子と前記第2端子の間で許容される最大リーク電流規格値をそれぞれＶｘ及びＩｆとし、前記第１ウェル領域と前記第２拡散領域からなるダイオードに電流値Ｉｆの電流を順方向に流したときの前記第１ウェル領域と前記第２拡散領域との間の電位差をＶｆとし、ｎを任意の整数としたとき、前記Ｍは、
   ｜Ｖｘ｜＜ｎ×｜Ｖｆ｜
   を満足する最小のｎである請求項１乃至７いずれか１項に記載の静電気保護素子。
9. 前記第１拡散領域と前記第２拡散領域との間に浅溝分離領域を有する請求項１乃至８いずれか１項に記載の静電気保護素子。
10. 一つの前記第１ウェル領域内に形成された前記第１拡散領域と前記第２拡散領域との間の前記半導体基板内部領域には、絶縁膜が形成されていない請求項１乃至８いずれか１項に記載の静電気保護素子。
11. 一つの前記第１ウェル領域内に形成された前記第１拡散領域と前記第２拡散領域との間の前記半導体基板表面上に、絶縁膜を介して所定の電極材料膜が形成された請求項１０記載の静電気保護素子。
12. 少なくとも一つの前記第３拡散領域が、金属配線により所定の電位の電源配線と接続された請求項１乃至１１いずれか１項に記載の静電気保護素子。
13. 請求項１乃至１２いずれか１項に記載の静電気保護素子が接続された外部接続端子を少なくとも一つ有することを特徴とする半導体装置。

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