CN1937251A - 半导体器件 - Google Patents

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Abstract

本发明的课题是提供一种可防止不需要的电流通路的形成从而能够进行正常的信号传递的半导体器件。本发明的解决手段是：一种半导体器件，设置在P型衬底上，在该P型衬底的一个主面的表面区域具有N－区、以及在该N－区的一部分或与该N－区邻接设置的P区，该半导体器件包含半导体元件，该半导体元件具有：在P区的表层部的一部分相互分离设置的第1N型区和第2N型区；在第1N型区上设置的第1电极；在第2N型区上设置的第2电极；以及在第1N型区与第2N型区之间的P区的表面设置的栅电极，第1N型区和第2N型区被P区包围，与N－区分离。

Description

半导体器件
技术领域
本发明涉及例如包含用于电平移动电路(level shift circuit)的NMOSFET的半导体器件。
背景技术
例如，绝缘栅双极晶体管的高端侧的栅极的驱动电路使用半导体衬底1，例如如图16、18所示那样构成。
如图19所示，该驱动电路包含分别由NMOSFET131(或132)和电阻R构成的2个电平移动电路、以及分别由CMOS逻辑构成的高端控制逻辑51和低端控制逻辑52，作为绝缘栅双极晶体管61、62的栅极的驱动电路而工作。包含输出进行了如此移动的电平信号的电平移动电路的高压电力用集成电路以往就有(例如，专利文献1)，典型情况如图19所示，被用于构成采取IGBT半桥连接的高端侧IGBT的栅极驱动电路的CMOS逻辑等中。再有，图16等所示的CMOS是在浮置电源上工作的构成例。
在图16、18中，1是P-衬底、2是N-外延层、3是从N-外延层2的表面达到P-衬底1而形成的P区、104a是在N-外延层2的表面形成的P区、104b是离开P区104a所形成的P-区，与P+区3导通(参照图18)。
再有，5是在上述P区104a的表面上所形成的N+区、107a是被P-区104b包围且在N-外延层2的表面形成的N+区、107b是在P-区104b的外部所形成的N+区、8是在P区104a的表面形成的P+区、9是与P+区3接触而形成的衬底电极、10是与N+区5和P+区8接触而形成的源电极、11是在被N+区5和N-外延区2夹持的P区104a的表面的绝缘膜上所形成的栅电极、12是与N+区107a接触而形成的漏电极、13是在N+区107b的表面上所形成的浮置电源电极。
在图16中，示出了应用使表面电场均一化的双重降低表面势场(Double-RESURF)技术的例子，在图16中还示出Vout为最高电位(≈Vh)时的耗尽层的延伸(由2条虚线夹持的部分)，此处，示出了在电压施加的同时N-层2和P-区4b同时耗尽，但耗尽层并不到达上述CMOS区域，在对衬底电位保持高电位的状态下可正常工作的情况。
在图19所示的电路结构中，将通常的衬底电位基准的逻辑信号传递给浮置电位的逻辑电路的NMOS131或NMOS132是必需的，成为图18所示的平面结构，分别构成具有图16所示的剖面结构的NMOS。在如此构成的驱动电路中，一旦使NMOS131处于导通状态，就有电流流过电阻R，在V1与Vd之间产生电位差。
此处，N+区107a、107b之间通过N-外延层2相连，N-外延层2耗尽，电子电流会被耗尽层的势垒阻断。
[专利文献1]美国专利第5801418号
但是，在图16所示的现有结构中，存在下述问题：一旦施加于V1的电压下降，则在N-外延层2中产生未耗尽的区域，在该未耗尽的部分会形成电流通路(在图17中，示作电阻Rp的部分为电流通路)。
因此，存在有效的R降低从而形不成正常的信号传递的不良情况。
该问题在形成多个NMOS时(俯视图为图18，电路为图19)尤为严重，该JFET在多个NMOS相互之间也可形成，极难采取应对措施。
发明内容
因此，本发明的目的在于：提供一种可防止不需要的电流通路的形成从而能够进行正常的信号传递的半导体器件。
为了达到以上目的，本发明的半导体器件是一种半导体器件，设置在P型衬底上，在该P型衬底的一个主面的表面区域具有N-区、以及在该N-区的一部分或与该N-区邻接设置的P区，该半导体器件包含半导体元件，该半导体元件具有：在上述P区的表层部的一部分相互分离设置的第1N型区和第2N型区；在上述第1N型区上设置的第1电极；在上述第2N型区上设置的第2电极；以及在上述第1N型区与上述第2N型区之间的上述P区的表面设置的栅电极，上述第1N型区和上述第2N型区被上述P区包围，与上述N-区分离。
按照以如上方式构成的本发明的半导体器件，由于上述第1N型区和上述第2N型区被上述P区包围，与上述N-区分离，所以能够提供一种可防止半导体元件与其它电路元件之间的不需要的电流通路的形成从而能够进行正常的信号传递的半导体器件。
附图说明
图1是本发明的实施方式1的半导体器件的剖面图。
图2是在图1的半导体器件中表示对浮置电源电极施加高电压时所形成的耗尽层的剖面图。
图3A是在实施方式1的半导体器件中使2个NMOSFET间的源极电位共用时的平面图。
图3B是实施方式1的半导体器件的平面图。
图4是实施方式1的半导体器件的电路图。
图5A是在实施方式1的变形例1的半导体器件中使2个NMOSFET间的源极电位共用而构成时的平面图。
图5B是实施方式1的变形例1的半导体器件的平面图。
图6A是在实施方式1的变形例1的半导体器件中使2个NMOSFET间的源极电位共用而构成时的平面图。
图6B是实施方式1的变形例1的半导体器件的平面图。
图7是本发明的实施方式2的半导体器件的平面图。
图8是本发明的实施方式3的半导体器件的平面图。
图9是本发明的实施方式4的半导体器件的剖面图。
图10A是本发明的实施方式5的半导体器件的剖面图。
图10B是实施方式5的变形例的半导体器件的剖面图。
图11是表示实施方式1的P型层4b的一个形成例的示意剖面图。
图12是本发明的实施方式6的半导体器件的剖面图。
图13A是本发明的实施方式7的半导体器件的剖面图。
图13B是在实施方式7的半导体器件中表示增强反向偏置时所形成的耗尽层的状态的剖面图。
图14A是本发明的实施方式8的半导体器件的剖面图。
图14B是在实施方式8的半导体器件中表示增强反向偏置时所形成的耗尽层的状态的剖面图。
图15是本发明的实施方式9的半导体器件的剖面图。
图16是现有例的半导体器件的剖面图。
图17是在现有例的半导体器件中表示浮置电源电极为低电压时所形成的耗尽层的剖面图。
图18是现有例的半导体器件的平面图。
图19是现有例的半导体器件的电路图。
具体实施方式
下面，一边参照附图一边说明本发明的实施方式的半导体器件。
实施方式1
本实施方式1的半导体器件是设置于P型衬底1上的IGBT的栅极的驱动电路，该P型衬底1在一个面上形成有N-外延层2，如图4所示，该驱动电路包括：与绝缘栅双极晶体管(IGBT)61、62的栅极连接的高端控制逻辑51和低端控制逻辑52、以及分别由NMOSFET31和电阻R构成的2个电平移动电路。
具体地说，如图3B所示，高端控制逻辑51和低端控制逻辑52被设置在P型衬底1的CMOS区域中，并排设置2个NMOSFET31使之由P区4分离，在各NMOSFET31与CMOS区域的高端控制逻辑51之间设置电阻R。
该CMOS区域的CMOS是在浮置电源上工作的CMOS，典型情况是，如图4所示，用于构成采取IGBT半桥连接的高端侧IGBT的栅极驱动电路的CMOS逻辑等中。
此处，特别是在本实施方式1的半导体器件中，构成电平移动电路的NMOSFET31的特征在于被P区包围并与N-外延层2分离，可防止NMOSFET21、22与其它电路要素之间的不需要的连接。
以下，参照表示NMOSFET31的剖面和CMOS区域的示意剖面的图1，同时更具体地说明实施方式1的半导体器件。
如上所述，本实施方式1的半导体器件采用在一个面上形成了N-外延层2的P型衬底1构成。
具体地说，首先，用于形成NMOSFET的P区4被设置于N-外延层2的一部分上。该P区4例如由P区4a和P-区4b构成，以从N-外延层2的表面至未达到P型衬底1的深度形成，形成N-外延层2被夹持在P区4a和P-区4b与P型衬底1之间的结构。
再有，在实施方式1中，作为优选方式，由载流子浓度不同的P区4a和P-区4b构成该P区4，但本发明不限于此，也可用一个P型层构成。
而且，在P区4a上设置成为NMOSFET的源区的N+区5，N-区6与N+区5隔开规定的间隔，被设置在P-区4b上。进而，在N-区6，在远离N+区5的一侧设置成为漏区的N+区7a。再有，在P区4a上与N+区5邻接地设置P+区8。如上述这样，就构成了NMOSFET的源区(N+区5)、漏区(N+区7a)、以及作为N+区5与N-区6之间的区域的沟道区，跨越源区(N+区5)和P+区8设置源电极，在漏区(N+区7a)上设置漏电极12，在沟道区上经栅氧化膜(未图示)设置栅电极11。
再有，优选情况是，N+区5与N+区7a之间的载流子浓度被设定成使表面的电场变得均一(满足降低表面势场条件)。
此处，在本实施方式1中，在P区4内，N+区5、N-区6和N+区7a以未达到N-外延层2的深度形成，在N+区5、N-区6和N+区7a与N-外延层2之间必然存在P区4。由此，NMOSFET的N型的源极和漏极被P区4所形成的势垒包围，利用该势垒与设置于P区4的外侧的浮置电源电极13及CMOS区域的MOSFET分离。
而且，在实施方式1中，与上述MOSFET连接的电阻R和浮置电源电极按以下方式设置，构成电平移动电路。
具体地说，在P区4的外侧形成与N-外延层2连接的浮置电源电极13。该浮置电源电极13例如如图1所示，跨越作为PMOSFET的源极或漏极的P+区和与之邻接的N+区7b设置，使之与设置于P区4外侧的N-外延层2的CMOS逻辑电路连接。而且，电阻R被连接在漏电极12与浮置电源电极13之间。
如上所述，构成了连接MOSFET、电阻R和浮置电源电极13而成的实施方式1的电平移动电路。
再有，3是从N-外延层2的表面到达P-衬底1而形成的P+区，4c是与P+区3接触而形成的P-区，9是与P+区3接触而形成的衬底电极，该衬底电极9接地。
如上所述，在实施方式1的驱动电路中，构成将通常的衬底电位基准的逻辑信号传递给浮置电位的逻辑电路的2个NMOSFET31。即，利用了一旦使NMOSFET31处于导通状态则电流流过电阻R而产生V1与Vd1(Vd2)之间的电位差的情况(参照图4的电路)。
接着，说明根据施加于浮置电源电极13上的电压V1而形成的耗尽层。
首先，在本实施方式1中，在施加于浮置电源电极13上的电压V1较高的情况下，如图2所示，应用了在施加电压的同时N-外延层2、P-区4b和N-区6同时耗尽并使表面电场均一化的三重降低表面势场(Triple-RESURF)结构。
所谓三重降低表面势场结构是指下述的结构：N扩散层、P扩散层在纵向交替重叠(此处，是指将P型衬底1、N-外延层2、P-区4b和N-区6层叠)，在反向偏置施加时相互耗尽，最终在最下层的区域以外使之互相完全耗尽，由此可使表面电场均一化以抑制最大电场。在该耗尽时，在雪崩发生以前使该工作完成，这是第一工作条件。
在Si耗尽层中，不引起雪崩的最大积分电荷量大约为1×1012/cm2。在实施方式1的三重降低表面势场结构中，由于在纵向被3重层叠，所以该3倍的3×1012/cm2为总积分电荷量。
在本实施方式1中，由于N-外延层2从上下耗尽，所以积分电荷量为2×1012/cm2，由于N-层6仅仅从下部耗尽，所以积分电荷量为1×1012/cm2，总计3×1012/cm2。
在以上构成的实施方式1中，如图2所示，由于耗尽层达不到上述CMOS区域，所以可在对衬底电位保持高电位的状态下使之正常工作。
与此相对照，施加于浮置电源电极13的电压V1降低，P-区4b不耗尽(图1)。在这种情况下，如在现有技术一栏中所说明的那样，在现有的驱动电路中，流过NMOSFET的电流流入N-外延层2。
再有，在图1和图2中，耗尽层是被虚线V1和虚线V2夹持的区域。其它的剖面图也一样。
与此相对照，在本发明(本实施方式1)的驱动电路中，即使是施加于浮置电源电极13的电压V1降低了的情况下，利用P-区4b所形成的势垒，流过NMOS的电流也达不到N-外延层2。
因此，在本实施方式1的驱动电路中，没有像现有例那样或者电阻R的有效值发生变化、或者在NMOS间发生相互干涉的情况，可实现稳定的驱动。
另外，在本实施方式1的驱动电路中，如图3B所示，将分别由P区4a、P-区4b形成的2个P区4相互分离，而且还将P区4与连接到P区3上的P-区4c分离。即，如果在2个P区4之间和P区4与P区3之间设置N-外延层2，则因N-外延层2的势垒而独立地保持2个NMOSFET的源极电位成为可能，也可对每个NMOSFET在源极侧检测出流过器件的电流。
然而，在本发明中，如图3A所示，也可使NMOS间的源极电位共用，进而以使P区4a与P区3接触的方式形成。
变形例1
在以上的实施方式1的说明中，虽然表示出在优选情况下将三重降低表面势场结构应用于构成NMOSFET的部分，但在构成NMOSFET的部分以外的部位例如也可形成双重降低表面势场结构。
然而，在将三重降低表面势场结构应用于构成NMOSFET的部分的情况下，优选情况是，在构成NMOSFET的部分以外的部位也应用三重降低表面势场结构。
具体地说，与构成NMOSFET的部分以外的部分邻接，在P型衬底1上，从衬底1侧起形成依次由N型层、P型层、N型层构成的层叠结构，设定该层叠结构的N型层、P型层、N型层的杂质浓度，使表面的电场变得均一。这样，将三重降低表面势场结构应用于构成NMOSFET的部分以外的部位的例子例如如图5A或图5B的平面图所示的那样。再有，图5A示出了在图3A所示的例子中将三重降低表面势场结构应用于构成NMOSFET的部分以外的部位的例子，图5B示出了在图3B所示的例子中将三重降低表面势场结构应用于构成NMOSFET的部分以外的部位的例子。
即，如果使未形成NMOSFET的区域为双重降低表面势场结构，则构成三重降低表面势场结构的P-区4b和构成双重降低表面势场结构的P-区4c只要不改变积分浓度，就无法使各自区域中的电场缓和最佳化，而如果使NMOSFET的外部也为三重降低表面势场结构，则无需另行设置P-区4c，可降低工艺成本。
变形例2
另外，在实施方式1中，将形成NMOSFET的部分的两侧定为P-区4b或P-区4c，但在本发明中，也可使N-外延层2露出，以代替形成NMOSFET的部分的两侧的P-区4b或P-区4c。
这样一来，在形成NMOSFET的区域形成三重降低表面势场结构，在形成区域外形成通常的降低表面势场结构，所以N-层2以与通常的降低表面势场条件一致的方式形成，有必要使P-层4b和N-层6尽可能地浅，不至大幅度地偏离NMOSFET区域中的三重降低表面势场条件。
但是，在降低表面势场条件中，由于规定了积分浓度的上限，所以在本结构中仅仅在积分浓度降低的方向产生偏移，因此不成为致命的问题，进而，由于还有通过仅仅在器件形成部分将N-区6的长度(降低表面势场长度)取得较长而赢得耐压容限等的措施，所以不成为大的问题。
与此相对照，三重降低表面势场条件的最佳范围比通常的降低表面势场窄，必须进行正确的工艺控制，而在图6A等的结构中，由于尽可能不制成三重降低表面势场结构即可，所以有容易制作的优点。
再有，图6A与图3A相对应，图6B与图3B相对应。
在以上的实施方式1中，分离形成NMOSFET的区域和N-区2的P-区4b例如如图11所示，可利用SiO2掩模M1和抗蚀剂S1而容易地形成。即，采用高能注入形成埋入N-区6下方的P-区4b，通过使形成了此时的掩模M1的区域的注入深度与N-外延层2的Si表面相一致，可形成碗状的P-区4b。这样一来，用一次离子注入工序即可形成将N-区6与N-区2分离的P-区4b，可压低工艺成本。
实施方式2
实施方式2的半导体器件是在实施方式1中说明过的图3A所示的半导体器件中，如图7所示，在2个NMOSFET之间设置由N-区6a和N+区7c构成的N型分离层，除此以外均与图3A同样地构成。此处，N-区6a和N+区7c分别与NMOSFET的N-区6和N+区7a分离地设置，在N-区6a与N-区6之间以及在N+区7c与N+区7a之间分别夹持P-区4b而存在。
在以上那样构成的实施方式2的半导体器件中，由于存在设置于2个NMOSFET间的独立的N-区6a和N+区7c，所以起因于结电容的相互的电容耦合消失，在过渡特性中可防止相互干涉，更加正确的工作成为可能。
实施方式3
实施方式3的半导体器件是在实施方式1中说明过的图3B所示的半导体器件中，如图8所示，在2个NMOSFET之间设置由P-区4d构成的P型分离层，除此以外均与图3B同样地构成。此处，P-区4d分别与用于形成NMOSFET的P区4分离地设置，在P-区4d与P区4之间分别夹持N-外延层2而存在。
在以上那样构成的实施方式3的半导体器件中，由于存在设置于2个NMOSFET间的独立的P-区4d，所以起因于结电容的相互的电容耦合消失，在过渡特性中可防止相互干涉，更加正确的工作成为可能。
再有，在图6B所示的结构中，对每个NMOSFET形成P区4，通过相互保持距离，可减小起因于结电容的相互的电容耦合，而在本实施方式3中，通过在P区4间设置P-区4d，可不增大2个P区4间的距离地减小相互的耦合。
实施方式4
实施方式4的半导体器件如图9所示，是在实施方式1的半导体器件(图1)中，形成P-区4b作为埋入N-外延层2内部的埋入层，在N+区7a与N+区7b之间添加P区29而形成，除此以外均与实施方式1同样地构成。再有，埋入N-外延层2内部的P-区4b也可以在进行用于形成P-区4b的离子注入后，再形成N-外延层2以便进行外延生长，也可以用高能注入直接形成P-区4b。
此处，由于有必要在N+区7a与7b之间用P型区隔断，所以添加P区29，而如果P-区4b耗尽，就没有向N-外延层2的电流漏泄，因而在反向偏置施加时，如图9所示，P区29不至耗尽，即使处于浮置状态亦可。
在实施方式1的优选状态下，有必要取N-外延层2、P-区4b和N-区6的浓度平衡，而由于按照本实施方式4的结构，只要N-外延层2与P-区4b的关系最佳化即可，所以工艺最佳化更为简便。
实施方式5
实施方式5的半导体器件如图10A所示，是在实施方式4的半导体器件中，通过扩散形成P区29，使之与P区3同样地达到P型衬底1的P-层，进而，为了保持与P-衬底1之间的耐压，添加N+埋入区14，除此以外均与实施方式4同样地构成。
在以上的实施方式5的半导体器件中，在反向偏置施加时，如图9所示，P区29的电位下降直至P-区4b耗尽为止，成为浮置状态。按照以上的实施方式5，例如，由于可用同一工序形成P区29与P区3，所以工艺成本的降低成为可能。
再有，本实施方式5的结构即使是用P埋入区3a和P区3b构成P区3的情况，也可应用。
实施方式6
实施方式6的半导体器件如图12所示，取代实施方式1的N-外延层2，通过扩散形成N-扩散层20，在该N-扩散层20中与实施方式1同样地构成NMOSFET和CMOS。
如此构成的实施方式6的驱动电路由于无需形成P区3，而且采用了工艺成本比外延生长低廉的扩散，所以工艺成本的降低成为可能。该方法也可适用于实施方式4等，可取得同一效果。
实施方式7
在实施方式7的半导体器件中，如图13A所示，在P型衬底1上设置浓度调整为满足降低表面势场条件的N-埋入区16，在其上形成用于形成NMOSFET的P-层15和作为形成CMOS的区域的N层17，在P-层15中形成NMOSFET，在N层17上形成与CMOS连接的浮置电源电极13。在该实施方式7的驱动电路中，也与实施方式1一样，在P-层15中形成的NMOSFET被P-层15包围，与浮置电源电极13完全分离，取得与实施方式1同样的作用效果。
另外，在以上构成的实施方式7的驱动电路中，当增强反向偏置时，如图13B所示，发生耗尽，可得到高耐压，而且在本结构中，由于N-区6直接形成于P-层15中，所以具有用于使降低表面势场条件最佳化的浓度调整比实施方式1容易的优点。
实施方式8
实施方式8的半导体器件如图14A所示，是在实施方式7的半导体器件中，附加达到N-埋入区16的N区18，除此以外均与实施方式7同样地构成。在该实施方式8中，在内置多个NMOS的情况下，与图3A所示的结构同样地，为源电极共用的结构，但也可用N区18将P区4a与P-衬底1分离。然而，在实施方式8的驱动电路中，在增强了反向偏置的状态下，如图14B所示，N-区6、P-层15、N-埋入区16分别耗尽，N区18耗尽或处于浮置状态(图14B示出浮置状态)。由此，各自独立地保持多个NMOSFET的源极电位成为可能，也可对每个NMOS在源极侧检测出流过器件的电流。
实施方式9
实施方式9的半导体器件如图15所示，通过在实施方式1的N+区7a的内部形成P+区19，从而取代NMOSFET，做成绝缘栅双极晶体管(IGBT)，除此以外均与实施方式1同样地构成。
这样，通过将NMOSFET做成为绝缘栅双极晶体管，从而与实施方式1相比，可使来自P+区19的空穴电流注入所引起的导通电流大幅度增加。另外，虽然该IGBT在导通状态下从P+区19注入空穴，但该空穴因P-区4b所形成的势垒而无法流出到P-区4b以外。
此外，如图3B所示，由于只要独立地构成P-区4b就不发生多个IGBT间的相互漏泄，所以可用本结构的IGBT分别置换图4的2个NMOS31。另外，以上的说明虽然以实施方式1为基础进行了说明，但也可在实施方式4～8中，将NMOSFET变更为绝缘栅双极晶体管，在实施方式1中，可得到与在实施方式1中进行了置换的情形同样的作用效果。

Claims (16)

1.一种半导体器件，设置在P型衬底上，在该P型衬底的一个主面的表面区域具有N-区、以及在该N-区的一部分或与该N-区邻接设置的P区，其特征在于，
该半导体器件包含半导体元件，该半导体元件具有：在上述P区的表层部的一部分相互分离设置的第1N型区和第2N型区；在上述第1N型区上设置的第1电极；在上述第2N型区上设置的第2电极；以及在上述第1N型区与上述第2N型区之间的上述P区的表面设置的栅电极，
上述第1N型区和上述第2N型区被上述P区包围，与上述N-区分离。
2.如权利要求1所述的半导体器件，其特征在于，包含电平移动电路，该电平移动电路具有：上述半导体元件；在上述N-区的表面上从上述P区分离设置的浮置电源电极；以及连接于上述第2电极与上述浮置电源电极之间的电阻。
3.如权利要求2所述的半导体器件，其特征在于，
包含2个以上的上述电平移动电路。
4.如权利要求3所述的半导体器件，其特征在于，
与上述各电平移动电路中的各半导体元件相对应的上述P区分别在上述N-区中互相分离地设置。
5.如权利要求1所述的半导体器件，其特征在于，
上述P区具有：设置有上述第1N型区的第1P区、以及设置有上述第2N型区的第2P区。
6.如权利要求5所述的半导体器件，其特征在于，
上述P区还具有：设置于上述第2电极与上述浮置电源电极之间的、连接于上述第2P区上的第3P区。
7.如权利要求6所述的半导体器件，其特征在于，
在上述P型衬底与上述N-区之间设置有接合于上述第3P区上的N+层。
8.如权利要求1～7中的任一项所述的半导体器件，其特征在于，
上述N-区是从上述P型衬底的上述一个主面扩散N型杂质而成的N型扩散层，上述P区由上述P型衬底的表面区域构成。
9.如权利要求1～7中的任一项所述的半导体器件，其特征在于，
在上述N-区和上述P区与上述P型衬底之间具有N-埋入区。
10.如权利要求1～7中的任一项所述的半导体器件，其特征在于，
在上述第2N型区的一部分上设置P+区，具有连接于上述P+区上的第3电极以取代上述第2电极。
11.如权利要求1～7中的任一项所述的半导体器件，其特征在于，
在上述第2N型区与形成有上述栅电极的上述P区之间具有N-降低表面势场区，在该N-降低表面势场区与上述P型衬底之间，从上述P型衬底一侧起依次设置上述N-区和上述P区，设定重叠在该上述P型衬底上的上述N-区、上述P区、上述N-降低表面势场区的杂质浓度，使得表面的电场变得均一。
12.如权利要求11所述的半导体器件，其特征在于，
与形成上述半导体元件的区域邻接，在上述P型衬底上具有由从该衬底起依次重叠的第1N型层、P型层、第2N型层构成的层叠结构，设定该第1N型层、该P型层、该第2N型层的杂质浓度，使得表面的电场变得均一。
13.如权利要求11所述的半导体器件，其特征在于，
上述N-区的表面与形成上述半导体元件的P区邻接并露出。
14.如权利要求3所述的半导体器件，其特征在于，
在上述P区设置2个上述半导体元件，在该2个上述半导体元件之间的上述P区设置N型分离层。
15.如权利要求4所述的半导体器件，其特征在于，
包含2个上述半导体元件，该2个半导体元件设置于在上述N-区互相分离设置的上述P区中，在位于该分离的P区之间的上述N-区设置P型分离层。
16.如权利要求9所述的半导体器件，其特征在于，
设置接合于上述N-埋入区上的N型区，利用上述N-埋入区和上述N型区将上述P型衬底与上述P区分离。
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