CN1933333A - 动态输入的建立/保持时间改良机制 - Google Patents

动态输入的建立/保持时间改良机制 Download PDF

Info

Publication number
CN1933333A
CN1933333A CN200610087068.3A CN200610087068A CN1933333A CN 1933333 A CN1933333 A CN 1933333A CN 200610087068 A CN200610087068 A CN 200610087068A CN 1933333 A CN1933333 A CN 1933333A
Authority
CN
China
Prior art keywords
channel transistor
sampling
threshold value
switch threshold
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200610087068.3A
Other languages
English (en)
Other versions
CN1933333B (zh
Inventor
夏浚
戎博斗
刘士晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Etron Technology Inc
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Publication of CN1933333A publication Critical patent/CN1933333A/zh
Application granted granted Critical
Publication of CN1933333B publication Critical patent/CN1933333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明提供一种取样数字输入信号的新方法。该方法包含有取样一经由一第一数字缓冲器处理的数字输入。其取样动作是于一***时钟信号的上升缘进行。更新一第二数字缓冲器的切换临界值。取样经由第二数字缓冲器处理的数字输入。其取样动作是于***时钟信号的下降缘进行。更新第一数字缓冲器的切换临界值。本发明尚因而可以提供一种数字取样电路。

Description

动态输入的建立/保持时间改良机制
技术领域
本发明是有关于一种数字电路，尤指一种具有动态调整建立/保持时间功能的数据取样电路。
背景技术
数据取样电路(sampling circuit)在数字电路技术中被广泛的使用。在数据取样电路中，数据信号的状态(高电位或低电位)在与时钟信号一致的周期性时间点被撷取。请参阅图1，是一典型数据取样电路10的示意图。该电路10中，一输入信号(DATA)14经由两个信号路径DATAPATH1及DATAPATH2被传递处理。信号路径DATAPATH1包含有两个反相缓冲器42及46，可产生一内部信号(DATA1)26。信号路径DATAPATH2包含有两个反相缓冲器54及58，可产生一内部信号(DATA2)30。由于反相缓冲器的使用，输入信号DATA 14只需驱动各路径第一个反相缓冲器42、54的电感性负载，即可经由很短的路径输入到各缓冲器中。缓存器REG150及REG2 62是基于***时钟信号CLK 66用以对DATA1 26及DATA2 30进行周期性取样。缓存器REG1 50于时钟信号CLK 66的上升缘(rising edge)对DATA1 26进行取样，产生一取样输出信号DATA_OUT1 34。相反的，缓存器REG2 62于时钟信号CLK 66的下降缘(falling edge)对DATA2 30进行取样，产生一取样输出信号DATA_OUT2 38。
该取样电路10的时序表现如图所示。其中，内部信号DATA1 26与DATA2 30随输入信号DATA 14而变化。取样输出信号DATA_OUT1 34与DATA_OUT2 38则分别随内部信号DATA1 26与DATA2 30而变化。但输出取样信号DATA_OUT1 34是于***时钟信号CLK 66的上升缘变化，而DATA_OUT2 38则于***时钟信号CLK 66的下降缘变化。几处重要的时序点分别标示为70、72、74及78。为了使取样缓存器REG1 50及REG2 62能正确的对输入信号DATA 14进行取样，输入信号DATA 14必须在时钟信号CLK 66取样缘(sampling edge)位置的前后维持一时间区间为固定值。此一取样区间(sampling window)一般是由信号的建立及保持区间(setup and hold window)所定义。亦即，输入信号DATA 14必须在时钟信号CLK 66取样缘的前一段时间建立，并且需在时钟信号CLK 66之后保持一段时间，以确保其状态可被正确取样。在本例中，该数据在上升缘的建立时间tsr 70及该数据于时钟信号上升缘的保持时间thr 74，是为上升缘取样由输入信号DATA 14产生输出取样信号DATA_OUT1 34的临介参数(critical parameter)。同样的，该数据在下降缘的建立时间tsf 72及该数据在时钟信号下降缘的保持时间thf 78，是为下降缘取样由输入信号DATA 14产生输出取样信号DATA_OUT2 38的临介参数。
在多数的情况中，输入信号DATA 14并未能与***时钟信号CLK 66完美的同步。故而输入信号DATA 14信号缘变化发生的时序位置将可能非常接近时钟信号CLK 66的取样缘(上升或下降)。其中所标示的建立及保持时间70、72、74及78可能会违反标准，进一步造成数据取样错误。另一点需注意的是反相缓冲器42、46、54及58会在输入信号DATA 14与内部信号DATA1 26及DATA230之间产生固定的延迟。故原本可利用反相缓冲器42、46、54及58的帮助使信号状态保持较长的时间来满足取样缘的建立/保持时间的方式，在输入信号DATA 14的信号缘于时钟信号CLK 66的相对位置改变时将会失去作用。因此动态调整数字取样电路的建立及保持时间的方法即为本发明的主要目的。
数个关于输入缓冲及数据路径的先前技术的发明。美国专利US6,411,150中Williams揭露一种具有可动态控制切换临界值的输入缓冲器。一缓存器用以储存输入缓冲器的可程序状态。利用开关控制缓冲电路的切换临界值。该开关系基于缓存器的状态而为致能或禁能。美国专利US 5,506,534中Guo等人揭露一种可调延迟的延迟电路。利用MOS晶体管做为高电阻值的电阻器使用，令MOS晶体管导通或关闭来调整延迟。美国专利US 6,650,190中Jordon等人揭露一种具有延迟调整组件的环型振荡器电路。提供一精细升压信号至各延迟单元，利用MOS负载装置的闸极电压来调整延迟。美国专利US 4,618,788中Backes等人揭露一种集成电路装置的可调延迟电路。
发明内容
本发明的主要目的，在于提供一种高效率数字取样电路。
本发明的次要目的，在于提供一种增进数字取样效能的方法。
本发明的又一目的，在于提供一种动态调整反相缓冲器切换临界值的方法，可用以增进数字取样电路的建立和保持效能者。
本发明的又一目的，在于提供一种最佳化数字信号的建立和保持效能的方法。
本发明的又一目的，在于提供一种具有可动态调整建立和保持时间的数字取样电路。
本发明的又一目的，在于提供一种电路，其建立和保持时间是利用取样数据的回馈而动态调整反相缓器的切换临界值达到最佳化者。
为达成上述目的，本发明提供一种取样数字输入信号的方法。该方法包含有下列步骤，取样一经由一第一数字缓冲器处理的数字输入信号。该取样动作是于一***时钟信号的上升缘进行。一第二数字缓冲器的切换临界值将被更新。该经过该第二数字缓冲器处理的数字输入信号传递被取样。该取样动作是于该***时钟信号的下降缘进行。该第一数字缓冲器的切换临界值将被更新。
本发明尚提供一种数字取样装置。该装置包含有一第一数字缓冲，具有一输入端、一输出端及多数个串联的数字反相器，各数字反相器具有一可调的切换临界值。一第一取样缓存器是用以于一***时钟信号的上升缘产生该第一数字缓冲器输出的一第一取样信号。一第二数字缓冲，具有一输入端、一输出端及多数个串联的数字反相器，各数字反相器具有一可调的切换临界值。第一及第二数字缓冲器的输入端输入相同的信号。一第二取样缓存器是用以于一***时钟信号的下降缘产生该第二数字缓冲的一第二取样信号。该第一数字缓冲器的切换临界值是基于该第二取样信号而调整。该第二数字缓冲器的切换临界值是基于该第一取样信号而调整。
附图说明
图1：是现有技术取样一数字数据信号的数据路径；
图2：是本发明第一较佳实施例取样一数字数据信号的数据路径结构；
图3：是本发明第二较佳实施例取样一数字数据信号的方法；
图4：是本发明第三较佳实施例的具有可调切换临界值的反相缓器；
图5A及图5B：是本发明反相缓冲器的可调切换临界值功能；
图6：是本发明第一较佳实施例取样一数字数据信号的数据路径结构；
图7A、图7B及图7C：是分别为本发明第四、第五及第六较佳实施例显示各式具有可调切换临界值的反相缓冲器。
具体实施方式
本发明的较佳实施例揭露一种增进数字取样电路效能的方法、一种利用回馈机制动态调整建立/保持时间的取样电路及一种具有动态可调切换临界值的反相缓冲器。熟习该项技艺者将可了解本发明可在不偏离其范围的情况下被应用及延伸。
请参阅图2，是本发明第一较佳实施例的示意图。本发明中数个重要的特征将于下述说明及讨论。一数据取样电路100以示意图的方式显示于图中。该电路100的时序表现亦以时序图的方式显示。该数据取样电路100包含有两个数据路径，即DATAPATH1及DATAPATH2用以缓冲数据信号DATA 114。缓存器REG1 150及REG2 162是分别用以于***时钟信号CLK 166的上升缘及下降缘取样数据信号DATA 114。该电路100包含数个本发明独有的特征，相对于现有技术可提供重大的改良及优点。首先，数据路径DATAPATH1中的反相缓冲器142及146与DATAPATH2中的反相缓冲器154及158具有可调的切换临界值，在图中以有箭头穿过的反相器表示。其次，取样数据值DATA_OUT1 134及DATA_OUT2 138是用以控制反相缓冲器142、146、154及158切换临界值调整的机制。再者，上升缘取样的输出DATA_OUT1 134是回馈到数据路径DATAPATH2，用以产生下降缘取样所需的输入数据DATA2 130，而下降缘取样的输出DATA_OUT2 138是回馈到数据路径DATAPATH1，用以产生上升缘取样所需的输入数据DATA1126。
该电路100包含有一第一数字缓冲器142及146，其输入端连接数据DATA输入端114，其输出端可输出数据DATA1 126。该第一数字缓冲包含有多数个串联的数字反相器。在此实施例中，使用两个数字反相器142及146。各数字反相器142及146分别具有一可调切换临界值。一第一取样缓存器REG1 150是用以于***时钟信号CLK 166的上升缘取样该第一数字缓冲器的输出数据DATA1 126，产生一第一取样数据DATA_OUT1134。一第二数字缓冲器154及158具有输入DATA 114的输入端及输出DATA2 130的输出端，包含有复数字串联的数字反相器154及158，各反相器具有可调切换临界值。第一及第二数字缓冲的输入端输入相同的数据信号DATA 114。一第二取样缓存器REG2 162是用以于***时钟信号CLK 166的下降缘取样该第二数字缓冲器输出的DATA2 130，产生一第二取样数据DATA_OUT2 138。该第一数字缓冲器142及146是基于该第二取样资料DATA_OUT2 138而调整其切换临界值。该第二数字缓冲器154及158是基于该第一取样资料DATA_OUT1 134而调整其切换临界值。该缓存器REG1 150及REG2 162是包含资料正反器(flip-flop)或D型正反器(DFF)为较佳。
在本发明中，反相缓冲器142、146、154及158是于低切换临界值及高切换临界值等两个状态下作业。反相缓冲器的切换临界值是定义为可使一反相器的输出状态由高电位变成低电位或由低电位变为高电位的直流电压值。当输入电压低于切换临界值时，该反相器的输出是由一PMOS晶体管驱动至高电位供应值(VCC)。当输入电压高于切换临界值时，该反相器的输出是由一NMOS晶体管驱动至低电位供应值(VSS)。当输入电压等于切换临界值时，则该反相器的输出将位于VCC与VSS之间。
在现有技术中，其反相缓冲器的切换临界值是为一固定的特征值，主要是与NMOS及PMOS晶体管的相对大小有关。举例而言，若两个晶体管都具有最小的闸极长度(即以最小宽度的多晶硅线通过晶体管的作业区)，则其切换临界值是由晶体管的相对宽度所建立。由于CMOS技术的不同，NMOS和PMOS晶体管的相对跨导(transconductance)也可能不同。然而，若NMOS及PMOS晶体管是以相反但近似的方式运作，且具有相等的宽度，则该反相器的切换临界值将被设定为供应电压的中间值：
                   VSWTH＝(VCC-VSS)/2
在现有技术中，如图1所示的反相缓冲器42、46、54及58，其切换临界值是为一定值。在本发明如图2所示的实施例中，则反相缓冲器142、146、154及158的切换临界值并非固定的。且，其切换临界值是可被动态控制。本发明的电路100是利用改变各反相缓冲器中反相器序列的NMOS及PMOS装置的有效宽度而动态改变其切换临界值。该新型式反相缓冲器结构临界值的可调性是显示于图4中，并于本说明书稍后的部分加以说明。
如上所述，该数字取样电路100回馈其取样输出DATA_OUT1 134及DATA_OUT2 138至输入的数据路径DATAPATH1及DATAPATH2，分别用以控制反相缓冲器142、146、154及158的切换临界值。各数据路径的切换临界值经由取样资料的控制所调整状况是显示于表1中。
  DATA_OUT1＝0   DATAPATH2 VSWTH＝LOW
  DATA_OUT1＝1   DATAPATH2 VSWTH＝HIGH
  DATA_OUT2＝0   DATAPATH1 VSWTH＝LOW
  DATA_OUT2＝1   DATAPATH1 VSWTH＝HIGH
表1数据路径切换临界值与取样数据的关系。
利用表1所建立的规则，本发明提供反相缓冲器切换临界值的回馈控制，以增加该电路100的建立和保持能力。
本发明的时序表现是显示于图2中。输入数据DATA 114是如图所示，于一时间区间中在低电位状态及高电位状态之间变化。***时钟信号CLK 166则为一周期性信号，其与数据信号DATA 166的关系，是同步但具有一偏移量。数据信号DATA1 126及DATA2 130各代表数据信号DATA 114的一种缓冲版本。然而，在本发明中，数据信号DATA1 126及DATA2 130实质上会因该动态的切换临界值而有所不同。
时序图部分是该电路100时序表现的范例，并将于以下进行描述。首先，数据信号DATA 114位于低电位状态，并保持相当的时间。故DATA_OUT1 134及DATA_OUT2 138两者皆位于0的状态。根据表1的规则，则数据路径DATAPATH1的缓冲器将被偏压至一低切换临界值。在本实施例中，各数据路径分别包含有两个反相缓冲器。举例而言，要使数据路径DATAPATH1的切换临界值为低电位，可令第一个反相缓冲器142的切换临界值为低电位，而第二个反相缓冲器146的切换临界值则为高电位。以类似的方式，令第一个反相缓冲器154的切换临界值为低电位，而第二个反相缓冲器的切换临界值为高电位时，则数据路径DATAPATH2可被偏压至一低切换临界值。
之后，数据信号DATA 114由低电位转变为高电位。数据信号DATA1126及DATA2 130亦因此由低电位转变为高电位。由于VSWTH是为低电位，故数据信号DATA 1126及DATA2 130的改变将会比VSWTH为固定的供应电压中间值的状态要快。于图中，VSWTH为固定值时，其数据信号DATA1 126及DATA2 130的时序表现是以虚线表示，而可动态调整VSWTH值的实际时序表现则以实线表示。由图标可知，输入数据DATA 114的第一个转换点因切换临界值调整的效应，造成在缓存器REG1 150及REG2162处较快的变换到高电位状态。此效应的另一个描述方式，即先前的状态(低电位)相对于***时钟信号CLK 166被缩短，或者说新的状态(高电位)被加长。利用加长或缩短输入信号前一状态或新的状态相对于时钟信号166的长度，本发明可有效增进电路100的建立和保持能力。此效应对于输入数据DATA 114后续转换点的效果将于后续描述。
输入数据DATA 114在接下来的转换点由高电位改变为低电位。在此一转换中，DATA_OUT1 134及DATA_OUT2 138皆为高电位状态，故各数据路径的VSWTH皆被偏压为高电位。则DATA1 126在标示为180的转换点比其VSWTH为供应电压的中间值时较快地由高电位变为低电位。输入数据DATA 114的转换造成DATA1的转换点180发生于非常接近时钟信号CLK 166的下一个上升缘的位置。若无VSWTH的动态调整，则上升缘数据的建立时间tsr将会不足。动态调整其VSWTH，则tsr可符合需求。
在接下来的转换点，输入数据DATA 114由低电位转变为高电位，导致DATA2 130于标示为188的转换点由低电位转变至高电位。在转换点之前，DATA_OUT1为低电位状态，故数据路径DATAPATH2的VSWTH为低电位。因此，DATA2 130较快地由低电位转变到高电位。此例中，输入数据DATA 114的转换点发生于非常接近时钟信号166下降缘的位置。若无VSWTH的动态调整，则下降缘数据的建立时间tsf将会不足。动态调整其VSWTH，则tsf可符合需求。
在标示191处，输入数据DATA 114于短暂的低电位状态后转变为高电位。此时DATA_OUT2于高电位状态，故其VSWTH为高电位。则DATA1126于标示191处的转换缘将被延迟。原本在固定临界值状态下会太短的上升缘数据保持时间thr190将可达到需求值。在标示193处，输入数据114于一短暂高电位状态后转变为低电位。DATA_OUT1为低电位，故其VSWTH为低电位。则DATA2 130于标示193处的转换缘将被延迟。原本在固定临界值状态下会太短的下降缘数据保持时间thf 190将可达到需求值。
请参阅图3，是本发明的第二较佳实施例。该第二较佳实施例显示本发明数字取样的一般性方法。首先，在***时钟信号的上升缘取样一经由一第一数字缓冲器处理的数字输入，如步骤210。其次，基于该第一数字缓冲器的取样结果，调整一第二数字缓冲器的切换临界值，如步骤220。第三，在***时钟信号的下降缘取样经由该第二数字缓冲器处理的相同的数字输入，如步骤230。第四，基于第二数字缓冲器的取样结果，调整该第一数字缓冲器的切换临界值，如步骤240。重复整个流程，使各数字缓冲器的切换临界值可不断基于其相对信号路径的最新取样结果而进行更新。
请参阅图4，是本发明的第三较佳实施例。图中显示本发明反相缓冲器300的一较佳实施例。另外尚有其它反相缓冲器的较佳实施例显示于图7A、图7B及图7C中。请再参阅图4，该反相缓冲器300是包含有一具有一上供应端UT 344及一下供应端LT 348的CMOS反相器313。其中，该CMOS反相器313包含有一N通道晶体管N1 316及一P通道晶体管P1 312，其汲极共连接而形成其输出端OUT 340，闸极则共连接而形成其输入端IN 336。P通道晶体管312的源极为反相器的上供应端UT344。N通道晶体管316的源极为反相器的下供应端LT 348。第一及第二P通道晶体管P2 320及P3 324分别可切换连接于该CMOS反相器的上供端UT 344与一上供应电压VCC 304之间。第一及第二N通道晶体管N2 328及N3 332分别可切换连接于该CMOS反相器的下供端LT 348与一下供应电压VSS 308之间。第一N通道晶体管N2328与第一P通道晶体管P2320的闸极分别连接至一相同的控制信号CNTL 352。第二N通道晶体管N3 332与第一P通道晶体管P3 324的闸极分别连接至一相同的控制信号CNTLB 356。
其中，第二P通道晶体管P2 320的宽度远大于第二P通道晶体管P3324。同样的，第一N通道晶体管N2 328的宽度远大于第二N通道晶体管N3 332。第一N信道及P信道晶体管N2及P2的宽度是以大于第二N信道及P信道晶体管N3及P3的100倍为较佳。另一较佳的情形为N2及P2约大于N1及P1的10倍宽，而N1及P1约大于N3及P3的10倍宽。这些比例将会因N信道及P信道晶体管的设计及装置的特征表现而有所不同。另外，控制信号CNTL 352及CNTLB 356之间的关系为CNTL恒与CNTLB相反。在此条件的下，每个给定的时间点，其状态为CNTL为高电位(VCC)而CNTLB为低电位(VSS)或CNTL为低电位(VSS)而CNTLB为高电位(VCC)。最后，在本发明中，控制信号CNTL及CNTLB是可因取样电路中反相缓冲器的配置因素而连接到信号DATA_OUT1、DATA_OUT1B、DATA_OUT2或DATA_OUT2B的中的任一个。此一特征将于图6中详述。
请参阅图7、图7B及图7C，是分别为本发明第四、第五及第六较佳实施例具有可调切换临界值的反相缓冲器。在图4所示实施例中，该反相器313是位于P信道装置P2320及P3324与N信道装置N2328及N3332之间。然而，图7所示实施例450中，反相晶体管对P1 452及N1 462是分开设置。可变长度的P通道晶体管P2 454及P3 456是设置于P1 452与N1 462之间。可变长度的N通道晶体管N2 464及N3 466是设于N1 462的下。请参阅图7B，在第五较佳实施例480中，反相对P1 482及N1 492是由P通道可变长度对P2 484及P3 486与N通道可变长度对N2 494及N3 496所分隔。请参阅图7C，在第六较佳实施例510中，反相对P1 516及N1 526是由N通道可变长度对N2 522及N3 524所分隔。P通道可变长度对P2 512及P3 514是位于P1 516的上。
请参阅图5A及图5B，是本发明反相缓冲器的切换临界值表现示意图。请参阅图5A，图中显示控制信号CNTL 352为低电位(VSS)而CNTLB356为高电位(VCC)时的状况。在此条件下，第一P通道晶体管P2 320为导通(ON)，第二P通道晶体管P3 324为断路(OFF)，第一N通道晶体管N2 328为断路(OFF)，而第二N通道晶体管N3 332则为导通(ON)。此时，电流370由VCC 304经P2 320、反相器P1 312及N1 316与N3 332至VSS308。P通道晶体管P1 312及P2 320的有效晶体管宽度为10。N通道晶体管N1 316及N3 332的有效晶体管宽度为1。因此，该反相缓冲器的效能将倾向P信道装置。在此效应下，其切换临界值为高电位(HIGH)或大于供应电压的中间值。
请参阅图5B，图中显示控制信号CNTLB 356为低电位(VSS)及CNTL352为高电位(VCC)时的状况。在此条件下，第一P通道晶体管P2 320为断路(OFF)，第二P通道晶体管P3 324为导通(ON)，第一N通道晶体管N2 328为导通(ON)，而第二N通道晶体管N3 332则为断路(OFF)。此时，电流375由VCC 304经由P3 324、反相器P1 312及N1 316与N2 328至VSS 308。P通道晶体管P1 312及P3 324的有效晶体管宽度为1。N通道晶体管N1 316及N2 328的有效晶体管宽度为10。因此，该反相缓冲器的效能将倾向N信道装置。在此效应下，其切换临界值为低电位(LOW)或小于供应电压的中间值。
请参阅图6，是本发明第一较佳实施例400另一方式的示意图。图中清楚描述反相缓冲器的细节及反相缓冲器与取样输出间的关系。输入数据474经上方包含有两个反相器I1 412及I2 416的数据路径处理后产生data1 478。输入数据DATA 474亦经由下方包含有两个反相器I3 428及I4432的数据路径处理后产生data2 486。各反相器分别由第一及第二p通道晶体管供应电位VCC 404及由第一及第二N通道晶体管供应电位VSS408，以形成如图4所示的可调切换临界值的反相缓冲器。data1信号478经缓存器REG1 420于***时钟信号CLK 466的上升缘取样后，产生DATA_OUT1信号480。data2信号486经缓存器REG2 436于***时钟信号CLK 466的下降缘取样后，产生DATA_OUT2信号488。
DATA_OUT1信号480连接至一反相器I6 440，用以产生一反相信号DOUT1B 482。DATA_OUT2信号488连接至一反相器I5 424，用以产生一反相信号DOUT2B 490。DATA_OUT1 480及DOUT1B 482连接至data2486信号路径的反相缓冲器。DATA_OUT2 488及DOUT2B 490连接至data1 478信号路径的反相缓冲器。在data1信号路径中，第一个反相缓冲器包含有反相器I1 412，且DOUT2B 490连接至第一组N信道及P信道晶体管，DATA_OUT2 488连接至第二组N信道及P信道晶体管。第二个反相缓冲器包含有反相器I2 416，且DATA_OUT2及DOUT2B信号以相反的方式连接。相似的，在data2信号路径中，第一个反相缓冲器包含有反相器I3 428，且DOUT1B 482连接至第一组N信道及P信道晶体管，DATA_OUT1 480连接至第二组N信道及P信道晶体管。第二个反相缓冲器包含有反相器I4 432，且DATA_OUT1及DOUT1B信号以相反的方式连接。
以下摘要说明本发明的优点。本发明完成一高效率的数字取样电路。本发明提供一可增进数字取样效能的方法。本发明利用动态调整反相缓冲器的切换临界值的方法而可增进数字取样电路的建立及保持效能。
如上述各实施例所示，本发明所提供新颖的方法及装置是有别于习知技术而为较佳且可大量制造者。
虽然本发明已参照较佳的实施例加以显示及说明，但熟习该项技艺者将可了解其于形式及细节上的各式变化，皆应包含于本发明的精神与范围的中。

Claims (25)

1.一种取样一数字输入信号的方法，其特征在于该方法包含：
取样一经由一第一数字缓冲器处理的数字输入，该取样动作是于一***时钟信号的上升缘进行；
更新一第二数字缓冲器的切换临界值；
取样该经由该第二数字缓冲器处理的数字输入，该取样动作是于该***时钟信号的下降缘进行；及
更新该第二数字缓冲器的切换临界值。
2.如权利要求1所述的方法，其特征在于，若该第二取样为低电位状态，该第一切换临界值是设定为一低电位准位；若该第二取样为高电位状态，则该第一切换临界值是设定为一高电位准位。
3.如权利要求1所述的方法，其特征在于，若该第一取样为低电位状态，该第二切换临界值是设定为低电位准位；若该第一取样为高电位状态，则该第二切换临界值是设定为一高电位准位。
4.如权利要求1所述的方法，其特征在于，所述该第一及第二数字缓冲器各包含有：
一第一P通道晶体管；
一第一N通道晶体管；
一对汲极与源极共连接的P通道晶体管；及
一对汲极与源极共连接的N通道晶体管；其中该第一P通道晶体管、第一N信道晶体管、P信道晶体管对及N信道晶体管对是串联连接于一上供应电压与一下供应电压之间；其中第一P信道及N信道晶体管的闸极是连接至相同的输入信号；该N信道晶体管对中的一N信道晶体管及该P信道晶体管对中的一P通道晶体管的闸极是连接至一控制信号；该N信道晶体管对的另一N信道晶体管与该P信道晶体管对的另一P通道晶体管的闸极是连接至该控制信号的一反相信号。
5.如权利要求4所述的方法，其特征在于，所述该上供应电压是为一电源供应器；该下供应电压是为一集成电路装置的接地参考点。
6.如权利要求4所述的方法，其特征在于，所述该P通道晶体管对中的各P通道晶体管的有效宽度是不相等。
7.如权利要求4所述的方法，其特征在于，所述该N通道晶体管对中的各N通道晶体管的有效宽度是不相等。
8.如权利要求4所述的方法，其特征在于，所述各步骤的取样动作是以正反器执行。
9.一种数字取样装置，其特征在于包含有：
一第一数字缓冲器，具有一输入端及一输出端，并包含有多数个串联的数字反相器，各数字反相器分别具有一可调的切换临界值；
一第一取样缓存器，可于一***时钟信号的上升缘对该第一数字缓冲器的输出进行取样，产生一第一取样；
一第二数字缓冲器，具有一输入端及一输出端，并包含有多数个串联的数字反相器，各数字反相器分别具有一可调的切换临界值；其中该第一及第二数字缓冲器输入相同的信号；及
一第二取样缓存器，可于***时钟信号的下降缘对该第二数字缓冲器的输出进行取，产生一第二取样；其中该第一数字缓冲器的切换临界值是基于该第二取样而调整；该第二数字缓冲器的切换临界值是基于该第一取样而调整。
10.如权利要求9所述的装置，其特征在于，若该第二取样为低电位状态，该第一切换临界值是设定为一低电位准位；若该第二取样为高电位状态，则该第一切换临界值是设定为一高电位准位。
11.如权利要求9所述的装置，其特征在于，若该第一取样为低电位状态，该第二切换临界值是设定为一低电位准位；若该第一取样为高电位状态，则该第二切换临界值是设定为一高电位准位。
12.如权利要求9所述的装置，其特征在于，所述该第一及第二数字缓冲器分别包含有：
一第一P通道晶体管；
一第一N通道晶体管；
一对汲极与源极共连接的P通道晶体管；及
一对汲极与源极共连接的N通道晶体管；其中该第一P通道晶体管、第一N信道晶体管、P信道晶体管对及N信道晶体管对是串联连接于一上供应电压与一下供应电压之间；其中第一P信道及N信道晶体管的闸极是连接至相同的输入信号；该N信道晶体管对中的一N信道晶体管及该P信道晶体管对中的一P通道晶体管的闸极是连接至一控制信号；该N信道晶体管对的另一N信道晶体管与该P信道晶体管对的另一P通道晶体管的闸极是连接至该控制信号的一反相信号。
13.如权利要求12所述的装置，其特征在于，所述该上供应电压是为一电源供应器；该下供应电压是为一集成电路装置的接地参考点。
14.如权利要求12所述的装置，其特征在于，所述该P信道晶体管对中的各P通道晶体管的有效宽度是不相等。
15.如权利要求12所述的装置，其特征在于，所述该N信道晶体管对中的各N通道晶体管的有效宽度是不相等。
16.如权利要求12所述的装置，其特征在于，尚包含有：
一用以由该第一取样产生其反相信号的反相器；及
一用以由该第二取样产生其反相信号的反相器。
17.如权利要求9所述的装置，其特征在于，各取样缓存器是分别包含有正反器。
18.一种数字取样装置，其特征在于包含有：
一第一数字缓冲器，具有一输入端及一输出端，并包含有多数个串联的数字反相器，各数字反相器分别具有一可调的切换临界值；
一第一取样缓存器，于一***时钟信号的上升缘对该第一数字缓冲器的输出进行取样，产生一第一取样；
一第二数字缓冲器，具有一输入端及一输出端，并包含有多数个串联的数字反相器，各数字反相器分别具有一可调的切换临界值；其中该第一及第二数字缓冲器输入相同的信号；其中该第一及第二数字缓冲器分别包含有：
一第一P通道晶体管；
一第一N通道晶体管；
一对汲极与源极共连接的P通道晶体管；及
一对汲极与源极共连接的N通道晶体管；其中该第一P通道晶体管、第一N信道晶体管、P信道晶体管对及N信道晶体管对是串联连接于一上供应电压与一下供应电压之间；其中第一P信道及N信道晶体管的闸极是连接至相同的输入信号；该N信道晶体管对中的一N信道晶体管及该P信道晶体管对中的一P通道晶体管的闸极是连接至一控制信号；该N信道晶体管对的另一N信道晶体管与该P信道晶体管对的另一P通道晶体管的闸极是连接至该控制信号的一反相信号；及
一第二取样缓存器，可于***时钟信号的下降缘对该第二数字缓冲器的输出进行取，产生一第二取样；其中该第一数字缓冲器的切换临界值是基于该第二取样而调整；该第二数字缓冲器的切换临界值是基于该第一取样而调整。
19.如权利要求18所述的装置，其特征在于，若该第二取样为低电位状态，该第一切换临界值是设定为一低电位准位；若该第二取样为高电位状态，则该第一切换临界值是设定为一高电位准位。
20.如权利要求18所述的装置，其特征在于，若该第一取样为低电位状态，该第二切换临界值是设定为一低电位准位；若该第一取样为高电位状态，则该第二切换临界值是设定为一高电位准位。
21.如权利要求18所述的装置，其特征在于，所述该上供应电压是为一电源供应器；该下供应电压是为一集成电路装置的接地参考点。
22.如权利要求18所述的装置，其特征在于，所述该P信道晶体管对中的各P通道晶体管的有效宽度是不相等。
23.如权利要求18所述的装置，其特征在于，所述该N信道晶体管对中的各N通道晶体管的有效宽度是不相等。
24.如权利要求18所述的装置，其特征在于尚包含有：
一用以由该第一取样产生其反相信号的反相器；及
一用以由该第二取样产生其反相信号的反相器。
25.如权利要求18所述的装置，其特征在于，各取样缓存器是分别包含有正反器。
CN200610087068.3A 2005-09-15 2006-06-14 动态输入的建立/保持时间改良机制 Active CN1933333B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/227,847 US7515669B2 (en) 2005-09-15 2005-09-15 Dynamic input setup/hold time improvement architecture
US11/227,847 2005-09-15

Publications (2)

Publication Number Publication Date
CN1933333A true CN1933333A (zh) 2007-03-21
CN1933333B CN1933333B (zh) 2010-07-14

Family

ID=37855102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610087068.3A Active CN1933333B (zh) 2005-09-15 2006-06-14 动态输入的建立/保持时间改良机制

Country Status (3)

Country Link
US (1) US7515669B2 (zh)
CN (1) CN1933333B (zh)
TW (1) TWI325688B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924456A (zh) * 2010-08-04 2010-12-22 钰创科技股份有限公司 缓冲驱动电路、缓冲器及其性能提高方法
CN103137065A (zh) * 2011-11-25 2013-06-05 元太科技工业股份有限公司 驱动电路
CN104184452A (zh) * 2013-05-21 2014-12-03 联发科技股份有限公司 数据转换装置、数字传送装置与数字转换方法
CN106771990A (zh) * 2016-12-07 2017-05-31 武汉新芯集成电路制造有限公司 D触发器建立时间的测量电路及测量方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI413971B (zh) * 2009-12-22 2013-11-01 Innolux Corp 驅動晶片之建立時間及保持時間調整電路
US9954517B2 (en) * 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2939009A1 (de) * 1979-09-26 1981-04-09 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur feststellung des schaltzustandes einer teilnehmeranschlussleitung in fernsprechvermittlungsanlagen
AU2450384A (en) 1983-02-17 1984-08-23 International Standard Electric Corp. Adjustable delay circuit
EP0171022A3 (en) * 1984-07-31 1988-02-03 Yamaha Corporation Signal delay device
US4899071A (en) * 1988-08-02 1990-02-06 Standard Microsystems Corporation Active delay line circuit
TW253083B (zh) 1993-10-05 1995-08-01 Advanced Micro Devices Inc
US6411150B1 (en) 2001-01-30 2002-06-25 Cypress Semiconductor Corp. Dynamic control of input buffer thresholds
US6650190B2 (en) 2001-04-11 2003-11-18 International Business Machines Corporation Ring oscillator with adjustable delay
US6771105B2 (en) * 2001-09-18 2004-08-03 Altera Corporation Voltage controlled oscillator programmable delay cells
US7362144B2 (en) * 2003-07-31 2008-04-22 Etron Technology, Inc. Low jitter input buffer with small input signal swing
US7202699B1 (en) * 2003-09-15 2007-04-10 Cypress Semiconductor Corporation Voltage tolerant input buffer
KR100558557B1 (ko) * 2004-01-20 2006-03-10 삼성전자주식회사 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
US7102407B2 (en) * 2004-03-31 2006-09-05 Intel Corporation Programmable clock delay circuit
US7414448B2 (en) * 2006-08-14 2008-08-19 Etron Technology Inc. Duty cycle correction circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924456A (zh) * 2010-08-04 2010-12-22 钰创科技股份有限公司 缓冲驱动电路、缓冲器及其性能提高方法
CN101924456B (zh) * 2010-08-04 2012-11-07 钰创科技股份有限公司 缓冲驱动电路、缓冲器及其性能提高方法
CN103137065A (zh) * 2011-11-25 2013-06-05 元太科技工业股份有限公司 驱动电路
CN104184452A (zh) * 2013-05-21 2014-12-03 联发科技股份有限公司 数据转换装置、数字传送装置与数字转换方法
CN104184452B (zh) * 2013-05-21 2017-08-18 联发科技股份有限公司 数据转换装置、数字传送装置与数字转换方法
CN106771990A (zh) * 2016-12-07 2017-05-31 武汉新芯集成电路制造有限公司 D触发器建立时间的测量电路及测量方法

Also Published As

Publication number Publication date
TWI325688B (en) 2010-06-01
TW200711302A (en) 2007-03-16
CN1933333B (zh) 2010-07-14
US7515669B2 (en) 2009-04-07
US20070058765A1 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
CN1933333A (zh) 动态输入的建立/保持时间改良机制
CN113196368B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN1209875C (zh) 可调整占空比的缓冲器及其操作方法
KR101957067B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
US6897696B2 (en) Duty-cycle adjustable buffer and method and method for operating same
WO2016037380A1 (zh) 基于igzo制程的栅极驱动电路
WO2016037381A1 (zh) 基于igzo制程的栅极驱动电路
CN105741744A (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
US8207789B2 (en) Differential amplifier circuit
CN1260888C (zh) 电平漂移电路和有源矩阵驱动器
CN112397008B (zh) Goa电路及显示面板
US20190266972A1 (en) Level conversion circuit, display apparatus, and driving method
CN109979407B (zh) 一种goa电路、tft基板及显示装置
CN1664903A (zh) 混合锁存触发器
CN1613183A (zh) 一种用于小供应电压的低电压差动信号驱动器
CN113257205B (zh) 一种栅极驱动电路及显示面板
CN105761699A (zh) 一种goa电路及液晶显示器
CN1713521A (zh) 差动放大器以及用于控制差动放大器的基底偏压的方法
CN110047414A (zh) 传输电路、移位寄存器、栅极驱动器、显示面板、以及柔性基板
CN1991942A (zh) 适用于平面显示器之模拟输出缓冲电路
CN110021332A (zh) 传输电路、移位寄存器、栅极驱动器、显示面板、以及柔性基板
Liao et al. P‐28: Robust Gate Driver Design with Etching‐Stop‐Layer Type InGaZnO TFTs Using Stack Buffer Structure
CN115762411A (zh) 栅极驱动电路和显示面板
CN1581697A (zh) 传输装置
US9537469B2 (en) CMOS level shifter with reduced high voltage transistor count

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant