CN1260888C - 电平漂移电路和有源矩阵驱动器 - Google Patents

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Abstract

一种电平漂移电路，包括一个低功率、低速的第一电平漂移器30和一个高功率、高速的第二电平漂移器级31。级30和31都具有连接到用于接收信号的共同输入端IN的信号输入端，两级的电平中至少有一个将被漂移。第一级30的输出端连接到第二级31的启动输入端EN2，并使第二级31的工作在启动状态和禁止状态之间切换，其中当第二级31处于禁止状态时，第二级31消耗很少的功率或没有功率消耗。第一级30具有一个不间断被启动的启动输入端EN1。

Description

电平漂移电路和有源矩阵驱动器
技术领域
本发明涉及一种电平漂移电路和一种包括该电路的有源矩阵驱动器。
背景技术
例如，在需要响应幅值基本低于电源电压的输入信号的数字金属氧化物半导体(MOS)电路中，就需要电平漂移电路。此电路用于与低电压信号，例如典型地具有1至5伏的幅值范围，但实质上工作在高于电源电压的幅值范围，如10至20优，连接的硅绝缘体(SOI)电路。此设备的一个特定实例是用于由多晶硅薄膜晶体管(TFTs)制造的平板有源矩阵显示器的单片驱动电路。电平漂移电路的另一个应用是在不同的逻辑系列之间作接口，例如在TTL和CMOS之间。
附图1表示一种公知的电平漂移电路，该电路包括源极均接地，漏极分别与p沟道晶体管3和4的漏极连接的n沟道晶体管1和2。晶体管3和4的源极分别与p沟道晶体管5和6的漏极连接，晶体管5和6的源极都连接到电源线vdd。晶体管1和3的漏极连接到晶体管6的栅极和互补输出端！OUT，而晶体管2和4的漏极连接到晶体管5的棚极和输出端OUT。晶体管1和3的栅极连接到输入端端IN，而晶体管2和4的栅极连接到互补输入端！IN。
尽管这设备可以提供数字输入信号的电平漂移，以使得输出电压摆动大于输入电压摆动，但是这种设备不允许晶体管的阈电压与输入信号的电平相似。例如，多晶硅晶体管阈值范围为3伏，所以这种电路只能以具有实质上比地电位高的电位的输入信号进行工作。
附图2表示另一公知的更允许高晶体管阈电压的电平漂移电路。此种设备被称为差动电流镜像读出放大器且在，例如West和K.Eshragian，“Principal of CMOS Design”，Addison Wesly，1993.中公开。这种电路包含一对差动n沟道晶体管7和8，它们的栅极分别连接互补输入终端INB和IN，源极连到一个包括栅极与偏压源Vbias连接，源极连接到电源线vss的n沟道晶体管9的尾电流源。晶体管7和8的漏极与由连接到另一个电源线vddd的p沟道晶体管10和11形成的电流镜像电路连接，并且晶体管7的漏极形成电路的输出端OUT。然而，这种类型的电路不能提供高电平漂移，尤其对于一逻辑电平未漂移的数字逻辑信号。
附图3表示US5729154公开的另一种公知的更加适合于多晶硅集成技术的电平漂移器。此电路包括一个n沟道晶体管12，其源极连接到输入端IN，其漏极连接到p沟道晶体管13的漏极，该p沟道晶体管13的源极连接到电源线vddd。另一个n沟道晶体管14的源极连接到电源线vss，其栅极和漏极互连并连接到晶体管12的棚极和p沟道晶体管15的漏极。p沟道晶体管15的源极连接到电源线vddd。晶体管13和15的栅极连接到电源线vss。晶体管12和13的漏极连接到一个包括晶体管16和17且输出端端形成电平漂移电路的输出端OUT的常规互补晶体管反相器。
这种设备的一个缺点是具有相对高的电流消耗。特别是晶体管14和15在电源线vddd和vss间形成一个连续传导电流的通路。而且，当输入到晶体管12源极的输入信号是逻辑低电平信号时，又会通过晶体管12和13在电源线之间形成另一通路。为了避免电平漂移电路的输入和输出信号之间的相位延迟，该电路必须以高速工作。这就需要相对大的电流，同时也会导致相对大的功率消耗。
GB2360405公开了能高速工作并具有相对低的功率消耗的电平漂移电路。附图4表示这种包括一个n沟道晶体管18和一个p沟道晶体管19的电路的一个实例。晶体管18的源极和栅极分别连接到信号输入端IN和启动输入端EN，而晶体管18的漏极极连接到输出终端OUT。晶体管19的栅极连接到电源线vss，源极连接到另一电源线vddd，漏极连接到输出终端OUT。
当激活启动输入端EN的启动信号时，相对于电源线vss来说，晶体管18的栅极电压被偏置为高于其阈电压。晶体管19被偏置为导通，但比晶体管18的导电力“弱”得多。当输入端IN的输入信号处于低电平(处于或接近电源线vss的电位)时，晶体管18导通且比晶体管19的导电力强得多，因此输出信号下拉至低电位。相反地，当输入信号处于较高电位时，晶体管18截止，输出端端OUT被晶体管19下拉至电源线vddd的电压。当电路禁止时，晶体管18截止，输出端OUT被晶体管19下拉至电源线vddd的电压。
附图5表示如图4所示的电平漂移电路的一个改进形式，其启动输入端EN也连接到反相器20的输入端，反相器20的输出端连接到晶体管19的栅极和下拉晶体管21。在这种情况下，当电路被禁止时，晶体管19截止，下拉晶体管21将输出端OUT下拉至电源线vss的电压。
附图6表示GB2360405中电平漂移电路的另一形式。晶体管18的棚极连接到n沟道晶体管22的栅极和漏极，晶体管22的源极连接到电源线vss。晶体管22的栅极和漏极连接到p沟道晶体管23的漏极，晶体管23的源极连接到电源线vddd，棚极连接到晶体管19的棚极和启动输入端EN。启动输入端EN连接到下拉晶体管21的棚极和与晶体管22并联的另一下拉晶体管24的栅极。
此设备提供了“过关”晶体管18的更精确偏置以及较高程度的电平漂移。当电路被启动，晶体管22和23将晶体管18的栅极电压偏置到刚好高过它的阈电压。当电路被禁止时，下拉晶体管24导通，晶体管18和22的栅极下拉至电源线vss的电压，以使导晶体管截止。
这种电路有诸多应用，其中电平将被漂移的输入信号具有一相对小的占空比(MSR)且只有输入信号的一个边沿需要精确定时的同步要求。例如，其中一种应用就是在有源矩阵显示器中使用这种电路来漂移垂直和水平的同步信此号的电平，如图7所示。尽管GB2360405公开的电平漂移电路具有较好的性能，但由于电路要不断地被启动以便响应输入的同步脉冲，它们不可能提供最佳的解决办法。
US6268755公开了带有独立控制输出电压的上升下降次数的MOSFET预驱动电路。该电路包括一个第一电平漂移电路和一个用于控制输出信号上升下降次数的第二级，该第一电平漂移电路能够将具有第一电压摆动的输入信号转换为具有第二电压摆动的输出电压。
US6087881公开了一种具有两个串联的电平漂移级的集成电路电压漂移预驱动电路。这种电平漂移电路用了三个偏置电源电路，每个都提供一个不同的DC偏压。第一级将输入信号电压从最低的偏压漂移到中间偏压。第二级将信号电压从中间偏压漂移到最高偏压。这种设备分散了设备间电压摆动，以使得任何单一设备跨介质层的压力减小。
通过以上对常规结构的描述，为了避免电平漂移电路的输入和输出信号之间的相位延迟，电路必须以高速工作。这就需要相对大的电流，从而导致相对大的功率消耗。
本发明的一个目的是要提供一种解决上述问题的、能以高速工作的和相对于上述现有技术具有较低功率消耗的电平漂移电路，及一种使用该电路的有源矩阵驱动器。
发明内容
根据本发明的第一方面，提供一电平漂移电路包括：一第一电平漂移级，它包括第一启动输入端、用于接收具有第一电压摆动的输入信号的第一信号输入端、提供具有比第一电压摆动大的第二电压摆动的第一输出信号的第一输出端、启动时的第一功率消耗及第一切换速度；一个第二电平切换级，它包括一个连接到第一输出端的第二启动输入端、接收输入信号的第二信号输入端、提供具有比第一电压摆动大的第三电压摆动的第二输出信号的第二输出端、启动时的第二功率消耗和禁止时的第三功率消耗，该第二功率消耗比第一和第三功率消耗的任意一个都大、以及比第一切换速度快的第二切换速度。
用于此处的术语“电压摆动”表示信号的最大电压和最小电压的差。用于此处的术语“切换速度”指的是在预定容许范围内在信号的极值之间切换所花费时间的倒数。
输入信号可在第一和第二电平间摆动，第一和第二级可设置成只漂移第二电平。第一电平可以是地电位。
第三功率消耗实质上可以等于零。
第二级可包括设置装置，当第二级被禁止时，该设置装置用于将第二输出信号设置到预定状态(例如：高电平、低电平或高阻抗)。该设置装置可包括一个上拉或下拉晶体管，该晶体管的控制电极连接到第二启动输入端。
第一启动输入端可连接为不间断地电启动第一级。
第一和第二信号输入端是差动输入端。
该电路可包括一个时序逻辑电路，该时序逻辑电路具有连接到第二输出端的同步输入端和用于接收时钟信号的时钟输入端。该逻辑电路可被设置为产生与第二输出信号和时钟信号同步的输出脉冲。每个输出脉冲可具有一个实质上等于钟信号的脉冲宽度或周期的脉冲宽度。
该逻辑电路可包含一个D型锁存器，该锁存器包括一个连接到第二输出端的数据输入端和一个用于接收时钟信号的时钟输入端。该逻辑电路可包含一个与门，该与门具有一个连接到第二输出端的第一输入端和一个连接到该锁存器的反相输出的第二输入端。
该电路可包括一人第三电平漂移级，该第三电平漂移级具有一个连接到逻辑电路的时钟输入端的第三输出端、一个用于接收时钟信号的第三信号输入端，以及一个响应第二输出信号的第三启动输入端。第三启动输入端可连接到第二输出端。
可选地，第三启动输入端可被设置为接收逻辑电路的输出信号的补码与第二输出信号相与的结果。
第一和第二级以及可能存在的第三级均可包括一个子级，该子级包括一个第一导电型的第一晶体管，该第一晶体管的共用终端连接到级信号输入端，其输出终端连接到具有与第一导电型相反的第二导电型的第二晶体管的输出终端，该第二晶体管的共用终端连接到第一电源线。第一晶体管的输出终端可通过至少一个反相器连接到级输出端。第一晶体管的控制终端可连接到级的启动输入端。第二晶体管的控制终端可连接到第二电源线。
子级可包含一个第一导电型的第三晶体管和一个第二导电型的第四晶体管，该第三晶体管的控制和输出终端都连接到第一晶体管的控制终端，该第四晶体管的共用终端连接到第一电源线，输出终端连接到第三晶体管的输出终端，控制终端连接到第二晶体管的控制终端和级的启动输入端。第三晶体管的共用终端同连接到第二电源线。在输入互补信号的情况下，第三晶体管的共用终端可连接到级互补信号输入端。
第二级及可能存在的第三级的子级均可包括一个下拉晶体管，该下拉晶体管连接在第一晶体管的输出终端与另一或第二电源线之间，该另一或第二电源线带有一个连接到第二或第三启动输入端的控制终端。
此处用到的一般指晶体管终端的术语是：共用终端和输出终端通过晶本管连接到主导电路径，并且控制终端和共用终端之间的电压或控制终端和共同终端之间的电流控制着共同终端和输出终端之间主导电路径的导电性。在采用场效应晶体管的情况下，共用终端就是其源极，输出终端就是其漏极，而控制终端就是其栅极。
上述每个晶体管可以是金属氧化物半导体(MOS)晶体管，例如，多晶硅薄膜晶体管。
根据本发明的第二方面，还提供了包括根据本发明第一方面的电路的有源矩阵驱动器。
这样，提供以高速工作并具有相对较低的功率消耗的电平漂移电路就成为可能。这种设备特别适合具有小占空比的电平漂移信号，因为第二级可以相对低的占空度启动。第二级的相对高的功率消耗只出现在必要时，而第一级不需要以这样高的速度工作，因此动率消耗就低得多。这种设备特别适合那些输入信号是脉冲且每个脉冲只有一个边沿需要同步化。
这种电路的还一优点是，当以MOS晶体管来实现时，由热电子和其它诸如氧化物充电的影响导致的单一设备栅极电介质的老化将会减少。电路的第一级具有相对低的电流消耗。第二级具有较高的电流消耗，但该级设备的接通时间实质上减少了。因此，任何单一设备的变形就会减少。
此电平漂移电路为产生，例如在有源矩阵驱动器中直接用作控制信号，提供了一低功率消耗的设备。
附图说明
本发明将参照附图结合实施例进一步进行描述；
图1至图6是公知类型的电平漂移电路的电路图；
图7是用于诸如平板显器的有源矩阵动器的公知类型的垂直和水平同步信号的波形图；
图8是构成本发明一实施例的电平漂移电路的方框图；
图9是图8所示电路工作波形图；
图10是构成本发明第二实施例的电平漂移电路的方框图；
图11至图14是图8和图10所述类型电路的电路图；
图15是构成本发明第三实施例的电路的方框图；
图16是图15所示电路工作波形图；
图17是构成本发明第四实施例的电路的方框图；
图18是图17所示电路工作波形图；
图19至图21是图17所示类型电路的电路图；
图22是包括构成本发明第一实施例的电平漂移电路的有源矩阵显示器有源矩阵驱动器的方框图。
相同的附图标记指的是所有附图中相同部分。
具体实施方式
在不丧失一般性及仅作为示例的条件下，以下描述的实施例是关于当信号的共用地逻辑电平实质上不变用于提高输入信号的逻辑高电平的电平漂移电路。例如，输入信号可以是在0伏(VSS)和3伏(VHH)之间切换的数字逻辑信号，输出信号可以是在0伏和15伏(VDD)之间切换的数字逻辑信号。
图8所示的电平漂移电路包括第一电平漂移级30和第二电平漂移级31。第一级30具有一个连接到电平漂移电路的启动输入端EN的启动输入端EN1。启动输入端EN如所示接地，以使得第一级30能不间断地被启动，但这不是必须的。第一级30具有一个连接到电平漂移级的信号输入端IN的第一输入端。输入端IN接收相对低的电压摆动的数字信号，该电平漂移电路需要将高逻辑电平从VHH提高至VDD。
第二级31具有一个连接到第一级30的输出端OUT1的第二启动输入端EN2。第二级31还具有一个连接到输入端IN的信号输入端。第二级31的输出端OUT2连接到电平漂移电路的输出端OUT。第一级30包括一个低速低功率电平漂移器。第二级31包括一个根据第一级30的输出信号启动或禁止的高速高功率电平漂移器。第一级30如所示不断地启动以便捕获输入信号脉冲的第一边沿。
图9示出了具有一个“高态有效”输入数字信号的电平漂移电路工作期间的波形。可提供但将不再详细描述具有一个“低态有效”输入数字信号的类似的工作。
当输入端IN的输入信号处于逻辑低电平时，不间断地被启动的第一级30的输出端OUT1将处于逻辑低电平，这样第二级31就会被禁止。第二级31处在相对高的电流下以便高速工作，但被禁止时，就消耗低得多的电流，比如零电流。由于第一级30不需要提供高速的切换速度，因此第一级30以实质上比第二级31低的电流工作。
当脉冲的上升沿到达输入端IN时，第一级30的输出信号升高至漂移的高逻辑电平VDD。当该输出信号达到第二级31的启动阈值时，第二级31就启动，其输出端OUT2就较快切换至高逻辑电平VDD。当脉冲的下降沿到达时，第二级31的输出端ORT2就快速切换至低逻辑电平。第一级30的输出端OUT1将较缓慢地切换至低逻辑电平，因此当脉冲的下降沿通过第二级31后，第二级31就禁止。这样，输出脉冲的下降沿实质上就与输入脉冲的下降沿同步了。然后，第二级31保持禁止直到下一个脉冲到达输入端IN。
电平漂移电路的功率消耗等于第一级30的功率消耗与第二级31的功率消耗乘以输入信号的占空比的乘积之和。用于低温多晶硅技术中的一个典型的电平漂移电路，其第一级30的功率消耗为100w，第二级31启动时的功率消耗为2mw，禁止时实质上为0，典型的输入信号的占空比为0.05。因此电平漂移电路的平均功率消耗为200w。为了使传统的或公知的设备达到类似速度工作，等效电路就要消耗大约2mw的功率。因此，当达到期望的速度工作时，功率消耗就会降低一个数量级。
通过输入信号占空比的范围能够达到节约功率，而每个脉冲下降沿的传送延迟可以与特殊应用要求的一样低。为了使高态有效脉冲上升沿的传送延迟最小化，电平漂移电路被设计为工作在低态有效脉冲。假如(高态有效)输入信号的占空比不太大时，仍可达到节约功率消耗，有源元件的压力也会降低。
图10所示的电平漂移电路与图8的区别仅在于电路具有互补输入端IN和INB，每一个级30和31都有一对互补信号输入端。虽然操作相同，但图10所示的电路能为给定输入电压摆动的电平提供更大的输出电压摆动。因此以非常低的电平摆动的输入信号，例如大约1伏，获得稳定的工作是可能的。
图11表示图8中电平漂移电路的电路设备的一特定实例。第一级30是上文描述的如图3所示的类型，但它改进为晶体管13和15的栅极都连接到启动输入端EN。当启动信号处于逻辑高电平时，晶体管13和15都关断以禁止第一级。当启动信号处于逻辑低电平时，晶体管13和15都接通，第一级以上文描述的那样工作。
第二级包括一个象上文描述的和图6所示的电平漂移器。然而，为了保证经电平漂移的输出信号具有实质上等于电源电压和地电势的较高和较低电压，第二级还包括串联的互补反相器：晶体管33、34和35、36。
图12更详细地示出了与图11所不同的另一个电平漂移电路，该电路以低态有效的输入信号工作。与图11所示不同的是，第一级30还具有另一个包括晶体管37和38的反相器，该反相器连接在包括晶体管16和17的反相器及第二级31的启动输入端之间。包括晶体管16和17的反相器的输出端连接到晶体管21的栅极，在该实施例中，晶体管21是一个p沟道上拉晶体管。
图13示出了以低态有效输入信号工作的另一个电路。该电路与图12所示电路不同的是，该电路的第一级30第二级31的任一个的主电平漂移子级都包括上文描述的如图4所示类型的电路。因此，第一级30包括一个电平漂移子级，该电平漂移子级包括其后连接着图12所示的两个反相器的晶体管18和19。相似地，第二级31包括一个子级，该子及包括其后连接着图12所示的两个反相器的晶体管18’和19’。第一和第二级的输出端是如图所示的OUT1和OUT2。
图14所示的电路也以低态有效输入信号工作，与图12所示电路不同的是，它被设置为在输入端IN和INB接收互补输入信号。晶体管14和22的源极都连接到互补输入端INB。
图15示出了为了产生，例如用于有源矩阵动器，的控制信号，而执行电平漂移的电路设备。该电路设备包括一个两级电平漂移器40，例如图8、图10至图14所示的任何一种类型，其信号输入端IN被设置为接收在较低逻辑电平VSS和较高逻辑电平VHH之间要换的同步信号SYNC号。两级电平漂移40在其输出端OUT2提供经电平漂移的信号，这些信号在VSS和VDD之间切换。这些信号提供给时序逻辑电路41的同步输入端，该时序逻辑电路41有一个用于接收时钟信号DCK的时钟输入端，该时钟信号DCK在VSS和VDD之间切换。电路41提供一个也在VSS和VDD之间切换的输出信号。
图16示出了图15所示的电路设备工作时的波形。OUT(1)和OUT(2)表示从电路41输出的两种类型的输出脉冲。在这两种波形曲线中，输出脉冲的上升沿与时钟信号DCK的上升沿和同步信号SYNCIN的上升沿都同步。OUT(1)示出了具有一个时钟脉冲宽度的输出脉冲，OUT(2)示出了具有一个时钟周期的输出脉冲。该输出脉冲可直接用作有源矩阵驱动器的控制信号。
图17示出了不同于图15所示的电路设备。在图17中提供了一个用于电平漂移时钟信号DCK的单级电平漂移器42，以使较高电平从VHH切换至VDD。电平漂移器42具有一个连接到两级电平漂移器40的第一级的输出端OUT1的启动输入端。单级电平漂移器42可以是例如上文描述的和图4至图6所示的任一类型。因此，该单级电平漂移器42是高速型，且由两级电平漂移器40的第二级同步启动。
通过图18的波形图来描述图17的电路设备的操作。如前所述，两级电平漂移器40以图18的DSLSIN所标识的低态有效同步信号工作。由两级电平漂移器40的第一级产生的启动信号用DSLS OUT1标识。输入到单级电平漂移器的输入端的时钟脉冲用SSLSIN表示，该级的输出用SSLS OUT标识。时序逻辑电路41的输出端的输出用OUT表示。
相对高功率的单级电平漂移器42需要以高速工作，所以只有在需要时才启动。因此，图17所示的电路设备比图15的电路设备具有较低的功率消耗。
图19详细描述了图17所示实施例中的时序逻辑电路41的一个特定形式。单级电平漂移器42的输出端连接到互补时钟输入端CKB，还通过一个反相器43连接到D型锁存器44的直接时钟输入端CK。锁存器44的互补输出端QB连接到与非门45的第一输入端与非门45的第二输入端连接到两级电平漂移器40的输出端OUT2及锁存器44的数据输入端。门45的输出端连接到反相器46的输入端，该反相器46提供的输出信号OUT(1)具有与时钟脉冲宽度相同的脉冲宽度。
图20示出了图19所示的时序逻辑电路41的一个改进形式，以提供具有与时钟信号DCK的周期相同的脉冲宽度的输出信号OUT(2)。在此情况下，单级电平漂移器42的输出端连接到锁存器44的直接时钟输入端CK，还通过反相器43进行反相并连接到互补时钟输入端CKB。
图21示出了不同于图20所示的电路设备，以防止处理变化带来的影响。特别是，如果由于处理变化而使第一级的工作速度比期望得快，该单级电平漂移器42可能不会足够长时间有效以从时序逻辑电路41产生正确的输出脉冲。为了解决这一问题，两级电平漂移器40的第一级的输出端通过反相器47连接到或非门48的第一输入端，该或非门48的第二输入端连接到反相器46的输出端，它的输出端端连接到单级电平漂移器42的启动输入端。
该设备锁存单级电平漂移器42以使其保持启动状态，直到反相器46的输出端的输出脉冲完成第二个转换。因比，该电路设备对由处理变化而产生的错误操作不敏感。
图22示出了平板型有源矩阵液晶显示器它包括一个控制液晶图象元素(未示出)的有源矩阵50和一个有源矩阵驱动器。该驱动器包括一个数据线驱动器51，一个扫描线驱动器52，一个显示控制器53和一个控制信号接口54。显示控制器53以较高电压摆动工作，接收不需要电平漂移的定时及数据信号。控制信号接口54接收具有较低电压摆动的、需要电平漂移的控制信号。控制信号接口54因此包含一个或多个如图8至21所示的任一电平漂移电路或电路设备。因此，引入的低电压电平控制信号，如图7所示的垂直和水平同步信号，被电平漂移并用在显示控制器53中及线驱动器51和52中来控制显示器的工作。
以上描述的本发明，提供了一种能够以高速工作的、并与前述的现有技材相比具有相对低的功率消耗的电平漂移电路，以及使用该电平漂移电路的一种有源矩阵驱动器。

Claims (28)

1.一电平漂移电路，包括：一第一电平漂移级，它包括第一启动输入端、用于接收具有第一电压摆动的输入信号的第一信号输入端、提供具有比第一电压摆动大的第二电压摆动的第一输出信号的第一输出端、启动时的第一功率消耗及第一切换速度；一个第二电平漂移级，它包括一个连接到第一输出端的第二启动输入端、接收输入信号的第二信号输入端、提供具有比第一电压摆动大的第三电压摆动的第二输出信号的第二输出端、启动时的第二功率消耗和禁止时的第三功率消耗，该第二功率消耗比第一和第三功率消耗的任意一个都大、以及比第一切换速度快的第二切换速度。
2.如权利要求1所述的电路，其特征在于，输入信号在第一和第二电压电平之间摆动，第一电平漂移级和第二电平漂移级设置为只漂移第二电压电平。
3.如权利要求2所述的电路，其特征在于，第一电压电平是地电位。
4.如权利要求1所述的电路，其特征在于，第三功率消耗等于零。
5.如权利要求1所述的电路，其特征在于，第二电平漂移级包括设置装置，当第二级被禁止时，用于将第二输出信号设置成预定状态。
6.如权利要求5所述的电路，其特征在于，设置装置包括一个上拉或下拉晶体管，该晶体管的控制电极连接到第二启动输入端。
7.如权利要求1所述的电路，其特征在于，第一启动输入端不间断地启动第一级。
8.如权利要求1所述的电路，其特征在于，第一和第二信号输入端是互补输入端。
9.如权利要求1所述的电路，其特征在于，包括一个时序逻辑电路，该时序逻辑电路具有连接到第二输出端的同步输入端和用于接收时钟信号的时钟输入端。
10.如权利要求9所述的电路，其特征在于，时序逻辑电路被设置为产生同步于第二输出信号和时钟信号的输出脉冲。
11.如权利要求10所述的电路，其特征在于，每个输出脉冲都具有等于时钟信号的脉冲宽度或周期的脉冲宽度。
12.如权利要求9所述的电路，其特征在于，时序逻辑电路包括一个D型锁存器，该锁存器具有连接到第二输出端的数据输入端和接收时钟信号的互补时钟输入端和直接时钟输入端。
13.如权利要求12所述的电路，其特征在于，时序逻辑电路包括一个与门，该与门具有连接到第二输出端的第一输入端和连接到锁存器的一个反相输出的第二输入端。
14.如权利要求9所述的电路，其特征在于，包括一个第三电平漂移级，它具有连接到时序逻辑电路的时钟输入端的第三输出端，用于接收时钟信号的第三信号输入端，以及响应第一输出信号的第三启动输入端。
15.如权利要求14所述的电路，其特征在于，第三启动输入端还连接到时序逻辑电路的输出端。
16.如权利要求14所述的电路，其特征在于，第三启动输入端被设置成接收第一输出信号和时序逻辑电路的输出信号的或非的结果。
17.如权利要求1所述的电路，其特征在于，第一电平漂移级、第二电平漂移级和第三电平漂移级中的每一个都包括一个子级，该子级包括第一导电型的第一晶体管，它的源极连接到电平漂移电路的信号输入端，它的漏极连接到第二导电型的第二晶体管的漏极，该第二晶体管的源极连接到第一电源线，其中第二导电型与第一导电型相反。
18.如权利要求17所述的电路，其特征在于，第一晶体管的漏极通过至少一个反相器连接到每个子级的输出端。
19.如权利要求17所述的电路，其特征在于，第一晶体管的栅极连接到每个子级的启动输入端。
20.如权利要求17所述的电路，其特征在于，第二晶体管的栅极连接到第二电源线。
21.如权利要求17所述的电路，其特征在于，子级包括
一个第一导电型的第三晶体管，它的栅极和漏极都连接到第一晶体管的栅极，
一个第二导电型的第四晶体管，它的源极连接到第一电源线，它的漏极连接到第三晶体管的漏极，它的栅极连接到第二晶体管的栅极和子级的启动输入端。
22.如权利要求21所述的电路，其特征在于，第三晶体管的源极连接到第二电源线。
23.如权利要求21所述的电路，其特征在于，第三晶体管的源极连接到子级的互补信号输入端。
24.如权利要求21所述的电路，其特征在于，第二子级和第三子级中的每个子级都包含一个下拉晶体管，该晶体管连接在第一和第二晶体管的漏极之间和另一或第二电源线之间，该另一或第二电源线带有一个连接到第二或第三启动输入端的栅极。
25.如权利要求6所述的电路，其特征在于，每一晶体管都是金属氧化物半导体(MOS)晶体管。
26.如权利要求17所述的电路，其特征在于，每一晶体管都是金属氧化物半导体(MOS)晶体管。
27.如权利要求26所述的电路，其特征在于，每一晶体管都是多晶硅薄膜晶体管。
28.一种有源矩阵驱动器，包含：
数据线驱动器；
扫描线驱动器；
显示控制器，连接于所述数据线驱动器和所述扫描线驱动器；以及
控制信号接口，连接于所述数据线驱动器和所述扫描线驱动器，
其中，所述控制信号接口包含如权利要求1所述的电平漂移电路。
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