CN1933021A

CN1933021A - 感测边缘变化电路及其方法

Info

Publication number: CN1933021A
Application number: CNA2006101363120A
Authority: CN
Inventors: 吴铁雄
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-08-26
Filing date: 2006-08-28
Publication date: 2007-03-21
Anticipated expiration: 2026-08-28
Also published as: JP2007066503A; KR100712528B1; CN1933021B; TW200709222A; US20070047358A1; US7701792B2; KR20070024209A

Abstract

提供了一种感测边缘变化电路及其方法。示例的感测边缘变化电路可控制就绪信号的扭曲，并可包括连接到位于在输出所述就绪信号的节点和地电压之间的电流通路上的多个加速晶体管的多个半导体元件，可以有选择地控制所述多个加速晶体管中的每一个，以便调整所述就绪信号的逻辑转换的持续时间。示例的方法可控制就绪信号的扭曲，并可包括有选择地控制位于输出所述就绪信号的节点和地电压之间的电流通路上的多个加速晶体管，可以有选择地控制所述多个加速晶体管中的每一个，以便调整所述就绪信号的逻辑转换的持续时间。

Description

感测边缘变化电路及其方法

优先权声明

本申请要求于2005年8月26日向韩国知识产权局申请的、韩国专利申请号为10-2005-0078905的优先权，其公开的全部内容在此引入以作参考。

技术领域

本发明的示例性实施例通常涉及感测边缘变化的电路及其方法，更具体地，涉及感测边缘变化电路和在逻辑转换的过程中调整就绪信号的扭曲的方法。

背景技术

只要向静态随机存取存储器(SRAM)提供持续的电源，它就可以存储数据。和动态随机存取存储器(DRAM)不同，传统的SRAM可以请求周期性的刷新操作。典型的SRAM单元可包括存储数据的触发器和两个开关。可以利用感测放大器(sense amplifier)来从SRAM单元读取数据。感测放大器可以感测通过所述两个开关分别输出的位信号BIT和反向位信号BITB之间的差异来读取存储在SRAM单元里的数据。

图1是传统的SRAM 100的框图。现在将参考图1来描述读取存储在SRAM 100的位单元阵列107里的数据的传统操作。

在图1的SRAM 100的传统操作里，如果将时钟信号CLK、地址信号ADD、输出启动信号OE、和芯片选择信号CS提供给控制器115，那么控制器115可以响应于所述地址信号ADD输出行地址信号ADDX和列地址信号ADDY。此外，控制器115可以输出通过反转数据控制信号DCTRL和将该反向数据控制信号延迟一段响应于时钟信号CLK给定的时间周期而获得的数据启动信号DEN、数据控制信号DCTRL和预充电信号PRECHARGE。

在图1的SRAM 100的传统操作里，字线驱动器103可以响应于行地址输出字线信号W/L来启动对应于该行地址的位单元阵列107的字线，其中行地址可以是响应于行地址信号ADDX从X解码器101输出。此外，字线驱动器103可以将数据启动信号DEN和数据控制信号DCTRL传送到虚拟列单元105。

在图1的SRAM 100的传统操作里，虚拟列单元105可以响应于数据启动信号DEN和数据控制信号DCTRL输出就绪信号READY。控制器115可以响应于该就绪信号READY输出感测启动信号SENSE。

在图1的SRAM 100的传统操作里，感测放大器111可响应于感测启动信号SENSE来感测从位单元阵列107输出的位信号BIT和反向位信号BITB之间的差异，并可以响应于该感测的差异(例如，参见图3中的(b))来读取数据。

如上所述，感测位信号BIT和反向位信号BITB的电平的时序可以取决于提供给感测放大器111的感测启动信号SENSE的时间。感测启动信号SENSE可响应于就绪信号READY(例如参见图3中的(a))来产生)。因此，感测位信号BIT和反向位信号BITB的电平的时序可以取决于从虚拟列单元105输出的就绪信号READY。

图2是图1的虚拟列单元105的框图。参见图2，虚拟列单元105可响应于数据启动信号DEN和数据控制信号DCTRL来输出就绪信号READY。就绪信号READY的初始电平可设置为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)，并且数据启动信号DEN和数据控制信号DCTRL的初始电平可设置为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)。虚拟列单元105的内部接线端FA、FB和DUMCOL可以是浮空的。内部接线端FA和FB的初始电平可设置为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)，且内部接线端DUMCOL的初始电平可设置为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)。

图3示出了在图1的SRAM 100的传统读操作过程中的波形时序图。现在将分别参考图1-3更详细地描述在图1的SRAM 100里执行的传统读取操作。

参见图1-3，可将虚拟列单元105的节点A设置为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)，可在初始状态里，响应于节点A的第二逻辑电平来接通晶体管Q1并关断加速晶体管Q2。这样，可从节点N输出就绪信号READY，节点N可在初始状态里被设置为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)。

参见图1-3，在传统的读取操作过程中，可响应于时钟信号CLK来启动数据启动信号DEN和数据控制信号DCTRL，并且在节点A的电压可以从第二逻辑电平(例如，较低逻辑电平或逻辑“0”)转换到第一逻辑电平(例如，较高逻辑电平或逻辑“1”)。响应于节点A的第一逻辑电平，可以关断晶体管Q1且接通加速晶体管Q2。

参见图1-3，如果接通加速晶体管Q2，从节点N到地电压将形成电流通路。因此，电流将通过加速晶体管Q2从节点N流向地电压，因此，就绪信号READY可从第一逻辑电平(例如，较高逻辑电平或逻辑“1”)转换到第二逻辑电平(例如，较低逻辑电平或逻辑“0”)。

如图3所示，根据给定的梯度(例如，斜坡或扭曲)，就绪信号READY可以转换到第二逻辑电平。就绪信号READY的逻辑转换梯度可取决于加速晶体管Q2的驱动能力。如果加速晶体管Q2的驱动能力是相对较高，电流可快速地从节点N传导到地电压，因此就绪信号READY的梯度可相对较高(例如，电压可以是“接地的”，因此下降非常快以促使从第一逻辑电平转换到第二逻辑电平)。如果加速晶体管Q2的驱动能力相对较低，就绪信号READY的梯度则同样相对较低。

参见图1-3，响应于数据控制信号DCTRL，可启动字线信号W/L，并且对应该字线W/L的位单元阵列107的数据可作为位信号BIT和反向位信号BITB输出。

参见图1，如果就绪信号READY被设置为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)，控制器115可启动感测启动信号SENSE。感测放大器111响应于该启动的感测启动信号来感测位信号BIT和反向位信号BITB之间的差异以读取数据。

如上所述，响应于感测启动信号SENSE，可感测或检测到位信号BIT和反向位信号BITB之间的差异，且响应于就绪信号READY，可启动感测启动信号SENSE。因此，感测位信号BIT和反向位信号BITB之间的差异的时序可取决于就绪信号READY从第一逻辑电平转换到第二逻辑电平的梯度或持续时间。也就是说，通过包括在虚拟列单元105里的加速晶体管Q2的驱动能力，可至少部分地确定用来感测位信号BIT和反向位信号BITB的时序。因此，感测时序可通过调整并行排列的加速晶体管Q2的大小或个数来控制。

传统的数字设备可以因为设计因素而发展得轻便和多功能。这种传统数字设备可包括SRAM或ROM，其被希望配置成更高的速度运行、更高的集成度和更低的能量消耗。特别是，响应于字线信号W/L，对应于从位信号BIT和反向位信号BITB的输出到感测所述位信号BIT和反向位信号BITB之间的差异的周期的感测边缘可以是影响SRAM的感测操作的设计因素。通常，通过切断加速晶体管，可以在调试SRAM或ROM(例如，在制造的过程中)的时候确定感测边缘。然而，如果确定了该SRAM或ROM的感测边缘是有故障的，那么用于该故障的SRAM或ROM的维修操作不可能使用传统的维修方法。

发明内容

本发明的示例性实施例旨在一种感测边缘变化电路，其用来控制就绪信号的扭曲，包括连接到位于输出就绪信号的节点和地电压之间的电路通路之上的多个加速晶体管的多个半导体元件，每一个所述的多个加速晶体管都可选择地控制，以调整就绪信号的逻辑转换的持续时间。

本发明的另一个示例性实施例旨在一种控制就绪信号的扭曲的方法，包括选择地控制位于输出就绪信号的节点和地电压之间的电路通路之上的多个加速晶体管，每一个所述的多个加速晶体管中都可选择地控制，以调整所述就绪信号的逻辑转换的持续时间。

附图说明

所包括的附图将进一步提供本发明的理解，包含在说明书中并组成说明书的一部分。所述附图示出了本发明的示例性实施例，并结合说明书，用来解释本发明的原则。

图1是传统静态随机存取存储器(SRAM)的框图。

图2是图1的虚拟列单元的框图。

图3举例说明了在图1中的SRAM的传统读取操作的过程中的波形时序图。

图4是根据本发明的示范性实施例的感测边缘变化电路的框图。

图5是根据本发明的另一个示例性实施例的感测边缘变化电路的模块图。

具体实施方式

这里将公开本发明的详细的示例性实施例。然而，这里公开的特定结构和功能细节仅仅代表描述本发明的示例性实施例的目的。然而，本发明的示例性实施例可以结合在许多可变化的结构里，而不能理解为限定于这里列举的实施例。

因此，由于本发明的示范性实施例容易有各种修改和可替换形式，因此特定实施例通过在附图里示例的方式示出，将在这里详细描述。然而可以理解的是，这不是意味着本发明的示例性实施例限定为所公开的特定结构，恰恰相反，本发明的示例性实施例覆盖所有在本发明的精神和范围内的的修改、等同和替代。在附图的全部描述里，相同的附图标记表示相同的元件。

可以理解的是，尽管在这里使用术语第一、第二等来描述各种元件，这些元件将不是限定于这些术语。这些术语仅仅是用来将一个元件与其它元件区别开来。例如，不超出本发明的范围，第一元件可称之为第二元件，相似地，第二元件可称之为第一元件。如这里所用的，术语“和/或”包括相关列出项目一个或多个的任意和所有组合。

可以理解的是，当一个元件表示为“连接”或“耦合”到另一个元件时，其可以是直接连接或耦合到其它元件，或出现中间元件。相反，当元件表示为“直接连接”或“直接耦合”到另一个元件时，这里没有中间元件出现。用来描述元件之间的关系的其它词语可用相似的方式解释(例如，“之间”与“直接地之间”相对，“邻近”与“直接地邻近”相对等等。)。

这里使用的术语学仅仅只是为了描述特定实施例的目的，并不意味着对本发明的示例性实施例的限定。如这里所使用的，单数形式“一”和“这”意指也包括复数形式，除非上下文中有清晰的其它指示。可进一步理解的是，当这里使用术语“包含(comprises)”，“包含(comprising)”，“包括(include)”和/或“包括(including)”时，指示规定的特征、整数、步骤、操作、元件、和/或部件的出现，并不排除一个或更多其它特征、整数、步骤、操作、元件、部件和/或组合的出现或附加。

除非有其它定义，这里使用的所有术语(包括技术上和科学上的术语)具有与作为属于本发明的本领域普通技术人员理解相同的含义。可进一步理解的是，诸如这些常用词典定义的术语，可解释为具有与它们在相关技术的上下文中一致的含义，并将不会被解释为理想化的或超出常规的意义，除非特别地这样定义。

由于以下将参考本发明的示例性实施例来更详细地讨论，因此，有缺陷的SRAM的感测边缘将调整为经由熔丝维修硬模，及与外部衬台(pad)一起执行故障分析。这样，有缺陷的SRAM可以被修复，并不需要被标注为“故障”。

图4是根据本发明示例性实施例的感测边缘变化电路400的框图。在图4的示例性实施例里，感测边缘变化电路400可以包括上拉单元410，加速单元430和感测边缘控制器450。所述感测边缘变化电路400可控制就绪信号READY的扭曲(skew)，从而控制感测边缘，该感测边缘对应于从来自半导体存储设备(未示出)的位单元阵列(未示出)的位对的输出到所述位对的感测的周期。可通过感测边缘控制器450来执行用于控制或调整所述感测边缘的操作。如上所述，可通过“梯度”或就绪信号READY的扭曲(例如，从诸如是较高逻辑电平或逻辑“1”的第一逻辑电平转换到诸如是较低逻辑电平或逻辑“0”的第二逻辑电平的持续时间)来影响感测边缘。在从第一逻辑电平转换到第二逻辑电平的过程中，所述就绪信号READY的扭曲可基于在加速单元430里从节点N到地电压的电流比率或“速率”。因此，感测边缘控制器450可控制电流的速率。

现在将参考图4的示例性实施例，更详细地描述感测边缘变化电路400的示例性结构和操作。

在图4的示例性实施例里，上拉单元410可包括PMOS晶体管Q1，其连接在电源电压VDD和节点N之间，可响应于虚拟列信号DUMCOL而接通。如果虚拟列信号DUMCOL被设置为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)，上拉单元410可上拉节点N，通过节点N输出就绪信号READY。

在图4的示例性实施例里，加速单元430可连接在输出就绪信号READY的节点N和感测边缘控制器450之间。所述加速单元430可包括多个加速晶体管Q21、Q22、Q23和Q24，其可响应于虚拟列信号DUMCOL有选择地接通。例如，如果虚拟列信号DUMCOL被设置为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)，那么就可接通所述多个加速晶体管Q21、Q22、Q23和Q24，这样电流可以从节点N流向地电压。

在图4的示例性实施例里，感测边缘控制器450可包括分别连接到所述多个加速晶体管Q21、Q22、Q23和Q24的多个熔丝单元451-1、451-2、451-3和451-4。所述多个熔丝单元451-1、451-2、451-3和451-4中的每一个都可包括相互并联连接的熔丝FUSE和电阻R1。

在图4的示例性实施例里，感测边缘控制器450可响应于外部信号(未示出)来切断多个熔丝单元451-1、451-2、451-3和451-4中的至少一个，以控制所述多个加速晶体管Q21、Q22、Q23、Q24的驱动能力。例如，如果给定熔丝单元的熔丝被切断，那么电流将从节点N通过对应这个熔丝单元的电阻R1流向地电压。因此，连接到这个具有切断熔丝的熔丝单元的加速晶体管的驱动能力将降低，但是连接到具有未被切断的熔丝的熔丝单元的加速晶体管的驱动能力将不会降低。这样，可通过切断一个或更多个熔丝来控制所述多个加速晶体管Q21、Q22、Q23和Q24的驱动能力以控制就绪信号READY的梯度或扭曲(例如，在从第一逻辑电平转换到第二逻辑电平期间)。例如，可通过降低加速晶体管Q21、Q22、Q23和Q24的驱动能力来降低就绪信号READY的梯度。因此，在一个实施例里，如果基于高速低电压设计生产的半导体存储器设备的感测边缘包括不足的感测边缘，或半导体存储器设备需要其它的调整，那么可通过调整(减少或降低)就绪信号READY的梯度来增加感测边缘。

图5是根据本发明的另一个实施例的感测边缘变化电路500的框图。在图5的示例性实施例里，感测边缘变化电路500可以包括上拉单元510，加速单元530和感测边缘控制器550。上拉单元510和加速单元530的结构和操作分别与图4的感测边缘变化电路400的上拉单元410和加速单元430相同。因此，为了简明的目的，以下将只描述(例如，以及没有“冗余”的元件)感测边缘变化控制器550的示例操作。

在图5的示例性实施例里，感测边缘控制器550可响应于外部信号SEN_A和SEN_B关断多个驱动晶体管Q31、Q32、Q33和Q34中的一个或更多个，以便分别控制所述多个加速晶体管Q21、Q22、Q23和Q24的驱动能力。在示例里，所述外部信号SEN_A和SEN_B可经由外部输入引脚输入。

在图5的示例性实施例里，感测边缘控制器550可包括分别连接到所述多个加速晶体管Q21、Q22、Q23和Q24的多个驱动晶体管Q31、Q32、Q33和Q34。所述感测边缘控制器550还进一步包括驱动控制器553，用来输出用于控制所述多个驱动晶体管Q31、Q32、Q33和Q34中的一个或更多个是否可以关断的驱动控制信号DCTRL1、DCTRL2和DCTRL3。在示例里，驱动控制器553可包括给定的逻辑电路并可基于外部信号SEN_A和SEN_B来控制所述多个驱动晶体管Q31、Q32、Q33和Q34的关断。

在图5的示例性实施例里，由于上述示出和描述的图5包括用来控制四个驱动晶体管Q31、Q32、Q33和Q34的两个外部信号SEN_A和SEN_B，本领域普通技术人员可以理解这并不限定于这个数量的驱动晶体管和外部信号。例如，在本发明的另一个示例性实施例里，可使用三个外部信号来控制八个驱动晶体管(例如，因为23等于8)，等等。

现在将参考图5的示例性实施例，更详细地描述包括驱动控制器553的感测边缘控制器550的示例性操作。

在图5的感测边缘控制器550的示例性操作里，因为驱动晶体管Q31的栅极可连接到给定的偏转电压VB上，因此驱动晶体管Q31可在全部的操作过程中接通(例如，或至少只要给定偏转电压VB保持在电压阈值之上)。因此，可通过调整驱动晶体管Q32、Q33和Q34的数量来控制加速晶体管Q21、Q22、Q23和Q24的驱动能力，其所述驱动晶体管是响应于外部信号SEN_A和SEN_B来接通的。例如，由于关断了大量的驱动晶体管，因此，加速晶体管Q21、Q22、Q23和Q24的驱动能力下降，从而增加感测边缘。

在图5的感测边缘控制器550的示例性操作里，如果外部信号SEN_A和SEN_B的每一个都被设置为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)，那么就可接通每一个驱动晶体管Q31、Q32、Q33和Q34，并使加速晶体管Q21、Q22、Q23和Q24获得更高的(例如，“最高的”，至少相对于外部信号SEN_A和SEN_B的其他逻辑电平设置)驱动能力。在另一个示例里，如果外部信号SEN_A和SEN_B的分别被设置为第一逻辑电平或第二逻辑电平，那么就可接通四个驱动晶体管Q31、Q32、Q33和Q34中的三个。在另一个示例里，如果外部信号SEN_A和SEN_B的分别被设置为第二逻辑电平和第一逻辑电平，那么就可接通四个驱动晶体管Q31、Q32、Q33和Q34中的两个。在另一个示例里，如果外部信号SEN_A和SEN_B的每个都被设置为第二逻辑电平，那么就可接通四个驱动晶体管Q31、Q32、Q33和Q34中的一个。因此，综上所述的示例，如果外部信号SEN_A和SEN_B的逻辑电平分别是(1，1)，(1，0)，(0，1)和(0，0)，那么“接通”的晶体管的数量可以是4、3、2和1。

在图5的示例性实施例里，如果具有(0，0)，(0，1)，(1，0)和(1，1)的组合逻辑值的外部信号SEN_A和SEN_B被连续地提供给驱动控制器553，那么就可提高加速单元530的驱动能力。这样，从节点N流向地电压的电流量和就绪信号READY的扭曲也就增加，从而减少了感测边缘。以这种方式，通过关断或保持接通着选定数量的驱动晶体管，就可控制就绪信号READY的扭曲，以便可以调整从节点N通过加速晶体管Q21、Q22、Q23和Q24流向地电压的电流量。换句话说，可控制关断多个驱动晶体管Q31、Q32、Q33和Q34中选定数量的晶体管，以便调整从节点N到地电压的电流量，从而控制就绪信号READY的梯度(例如，使之“更低”或“更温和”)。

由于本发明的上述示例性实施例描述的所述感测边缘变化电路为包括上拉单元、加速单元和感测边缘控制器，可以理解的是，所述感测边缘控制器可选择地独立于所述感测边缘变化电路而被应用。

在本发明的另一个示例性实施例里，感测边缘变化电路可控制或调整就绪信号的扭曲，以便控制感测边缘，其对应从来自半导体存储器设备的位单元阵列的位对输出到该位对的感测的周期。所述感测边缘变化电路可包括多个熔丝单元，每个熔丝单元分别连接到多个加速晶体管的部件上。每个熔丝单元可包括彼此并联的熔丝和并联电阻。在示例里，可通过响应于一个或多个外部信号，有选择地切断至少一个熔丝单元的熔丝来控制感测边缘。

在本发明的另一个示例性实施例里，感测边缘变化电路可包括多个驱动晶体管和驱动控制器。所述多个驱动晶体管可分别连接到输出所述就绪信号的多个加速晶体管。所述驱动控制器可输出驱动控制信号控制其响应于一个或多个外部信号来关断多个驱动晶体管。在示例里，可通过响应于一个或多个外部信号来调整关断多个驱动晶体管，从而控制所述感测边缘。

在本发明的另一个示例性实施例里，如果所述感测边缘控制器独立于感测边缘变化电路，所述感测边缘变化电路可包括在半导体存储器设备里，以便控制所述半导体存储器设备的感测边缘。所述半导体存储器设备包括虚拟列单元、控制器、感测放大器和感测边缘控制器。所述虚拟列单元可响应于数据启动信号和数据控制信号来输出就绪信号。所述控制器可响应于所述就绪信号来输出感测启动信号。感测放大器可响应于所述感测启动信号来感测从位单元阵列输出的位对。所述感测边缘控制器可控制所述就绪信号的扭曲，以控制从位对的输出到感测所述位对的感测边缘。

在本发明的另一个示例性实施例里，感测边缘变化电路可控制感测边缘或SRAM的速度(例如，如果因为为了制造SRAM在精选过程中的变化或高速低压的设计，所述SRAM具有不足的感测边缘或较低速度)。此外，感测边缘变化电路可通过在SRAM的调试过程中切断一个或多个熔丝(例如，基于一个或多个外部信号)来调整感测边缘，从而允许修复具有不适当感测边缘的SRAM，而不是简单的标注“故障”。

如此已经描述了本发明的示例性实施例，显而易见的是这些实施例可以以许多方式进行变化。例如，可以理解在本发明的一个示例性实施例里，上述的第一和第二逻辑电平可以分别对应较高逻辑电平和较低逻辑电平。或者，在本发明的另一个示例性实施例里，第一和第二逻辑电平/状态可分别对应较低逻辑电平和较高逻辑电平。

此外，虽然本发明的上述示例性实施例已经通常用来指示SRAM，但是应当理解的是本发明的其它示例性实施例可指示任何类型的半导体存储设备。

这些变化不被认为是偏离了本发明的示例性实施例的精神和范围，所有的这些修改对本领域普通技术人员来说是显而易见的，都旨在包含在所附权利要求书的范围内。

Claims

1.一种控制就绪信号的扭曲的感测边缘变化电路，包括：

多个半导体元件，连接到位于输出就绪信号的节点和地电压之间的电流通路上的多个加速晶体管，所述多个加速晶体管的每一个被有选择地控制，以便调整就绪信号的逻辑转换的持续时间。

2.一种半导体存储器设备，包括：

如权利要求1所述的感测边缘变化电路；

虚拟列单元，其输出用于控制感测边缘的就绪信号，其中所述就绪信号是响应于在数据读取操作的过程中启动的数据启动信号和数据控制信号而输出的，所述感测边缘对应于从来自位单元阵列的位对的输出到所述位对的感测的时间周期；

控制器，其响应于所述就绪信号输出感测启动信号；以及

感测放大器，其感测响应于所述感测启动信号从所述位单元阵列的位对输出。

3.如权利要求2所述的半导体存储器设备，其中所述虚拟列单元包括：

切换控制器，响应于所述数据启动信号和数据控制信号，输出虚拟列信号；

上拉单元，如果所述虚拟列信号被设置为第一逻辑电平，那么该上拉单元就上拉所述输出就绪信号的节点；及

加速单元，其包括所述多个加速晶体管，如果所述虚拟列单元被设置为第二逻辑电平，所述晶体管被有选择地接通，以形成从节点到地电压的电流通路。

4.如权利要求2所述的半导体存储器设备，其中所述多个半导体元件包括多个熔丝单元，所述多个熔丝单元的每一个包括相互并联连接的熔丝和电阻。

5.如权利要求4所述的半导体存储器设备，其中所述感测边缘控制器基于外部信号，有选择地控制是否切断在多个熔丝单元内的多个熔丝中的一个或多个。

6.如权利要求2所述的半导体存储器设备，其中所述多个半导体元件包括多个驱动晶体管。

7.如权利要求6所述的半导体存储器设备，其中所述感测边缘控制器基于外部信号，有选择地控制是否关断所述多个驱动晶体管中的一个或多个。

8.如权利要求7所述的半导体存储器设备，其中所述感测边缘控制器进一步包括：

输出驱动控制信号的驱动控制器，该驱动控制信号响应于所述外部信号，控制是否关断所述多个驱动晶体管中的一个或多个，所述外部信号是通过外部输入针脚接收的。

9.如权利要求2所述的半导体存储器设备，其中所述半导体存储器设备是静态随机存取存储器(SRAM)。

10.如权利要求1所述的感测边缘变化电路，包括：

感测边缘控制器，其包括所述多个半导体元件；

上拉单元，如果虚拟列信号被设置为第一逻辑电平，则该上拉单元上拉通过其输出就绪信号的节点，；

加速单元，包括多个加速晶体管，如果所述虚拟列信号被设置为第二逻辑电平，则所述多个加速晶体管中的一个或多个被有选择地接通，以形成从节点到地电压的电流通路；并且

其中，所述虚拟列信号是响应于在数据读取操作过程中启动的数据启动信号和数据控制信号而产生的。

11.如权利要求10所述的感测边缘变化电路，其中所述多个半导体元件包括多个熔丝单元，所述多个熔丝单元中的每一个包括并联连接的熔丝和电阻。

12.如权利要求11所述的感测边缘变化电路，其中所述感测边缘控制器基于外部信号，有选择地控制是否切断在多个熔丝单元内的多个熔丝中的一个或多个。

13.如权利要求10所述的感测边缘变化电路，其中所述多个半导体元件包括多个驱动晶体管。

14.如权利要求13所述的感测边缘变化电路，其中所述感测边缘控制器基于外部信号，有选择地控制是否关断所述多个驱动晶体管中的一个或多个。

15.如权利要求14所述的感测边缘变化电路，其中所述感测边缘控制器进一步包括：

16.如权利要求1所述的感测边缘变化电路，其中所述多个半导体元件包括多个熔丝单元，所述多个熔丝单元中的每一个包括并联连接的熔丝电阻。

17.如权利要求16所述的感测边缘变化电路，其中所述感测边缘变化电路基于外部信号，有选择地控制是否切断所述多个熔丝单元内的所述多个熔丝中的一个或多个。

18.如权利要求1所述的感测边缘变化电路，其中所述多个半导体元件包括多个驱动晶体管。

19.如权利要求18所述的感测边缘变化电路，进一步包括：

输出驱动控制信号的驱动控制器，该驱动控制信号响应于外部信号，控制是否关断所述多个驱动晶体管中的一个或多个，所述外部信号是通过外部输入针脚接收的。

20.如权利要求19所述的感测边缘变化电路，其中感测边缘是通过响应于所述外部信号，控制所述多个驱动晶体管中的哪个被关断来控制的。

21.一种控制就绪信号的扭曲的方法，包括：

有选择地控制位于输出就绪信号的节点和地电压之间的电流通路上的多个加速晶体管，每一个所述多个加速晶体管被有选择地控制，以便调整就绪信号的逻辑转换的持续时间。

22.如权利要求21所述的方法，其中有选择地控制所述多个加速晶体管包括发送一个或多个控制信号来调整所述多个加速晶体管中的哪些被接通，以及所述多个加速晶体管中的哪些被关断。

23.一种执行如权利要求21所述的方法的感测边缘变化电路。