CN1928681A - 薄膜晶体管阵列基板、其静电放电保护元件及其制造方法 - Google Patents

Abstract

一种薄膜晶体管阵列基板、其静电放电保护元件及其制造方法，此薄膜晶体管阵列基板包含有多条扫描配线、多条数据配线、分别设置于扫描配线与数据配线一侧之第一短路杆与第二短路杆，每个静电放电保护元件包括有开关元件及与其并联之电阻线，当薄膜晶体管阵列基板上所累积之静电荷过多时，可经由此开关元件而传导至第一短路杆或第二短路杆中，此电阻线可防止施加于其中一条扫描配线或数据配线上之信号被传导至其它扫描配线或数据配线，以探测出损坏之像素。

Description

薄膜晶体管阵列基板、其静电放电保护元件及其制造方法

技术领域

本发明涉及一种薄膜晶体管阵列基板及其制造方法，且特别涉及一种顶栅极型薄膜晶体管阵列基板、其静电放电保护元件及其制造方法。

背景技术

静电放电是来自非导电表面之静电移动的现象，其会造成集成电路中之元件与其它电路组成的损害。例如在地毯上行走的人体，于相对湿度较高的情况下就可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。

而一般在液晶显示器的制造过程中，会经过许多机台以及人员之操作，而机台与人员多少都会带有静电。因此当上述的带电体(人体、机器或仪器)接触到液晶显示面板时，将可能会向液晶显示面板放电，此静电放电之瞬间功率有可能会造成液晶显示面板内之薄膜晶体管及电路损坏或失效。

为了避免静电放电损伤液晶显示面板中的薄膜晶体管以及电路，一般会将所有的扫描配线连接至共同扫描信号线(common driving signal line)，并将所有的数据配线连接至共同数据信号线(common data signal line)，而此共同扫描信号线与共同数据信号线为接地。如此一来，当薄膜晶体管上累积之电荷数目过多时，即可通过此接地端而将静电放电导出，避免静电放电直接导入内部之元件及电路，而造成损毁。

当欲进行个别像素之测试时，先于其中一条扫描配线上施加电压，以开启连接于此扫描配线上之薄膜晶体管，并同时于其中一条数据配线上施加电压，以将数据写入待测试像素中。然而，由于所有的扫描配线及数据配线皆是连接于共同扫描信号线与共同数据信号线之上，因此所施加的电压会由共同扫描信号线或共同数据信号线导至其它扫描配线与数据配线。相对地，当对其中一条扫描配线上施加电压，并且欲由其中一条数据配线读取待测试像素之电容值时，此电压也会施加到其它的扫描配线上。如此，便无法仅读取其中一条特定之数据配线上的数据，而无法探测出损坏之像素。

发明内容

本发明的目的就是提供一种顶栅极型薄膜晶体管阵列基板及其静电放电保护元件，以防止薄膜晶体管阵列基板上之元件及电路因静电放电所产生之损毁，且亦可探测出损坏之像素。

本发明的又一目的是提供一种顶栅极型薄膜晶体管阵列基板及其静电放电保护元件的制造方法，以随时地形成导通路径，排放累积的静电荷，并可达到测试出损坏之像素。

本发明提出一种薄膜晶体管阵列基板，其主要包含有：基板、多条扫描配线与多条数据配线、多个像素结构、第一短路杆、第二短路杆、多个第一岛状结构、多个第二岛状结构、栅绝缘层、层间介电层、多条第一连接线、多条第二连接线、保护层、多条第一电阻线及多条第二电阻线。

基板上具有显示区与周边线路区。多条扫描配线与多条数据配线是设置于显示区内，以于显示区内定义出多个像素区。多个像素结构是分别设置于各像素区内，以通过各扫描配线与数据配线进行驱动，而各像素结构包括有顶栅极型薄膜晶体管与像素电极。顶栅极型薄膜晶体管与扫描配线中的一条与数据配线中的一条电连接。像素电极是设置于顶栅极型薄膜晶体管的上方，并与顶栅极型薄膜晶体管电连接。

第一短路杆与第二短路杆皆设置于***线路区内。多个第一岛状结构是设置于基板上，并分别位于其中一扫描配线与第一短路杆之间。多个第二岛状结构是设置于基板上，并位于其中一条数据配线与第二短路杆之间。栅绝缘层是设置于基板上，并覆盖第一岛状结构、第二岛状结构与顶栅极型薄膜晶体管之半导体层。层间介电层是设置于栅绝缘层上，并覆盖扫描配线、第一短路杆与顶栅极型薄膜晶体管之栅极，其中扫描配线、第一岛状结构与第一短路杆上方之栅绝缘层或层间介电层内具有多个第一接触窗，且第二岛状结构上方之栅绝缘层与层间介电层内具有多个第二接触窗，数据配线与第二短路杆设置于层间介电层上，并延伸至第二岛状结构上方，以分别通过第二接触窗与第二岛状结构电连接。多条第一连接线是设置于层间介电层上，并分别通过第一接触窗连接于第一岛状结构与扫描配线之间。多条第二连接线是设置于层间介电层上，并分别通过第一接触窗连接于第一岛状结构与第一短路杆之间。

保护层是覆盖于数据配线、第二短路杆与顶栅极型薄膜晶体管之源极/漏极，其中第一连接线与第二连接线上方之保护层内具有多个第三接触窗，而数据配线与第二短路杆上方之保护层内具有多个第四接触窗。多条第一电阻线是设置于保护层上，并分别通过第三接触窗连接于第一连接线中的一条与第二连接线中的一条之间。多条第二电阻线是设置于保护层上，并分别通过第四接触窗连接于数据配线中的一条与第二短路杆之间。

在本发明之一较佳实施例中，顶栅极型薄膜晶体管之栅极、扫描配线与第一短路杆之材质相同。

在本发明之一较佳实施例中，半导体层、第一岛状结构与第二岛状结构之材质相同，且其材料可为低温多晶硅。

在本发明之一较佳实施例中，顶栅极型薄膜晶体管之源极/漏极、数据配线、第二短路杆、第一连接线与第二连接线之材质相同。

本发明另提出一种薄膜晶体管阵列基板之制造方法，其包含下列步骤：

首先，提供基板，此基板上划分有多个像素区域。接着，于基板上形成半导体材料层，并将其图案化，以于各像素区域内分别形成半导体层，并于像素区域之相邻两侧边分别形成多个第一岛状结构及多个第二岛状结构。之后，于基板上形成栅绝缘层，以覆盖半导体层、第一岛状结构及第二岛状结构。

然后，于栅绝缘层上形成第一金属层，并图案化第一金属层，以形成多个栅极、多条扫描配线、多个第一连接部与第一短路杆，此栅极分别设置于半导体层之上，扫描配线分别连接于栅极，而第一连接部的两端分别连接于扫描配线与第一短路杆。之后，再进行离子植入，以于半导体层内分别形成源极/漏极掺杂区。

接着，于第一金属层与栅绝缘层上形成层间介电层，并图案化此层间介电层，以于层间介电层上对应于源极/漏极掺杂区、扫描配线、第一岛状结构、第二岛状结构与第一短路杆处形成多个第一接触窗，且于层间介电层上对应于第一连接部之处形成多个第一开口。之后，于层间介电层上形成第二金属层，并图案化第二金属层，以形成多个源极/漏极、多条第一连接线、多条第二连接线、多条数据配线、多个第二连接部与第二短路杆。各源极/漏极通过第一接触窗而与源极/漏极掺杂区中的一个构成电连接，各第一连接线之两端分别通过第一接触窗而与扫描配线中的一条与第一岛状结构中的一个电连接，而各第二连接线之两端分别通过第一接触窗而与第一岛状结构中的一个与第一短路杆电连接，各数据配线与源极中的一个电连接，各第二连接部之两端分别电连接于数据配线中的一条与第二短路杆。

接着，于第二金属层及层间介电层上形成保护层，并将其图案化，以在保护层对应于第一开口之处形成多个第二开口，并于保护层对应第二连接部之处形成多个第三开口，且于保护层对应于第一连接线、第二连接线、数据配线及第二短路杆之处形成多个第二接触窗。之后，于保护层上形成导电层，并将其图案化，以形成多个像素电极、多条第一电阻线及多条第二电阻线，各像素电极通过第二接触窗中的一个而电连接于漏极，各第一电阻线之两端通过第二接触窗而分别电连接于第一连接线中的一条与第二连接线中的一条，各第二电阻线之两端通过第二接触窗而分别连接于数据配线中的一条与第二短路杆。最后，移除第一连接部与第二连接部。

在本发明之一较佳实施例中，移除第一连接部与第二连接部的步骤，以干式蚀刻或湿式蚀刻的方式，移除第二开口及第三开口所暴露之第一连接部与第二连接部。

本发明再提出一种薄膜晶体管阵列基板之静电放电保护元件，电连接于基板上之扫描配线与第一短路杆之间，其包括：第一岛状结构、栅绝缘层、层间介电层、金属层、保护层及导电层。

第一岛状结构是设置于基板上，且位于扫描配线与第一短路杆之间。栅绝缘层是设置于基板上，且覆盖第一岛状结构。层间介电层是设置于栅绝缘层之上，且层间介电层与栅绝缘层对应于扫描配线、第一岛状结构与第一短路杆之处设置有多个第一接触窗。金属层是设置于层间介电层之上，其包括第一连接线与第二连接线，第一连接线的两端分别通过第一接触窗而电连接于扫描配线与第一岛状结构，而第二连接线的两端分别通过第一接触窗而电连接于第一岛状结构与第一短路杆。

保护层是设置于金属层之上，保护层对应于第一连接线与第二连接线之处具有多个第二接触窗。导电层是设置于保护层上，其包括电阻线，此电阻线之两端分别通过第二接触窗而电连接于第一连接线与第二连接线。

在本发明之一较佳实施例中，第一岛状结构之材质为低温多晶硅。

在本发明之一较佳实施例中，薄膜晶体管阵列基板之静电放电保护元件还包含有第一接地端，第一接地端电连接于第一短路杆。

在本发明之一较佳实施例中，电阻线呈连续弯折状。

在本发明之一较佳实施例中，导电层之材质可为金属、金属合金、铟锡氧化物或铟锌氧化物。

本发明还提出一种薄膜晶体管阵列基板之静电放电保护元件的制造方法，包括下列步骤：

首先，提供基板。之后，于基板上形成半导体材料层，并将其图案化，以形成第一岛状结构。接着，于基板上形成栅绝缘层，以覆盖第一岛状结构。再于栅绝缘层上形成第一金属层，并将其图案化，以形成扫描配线、第一连接部与第一短路杆，第一连接部之两端分别连接至扫描配线与第一短路杆。之后，于第一金属层上形成层间介电层，并将其图案化，以于层间介电层上对应于扫描配线、第一岛状结构与第一短路杆之处形成多个第一接触窗，且于层间介电层上对应于第一连接部之处形成第一开口。

接着，于层间介电层上形成第二金属层，并将其图案化，以形成第一连接线与第二连接线，第一连接线之两端通过第一接触窗而分别电连接于扫描配线与第一岛状结构，而第二连接线之两端通过第一接触窗而分别电连接于第一岛状结构与第一短路杆。之后，于第二金属层上形成保护层，并将其图案化，以于保护层对应于第一开口处形成第二开口，并于保护层对应于第一连接线与第二连接线之处形成多个第二接触窗。然后，于保护层上形成导电层，并将其图案化，以形成电阻线，电阻线之两端通过上述第二接触窗而分别电连接于第一连接线与第二连接线。最后，移除第一连接部。

在本发明之一较佳实施例中，移除第一连接部的步骤以干式蚀刻或湿式蚀刻的方式，移除第二开口所暴露之第一连接部。

本发明再提出一种薄膜晶体管阵列基板之静电放电保护元件，连接于基板上之数据配线与第二短路杆之间，其包括：第二岛状结构、绝缘层、保护层与导电层。

第二岛状结构设置于基板上，且位于数据配线与第二短路杆之间。绝缘层设置于基板上，且覆盖上述第二岛状结构，绝缘层上对应于第二岛状结构之处具有多个第一接触窗，且数据配线及第二短路杆分别延伸至第二岛状结构上，并通过上述第一接触窗而分别电连接于第二岛状结构。保护层设置于数据配线、第二岛状结构与第二短路杆之上，保护层对应于数据配线与第二短路杆之处分别具有第二接触窗。导电层形成于保护层上，其具有电阻线，电阻线之两端通过上述第二接触窗而电连接于数据配线与第二短路杆。

在本发明之一较佳实施例中，上述第二岛状结构之材质为低温多晶硅。

在本发明之一较佳实施例中，绝缘层包括栅绝缘层与层间介电层。

在本发明之一较佳实施例中，薄膜晶体管阵列基板之静电放电保护元件还包含有第二接地端，连接于第二短路杆。

在本发明之一较佳实施例中，上述电阻线呈连续弯折状。

在本发明之一较佳实施例中，导电层之材质可为金属、金属合金、铟锡氧化物或铟锌氧化物。

本发明更提出一种薄膜晶体管阵列基板之静电放电保护元件的制造方法，其包含下列步骤：

首先，提供基板。之后，于基板上形成半导体材料层，并将其图案化，以形成第二岛状结构。接着，于基板上形成绝缘层，并将其图案化，以于绝缘层上对应于第二岛状结构之处形成多个第一接触窗。然后，于绝缘层上形成金属层，并将其图案化，以形成数据配线、第二连接部与第二短路杆，其中数据配线及第二短路杆延伸至第二岛状结构，并通过上述第一接触窗而电连接于第二岛状结构，且第二连接部之两端分别电连接于数据配线及第二短路杆。接着，于金属层上形成保护层，并将其图案化，以于保护层上对应于第二连接部之处形成开口，且于保护层上对应于数据配线与第二短路杆之处形成多个第二接触窗。之后，于保护层上形成导电层，并将其图案化，以形成电阻线，此电阻线之两端通过上述第二接触窗而分别电连接于数据配线与第二短路杆。最后，移除第二连接部。

在本发明之一较佳实施例中，于基板上形成绝缘层的步骤还包括：于基板上形成栅绝缘层，之后，再于栅绝缘层上形成层间介电层。

在本发明之一较佳实施例中，移除第二连接部的步骤是以干式蚀刻或湿式蚀刻的方式，移除开口所暴露之第二连接部。

由于本发明可直接应用于目前低温多晶硅薄膜晶体管工艺，于每条扫描配线与第一短路杆及每条数据配线与第二短路杆之间分别形成静电放电保护元件，因此，可在不增加工艺光掩膜数的状况下，使顶栅极型薄膜晶体管阵列基板同时具有静电放电保护的功能。此外，当各金属层/导电层制造完成后，即具有静电放电保护的效果，并不需要等到整个面板制造完成后，才具有静电保护的功能。

由于本发明之静电放电保护元件可使施加于其中一条扫描配线或是数据配线之信号不会传递到其它的扫描配线或是数据配线之上，因此，可达到探测损坏之像素的目的。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为本发明之薄膜晶体管阵列基板及其静电放电保护元件之俯视图。

图2A及2B分别为本发明之第一静电放电保护元件及第二静电放电保护元件的俯视示意图。

图3A至3H为图1中之I区域内的顶栅极型薄膜晶体管之制造流程剖面图。

图4A至4F为图2A中之扫描配线、第一静电放电保护元件与第一短路杆之制造流程俯视图。

图5A至5E为图2B中之数据配线、第二静电放电保护元件与第二短路杆之制造流程俯视图。

主要元件标记说明

100：薄膜晶体管阵列基板

110a：显示区

110b：周边线路区

112：扫描配线

114：数据配线

116：像素区域

1162：顶栅极型薄膜晶体管

1164：像素电极

120：扫描驱动电路

130：第一静电放电保护元件

132：第一开关元件

134：第一电阻线

140：第一短路杆

150：数据驱动电路

160：第二静电放电保护元件

162：第二开关元件

164：第二电阻线

170：第二短路杆

180a：第一接地端

180b：第二接地端

200：基板

210：缓冲层

222：半导体层

222a/222b：源极/漏极掺杂区

224：第一岛状结构

226：第二岛状结构

230：栅绝缘层

240：第一金属层

242：栅极

244：扫描配线

246：第一连接部

248：第一短路杆

250：层间介电层

252a/252b：源极/漏极接触窗

254：开口

256：接触窗

258：接触窗

260：第二金属层

262a/262b：源极/漏极

264a：第一连接线

264b：第二连接线

266：数据配线

268：第二连接部

270：第二短路杆

280：保护层

282：接触窗

284：开口

286a：接触窗

286b：接触窗

288：开口

289a：接触窗

289b：接触窗

290：像素电极

292：第一电阻线

294：第二电阻线

具体实施方式

请参照图1所示，为本发明之薄膜晶体管阵列基板及其静电放电保护元件之俯视图。此薄膜晶体管阵列基板100中主要包含有：基板(图中未示)、多条扫描配线112、多条数据配线114、多个像素结构、扫描驱动电路120、多个第一静电放电保护元件130、第一短路杆140、数据驱动电路150、多个第二静电放电保护元件160及第二短路杆170。

基板上具有显示区110a及周边线路区110b。显示区110a是用以显示影像之区域，而周边线路区110b上则设置有相关之电路，以驱动显示区110a显示。此扫描配线112与数据配线114设置于基板上之显示区110a内，以定义出呈矩阵形式排列之像素区域116。

多个像素结构是分别设置于这些像素区域116内，并电连接于扫描配线112与数据配线114，以通过扫描配线112与数据配线114而进行驱动。每个像素结构中主要包含有：顶栅极型薄膜晶体管1162与像素电极1164。

而每个顶栅极型薄膜晶体管1162分别位于其中一个像素区域116内，并电连接于扫描配线112与数据配线114。此像素电极1164是设置于顶栅极型薄膜晶体管1162之上方，且与顶栅极型薄膜晶体管1162构成电连接。

此扫描驱动电路120是设置于周边线路区110b内，以传输信号至各扫描配线112，而开启/关闭(ON/OFF)相对应之顶栅极型薄膜晶体管1162。多个第一静电放电保护元件130与第一短路杆140设置于所有扫描配线112之一侧，且每个第一静电放电保护元件130是分别连接于扫描配线112；当顶栅极型薄膜晶体管1162所累积之静电荷过多时，此第一静电放电保护元件130与第一短路杆140可适时地形成导通路径，以释放出累积的静电荷，如此一来，即可避免静电放电直接导入顶栅极型薄膜晶体管1162中，而造成损毁。

同样地，此数据驱动电路150是设置于周边线路区110b内，以传输信号至各数据配线114，以将数据写入于相对应之像素电极1164中。而多个第二静电放电保护元件160及与其相连之第二短路杆170设置于所有数据配线114之一侧，且每个第二静电放电保护元件160分别连接至数据配线114。当此面板受到静电放电之冲击时，此第二静电放电保护元件160与第二短路杆170可适时地形成导通路径，以释放出累积的静电荷，如此一来，即可避免静电放电直接导入面板中，而造成其内部元件或是电路之损毁。

而此第一短路杆140与第二短路杆170分别连接至第一接地端180a与第二接地端180b，以将第一短路杆140与第二短路杆170接地。

请参照图2A及2B，其分别为本发明之第一静电放电保护元件130及第二静电放电保护元件160的俯视示意图。如图2A及2B所示，第一静电放电保护元件130中设置有并联之第一开关元件132及第一电阻线134，同样地，在第二静电放电保护元件160中设置有并联之第二开关元件162及第二电阻线164。

当面板上之元件或电路的累积静电荷过多时，此第一开关元件132或是第二开关元件162会被打开而形成导通路径，以将累积的静电荷导入第一短路杆140或是第二短路杆170中。

反之，若欲将扫描信号或是数据信号经由其中一条扫描配线112或是数据配线114传输至相对应之顶栅极薄晶体管1162或是像素电极1164时，由于此扫描信号或是数据信号之电压经过第一电阻线134或是第二电阻线164后即会降低，因此，即可防止信号传输到其它的扫描配线112或是数据配线114上，而达到仅探测其中一个像素之好坏的目的。

在本发明之一较佳实施例中，此第一静电放电保护元件130、第一短路杆140、第二静电放电保护元件160及第二短路杆170例如可与顶栅极型薄膜晶体管阵列基板100上之顶栅极型薄膜晶体管1162同时制造，以下将分为三个部分同时说明其制造流程。

请参照图3A至3H所示，为图1中之顶栅极型薄膜晶体管1162之制造流程剖面图。请参照图4A至4F所示，为图2A中之第一静电放电保护元件130与第一短路杆140之制造流程俯视图。请参照图5A至5E所示，为图2B中之第二静电放电保护元件160与第二短路杆170之制造流程俯视图。

首先，如图3A所示，提供基板200，此基板200上划分有多个像素区域，且其表面沉积有缓冲层210。

之后，如图3B、4A与5A所示，于此缓冲层210上沉积半导体材料层，并将其图案化，以形成半导体层222、第一岛状结构224以及第二岛状结构226。其中，半导体层222、第一岛状结构224以及第二岛状结构226之材质例如是低温多晶硅。

之后，请参照图3C、4B与5B所示，于基板200上形成栅绝缘层230，以覆盖顶栅极型薄膜晶体管之半导体层222、第一岛状结构224及第二岛状结构226。

接着，如图3D所示，于栅绝缘层230上形成第一金属层240，并将其图案化，以于半导体层222上形成栅极242，并利用栅极242为屏蔽进行离子植入，以于半导体层222内分别形成源极/漏极掺杂区222a/222b。此外，如图4B所示，于第一岛状结构224旁形成扫描配线244、第一连接部246与第一短路杆248。此第一连接部246之一端连接于扫描配线244，而另一端则是连接于第一短路杆248。

然后，请参照图3E所示，于第一金属层240与栅绝缘层230上形成层间介电层250，此层间介电层250与栅绝缘层230可由相同或类似的绝缘材料所组成。并将此层间介电层250图案化，以于层间介电层250上对应于源极/漏极掺杂区222a/222b处形成源极/漏极接触窗252a/252b。另请参照图4C所示，并在对应于第一连接部246形成开口254，且在对应于扫描配线244、第一岛状结构224及第一短路杆248上分别形成多个接触窗256。此外，如图5B所示，并在对应于第二岛状结构226之处形成多个接触窗258。

接着，如图3F所示，于层间介电层250上形成第二金属层260，并将其图案化，以形成源极/漏极262a/262b，且源极/漏极262a/262b通过源极/漏极接触窗252a/252b电连接至源极/漏极掺杂区222a/222b。另请参照图4D所示，于第一岛状结构224与扫描配线244之间形成一例如为L型的第一连接线264a，并于第一岛状结构224与第一短路杆248之间形成另一例如为L型的第二连接线264b。其中，第一连接线264a通过接触窗256而电连接于第一岛状结构224与扫描配线244之间，而第二连接线264b通过接触窗256而电连接于第一岛状结构224与第一短路杆248之间。

并请参照图5C所示，于第二岛状结构226旁形成数据配线266、第二连接部268与第二短路杆270，其中第二连接部268之一端连接于数据配线266，而另一端连接于第二短路杆270。数据配线266与第二短路杆270部分延伸至第二岛状结构226之上，且通过接触窗258而与第二岛状结构226相连。

接着，请参照图3G所示，于第二金属层260及层间介电层250之上形成保护层280，并将其图案化，以在对应于漏极262b处形成接触窗282。请参照图4E所示，并在保护层280上对应于开口254处形成另一开口284，且于保护层280上对应于第一连接线264a与第二连接线264b之处分别形成接触窗286a与286b。另请参照图5D所示，在保护层280上对应于第二连接部268、数据配线266与第二短路杆270上分别形成开口288、接触窗289a与289b。

之后，如图3H所示，于保护层280上形成导电层，此导电层由透明导电材料所组成，例如铟锡氧化物(ITO)，并将其图案化，以定义出像素电极290，此像素电极290通过接触窗282而与漏极262b相连接。另请参照图4F所示，定义此导电层以形成第一电阻线292，此第一电阻线292之两端通过接触窗286a与286b而分别电连接于第一连接线264a与第二连接线264b，在本实施例中，第一电阻线292例如呈连续弯折状(zigzagged)，而使用者可依不同之需求而设计出具有不同阻值之第一电阻线292。

同样地，请参照图5E所示，定义此导电层以形成第二电阻线294，此第二电阻线294之两端通过接触窗289a与289b而分别电连接于数据配线266与第二短路杆270。在本实施例中，第二电阻线294例如呈连续弯折状，而使用者可依不同之需求而设计出具有不同阻值之第二电阻线294。

最后，在导电层形成第一电阻线292与第二电阻线294后，且在光刻胶尚未去除前，通过开口284与288以干式蚀刻或湿式蚀刻的方式分别蚀刻掉第一连接部246与第二连接部268。之后，再进行最后的去光刻胶工艺，即可完成整个面板像素、静电放电保护元件及两个短路杆之制造。此第一电阻线292与第二电阻线294并不会影响到后续的电路或是测试运行。此外，如图1所示之相关的扫描驱动电路120与数据驱动电路150可一并在上述工艺中同时制造，由于驱动电路的部分并非本发明之特点，所以在此不再多作赘述。

综上所述，在本发明之顶栅极型薄膜晶体管阵列基板之静电放电保护元件及其制造方法可直接应用于目前低温多晶硅薄膜晶体管工艺中，以在不增加工艺光掩膜数的状况下，使所制造出来的薄膜晶体管阵列基板同时具有静电放电保护的功能。且在各金属层/导电层制造完成后，即具有静电放电保护、分散静电累积的效果，并不需要等到整个静电保护电路制造完成后，才具有静电保护的功能。此外，通过静电放电保护元件中之开关元件与电阻线之搭配，可使施加于其中一条扫描配线或是数据配线之信号不会传递到其它的扫描配线或是数据配线之上，因此，可达到探测像素好坏之目的。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

Claims (23)

1.一种薄膜晶体管阵列基板，其特征是包括：

基板，具有显示区与周边线路区；

多条扫描配线与多条数据配线，设置于该显示区内，以于该显示区内定义出多个像素区；

多个像素结构，设置于上述这些像素区内，以通过上述这些扫描配线与上述这些数据配线进行驱动，其中各该像素结构包括：

顶栅极型薄膜晶体管，电连接于上述这些扫描配线中的一条与上述这些数据配线中的一条；

像素电极，设置于该顶栅极型薄膜晶体管上方，并电连接至该顶栅极型薄膜晶体管；

第一短路杆，设置于该***线路区内；

第二短路杆，设置于该***线路区内；

多个第一岛状结构，设置于该基板上，并位于上述这些扫描配线与该第一短路杆之间；

多个第二岛状结构，设置于该基板上，并位于上述这些数据配线与该第二短路杆之间；

栅绝缘层，设置于该基板上，并覆盖上述这些第一岛状结构、上述这些第二岛状结构与上述这些顶栅极型薄膜晶体管之半导体层；

层间介电层，设置于该栅绝缘层上，并覆盖上述这些扫描配线、该第一短路杆与上述这些顶栅极型薄膜晶体管之栅极，其中上述这些扫描配线、上述这些第一岛状结构与该第一短路杆上方之该栅绝缘层与该层间介电层内具有多个第一接触窗，且上述这些第二岛状结构上方之该栅绝缘层与该层间介电层内具有多个第二接触窗，上述这些数据配线与该第二短路杆设置于该层间介电层上，并延伸至上述这些第二岛状结构上方，以分别通过上述这些第二接触窗电连接至上述这些第二岛状结构；

多条第一连接线，设置于该层间介电层上，并分别通过上述这些第一接触窗连接于上述这些第一岛状结构与上述这些扫描配线之间；

多条第二连接线，设置于该层间介电层上，并分别通过上述这些第一接触窗连接于上述这些第一岛状结构与该第一短路杆之间；

保护层，覆盖上述这些数据配线、该第二短路杆与上述这些顶栅极型薄膜晶体管之源极/漏极，其中上述这些第一连接线与上述这些第二连接线上方之该保护层内具有多个第三接触窗，而上述这些数据配线与该第二短路杆上方之该保护层内具有多个第四接触窗；

多条第一电阻线，设置于该保护层上，并分别通过上述这些第三接触窗连接于上述这些第一连接线中的一条与上述这些第二连接线中的一条之间；以及

多条第二电阻线，设置于该保护层上，并分别通过上述这些第四接触窗连接于上述这些数据配线中的一条与该第二短路杆之间。

2.根据权利要求1所述之薄膜晶体管阵列基板，其特征是上述这些顶栅极型薄膜晶体管之栅极、上述这些扫描配线与该第一短路杆之材质相同。

3.根据权利要求1所述之薄膜晶体管阵列基板，其特征是该半导体层、该第一岛状结构与该第二岛状结构之材质相同。

4.根据权利要求3所述之薄膜晶体管阵列基板，其特征是该半导体层、该第一岛状结构与该第二岛状结构之材质为低温多晶硅。

5.根据权利要求1所述之薄膜晶体管阵列基板，其特征是上述这些顶栅极型薄膜晶体管之源极/漏极、上述这些数据配线、该第二短路杆、上述这些第一连接线与上述这些第二连接线之材质相同。

6.一种薄膜晶体管阵列基板之制造方法，其特征是包括：

提供基板，其中该基板上划分有多个像素区域；

于该基板上形成图案化之半导体材料层，以于各该像素区域内分别形成半导体层，并于上述这些像素区域之相邻两侧边分别形成多个第一岛状结构及多个第二岛状结构；

于该基板上形成栅绝缘层，以覆盖上述这些半导体层、上述这些第一岛状结构及上述这些第二岛状结构；

于该栅绝缘层上形成图案化之第一金属层，该第一金属层包括多个栅极、多条扫描配线、多个第一连接部与第一短路杆，上述这些栅极分别设置于上述这些半导体层之上，上述这些扫描配线分别连接于上述这些栅极，而上述这些第一连接部的两端分别连接于上述这些扫描配线与该第一短路杆；

进行离子植入，以于各该半导体层内分别形成源极/漏极掺杂区；

于该第一金属层及该栅绝缘层上形成图案化之层间介电层，该层间介电层上对应于上述这些源极/漏极掺杂区、上述这些扫描配线、上述这些第一岛状结构、上述这些第二岛状结构与该第一短路杆处具有多个第一接触窗，且该层间介电层上对应于上述这些第一连接部之处具有多个第一开口；

于该层间介电层上形成图案化之第二金属层，该第二金属层包括多个源极/漏极、多条第一连接线、多条第二连接线、多条数据配线、多个第二连接部与第二短路杆，各该源极/漏极通过上述这些第一接触窗而与上述这些源极/漏极掺杂区中的一个构成电连接，各该第一连接线之两端分别通过上述这些第一接触窗而电连接于上述这些扫描配线中的一个与上述这些第一岛状结构中的一个，而各该第二连接线之两端分别通过上述这些第一接触窗而电连接于上述这些第一岛状结构中的一个与该第一短路杆，各该数据配线电连接于上述这些源极中的一个，各该第二连接部之两端分别电连接于上述这些数据配线中的一个与该第二短路杆；

于该第二金属层及该层间介电层上形成图案化之保护层，该保护层对应于上述这些第一开口及上述这些第二连接部之处分别具有多个第二开口及第三开口，且于该保护层对应上述这些漏极、上述这些第一连接线、上述这些第二连接线、上述这些数据配线及该第二短路杆之处具有多个第二接触窗；

于该保护层上形成图案化之导电层，该导电层包括多个像素电极、多条第一电阻线及多条第二电阻线，各该像素电极通过上述这些第二接触窗中的一个而电连接于上述这些漏极中的一个，各该第一电阻线之两端通过上述这些第二接触窗而分别电连接于上述这些第一连接线中的一条与上述这些第二连接线中的一条，各该第二电阻线之两端通过上述这些第二接触窗而分别电连接于上述这些数据配线中的一条与该第二短路杆；以及

移除上述这些第一连接部与上述这些第二连接部。

7.根据权利要求6所述之薄膜晶体管阵列基板之制造方法，其特征是移除上述这些第一连接部与上述这些第二连接部的步骤，以干式蚀刻或湿式蚀刻的方式，移除上述这些第二开口及上述这些第三开口所暴露之上述这些第一连接部与上述这些第二连接部。

8.一种薄膜晶体管阵列基板之静电放电保护元件，电连接于基板上之扫描配线与第一短路杆之间，其特征是包括：

第一岛状结构，设置于该基板上，且位于该扫描配线与该第一短路杆之间；

栅绝缘层，设置于该基板上，且覆盖该第一岛状结构；

层间介电层，设置于该栅绝缘层之上，该层间介电层与该栅绝缘层对应于该扫描配线、该第一岛状结构与该第一短路杆之处具有多个第一接触窗；

金属层，设置于该层间介电层之上，其包含第一连接线与第二连接线，该第一连接线的两端分别通过上述这些第一接触窗而电连接于该扫描配线与该第一岛状结构，而该第二连接线的两端分别通过上述这些第一接触窗而电连接于该第一岛状结构与该第一短路杆；

保护层，设置于该金属层之上，该保护层对应于该第一连接线与该第二连接线之处具有多个第二接触窗；以及

导电层，设置于该保护层上，其具有电阻线，该电阻线之两端分别通过上述这些第二接触窗而电连接于该第一连接线与该第二连接线。

9.根据权利要求8所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该第一岛状结构之材质为低温多晶硅。

10.根据权利要求8所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是还包含有第一接地端，电连接于该第一短路杆。

11.根据权利要求8所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该电阻线呈连续弯折状。

12.根据权利要求8所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该导电层之材质包括金属、金属合金、铟锡氧化物或铟锌氧化物。

13.一种薄膜晶体管阵列基板之静电放电保护元件的制造方法，其特征是包括：

提供基板；

于该基板上形成半导体材料层，并将其图案化，以形成第一岛状结构；

于该基板上形成栅绝缘层，以覆盖该第一岛状结构；

于该栅绝缘层上形成图案化之第一金属层，该第一金属层包括扫描配线、第一连接部与第一短路杆，该第一连接部之两端分别连接至该扫描配线与该第一短路杆；

于该第一金属层上形成图案化之层间介电层，该层间介电层上对应于该扫描配线、该第一岛状结构与该第一短路杆之处具有多个第一接触窗，且该层间介电层上对应于该第一连接部之处具有第一开口；

于该层间介电层上形成图案化之第二金属层，该第二金属层包括第一连接线与第二连接线，该第一连接线之两端通过上述这些第一接触窗而分别电连接于该扫描配线与该第一岛状结构，而该第二连接线之两端通过上述这些第一接触窗而分别电连接于该第一岛状结构与该第一短路杆；

于该图案化之第二金属层上形成图案化之保护层，该保护层对应该第一开口处具有第二开口，并于该保护层对应于该第一连接线与该第二连接线之处形成多个第二接触窗；

于该保护层上形成图案化之导电层，该导电层包括电阻线，该电阻线之两端通过上述这些第二接触窗而分别电连接于该第一连接线与该第二连接线；以及

移除该第一连接部。

14.根据权利要求13所述之薄膜晶体管阵列基板之静电放电保护元件的制造方法，其特征是移除该第一连接部的步骤以干式蚀刻或湿式蚀刻的方式，移除该第二开口所暴露之该第一连接部。

15.一种薄膜晶体管阵列基板之静电放电保护元件，连接于基板上之数据配线与第二短路杆之间，其特征是包括：

第二岛状结构，设置于该基板上，且位于该数据配线与该第二短路杆之间；

绝缘层，设置于该基板上，且覆盖该第二岛状结构，该绝缘层上对应该第二岛状结构之处具有多个第一接触窗，且该数据配线及该第二短路杆分别延伸至该第二岛状结构上，并通过上述这些第一接触窗而分别电连接于该第二岛状结构；

保护层，设置于该数据配线、该第二岛状结构与该第二短路杆之上，该保护层对应于该数据配线与该第二短路杆之处分别具有第二接触窗；以及

导电层，形成于该保护层上，其具有电阻线，该电阻线之两端通过上述这些第二接触窗而电连接于该数据配线与该第二短路杆。

16.根据权利要求15所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该第二岛状结构之材质为低温多晶硅。

17.根据权利要求15所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该绝缘层包括栅绝缘层与层间介电层。

18.根据权利要求15所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是还包含有第二接地端，连接于该第二短路杆。

19.根据权利要求15所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该电阻线呈连续弯折状。

20.根据权利要求15所述之薄膜晶体管阵列基板之静电放电保护元件，其特征是该导电层之材质包括金属、金属合金、铟锡氧化物或铟锌氧化物。

21.一种薄膜晶体管阵列基板之静电放电保护元件的制造方法，其特征是包括：

提供基板；

于该基板上形成图案化之半导体材料层，该半导体材料层包括第二岛状结构；

于该基板上形成图案化之绝缘层，该绝缘层上对应于该第二岛状结构之处具有多个第一接触窗；

于该绝缘层上形成图案化之金属层，该金属层包括数据配线、第二连接部与第二短路杆，其中该数据配线及该第二短路杆延伸至该第二岛状结构，并通过上述这些第一接触窗而电连接于该第二岛状结构，且该第二连接部之两端分别电连接于该数据配线及该第二短路杆；

于该金属层上形成图案化之保护层，该保护层上对应于该第二连接部之处具有开口，且于该保护层上对应于该数据配线与该第二短路杆之处具有多个第二接触窗；

于该保护层上形成图案化之导电层，该导电层包括电阻线，该电阻线之两端通过上述这些第二接触窗而分别电连接于该数据配线与该第二短路杆；以及

移除该第二连接部。

22.根据权利要求21所述之薄膜晶体管阵列基板之静电放电保护元件的制造方法，其特征是于该基板上形成绝缘层的步骤还包括：

于该基板上形成栅绝缘层；以及

于该栅绝缘层上形成层间介电层。

23.根据权利要求21所述之薄膜晶体管阵列基板之静电放电保护元件的制造方法，其特征是移除该第二连接部的步骤以干式蚀刻或湿式蚀刻的方式，移除该开口所暴露之该第二连接部。

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