KR101493491B1 - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

표시장치 및 이의 구동방법에서, 복수의 게이트 라인들과 복수의 데이터 라인들이 교차하는 영역에 형성된 복수의 화소를 구동하기 위하여 데이터 라인들로 영상 데이터에 대응하는 데이터 전압들을 제공하고, 게이트 라인들로 게이트 신호를 순차적으로 제공한다. 게이트 신호는 스캔구간동안 데이터 라인들의 데이터 전압들이 대응하는 화소로 제공되도록 게이트 온 전압을 유지하고, 비스캔구간동안 공통 전압에 동기하여 제 1 전압레벨과 제 2 전압 레벨 사이를 스윙한다. 따라서, 라인 반전 구동시 게이트 라인들에 연결된 박막 트랜지스터들로 제공되는 스트레스를 감소시킬 수 있고, 그 결과 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
라인 반전, 게이트 오프 전압, 공통 전압

Description

표시장치 및 이의 구동방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 표시장치 및 이의 구동방법에 관한 것이다.
일반적으로, 이동통신 단말기, 디지털 카메라, 노트북, 모니터, TV 등 여러 가지 전자기기는 영상을 표시하기 위한 영상표시장치를 포함한다. 영상표시장치로는 다양한 종류가 사용될 수 있으나, 평판 형상을 갖는 평판표시 장치가 주로 사용되며, 평판표시장치 중에서도 특히 액정표시장치(Liquid Crystal Display : LCD)가 널리 사용되고 있다.
이러한 액정표시장치(Liquid Crystal Display device: LCD)는 액정(Liquid Crystal)을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 평판표시장치에 비하여 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
본 발명의 목적은 박막 트랜지스터의 신뢰성을 향상시키는 표시장치를 제공 하는 것이다.
본 발명의 다른 목적은 상기한 표시장치를 구동하는데 적용되는 방법을 제공하는 것이다.
본 발명에 따른 표시장치는 복수의 게이트 라인들과 복수의 데이터 라인들이 교차하는 영역에 형성된 복수의 화소를 구비하여 영상을 표시하는 표시부; 상기 복수의 데이터 라인들로 영상 데이터에 대응하는 데이터 전압들을 제공하는 소스 드라이버; 및 상기 게이트 라인들로 게이트 신호를 순차적으로 제공하는 게이트 드라이버를 포함한다.
여기서, 상기 게이트 신호는 스캔구간동안 상기 데이터 라인들의 데이터 전압들이 대응하는 화소로 제공되도록 게이트 온 전압을 유지하고, 비스캔구간동안 제 1 전압레벨과 제 2 전압 레벨 사이를 스윙한다.
본 발명에 따른 표시장치의 구동방법은 복수의 데이터 라인으로 영상 데이터에 대응하는 데이터 전압들을 제공하는 단계; 복수의 게이트 라인으로 게이트 신호를 순차적으로 제공하는 단계; 및 상기 게이트 신호에 응답하여 상기 데이터 전압들에 대응하는 영상을 표시하는 단계를 포함한다.
여기서, 상기 게이트 신호는 스캔구간동안 상기 데이터 라인들의 데이터 전압들이 대응하는 화소로 제공되도록 게이트 온 전압을 유지하고, 비스캔구간동안 제 1 전압레벨과 제 2 전압 레벨 사이를 스윙한다.
본 발명에 따른 표시장치 및 이의 구동방법에 따르면, 라인 반전 구동시 공통 전압에 동기하여 비스캔 구간동안 제1 전압 레벨과 제2 전압 레벨 사이를 스윙하는 게이트 신호를 게이트 라인들로 제공함으로써, 게이트 라인들에 연결된 박막 트랜지스터들로 인가되는 스트레스를 감소시킬 수 있고, 그 결과, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 라인 반전 구동하는 액정 표시 장치는 게이트 라인들로 공통 전압에 동기하여 게이트 오프 전압을 제공한다. 이로써, 액정 표시 장치의 박막 트랜지스터의 스트레스가 줄어들게 된다.
도 1은 본 발명에 따른 액정 표시 장치(100)를 보여주는 도면이다.
도 1을 참조하면, 액정 표시 장치(100)는 표시부(110), 타이밍 컨트롤러(120), 소스 드라이버(130), 게이트 오프 전압 발생기(140), 및 게이트 드라이버(150)를 포함한다.
표시부(110)는 두 개의 기판들 사이에 개재된 액정층으로 이루어진 액정 표시 패널(도시되지 않음)을 구비하여 영상을 표시한다. 두 기판들 중 어느 하나의 기판에는 복수의 데이터 라인들(D1~Dn) 및 복수의 게이트 라인들(G1~Gm)이 구비된다. 복수의 데이터 라인들(D1~Dn) 및 복수의 게이트 라인들(G1~Gm)은 서로 절연되 어 교차된다. 여기서 각 교차 영역에는 단위 화소들이 존재한다. 각 단위 화소는 도 1에 도시된 바와 같이 박막 트랜지스터(TFT), 액정 커패시터(CLC), 및 유지 커패시터(CST)로 구성된다.
박막 트랜지스터(TFT)는 대응하는 게이트 라인에 연결된 게이트 전극 및 대응하는 데이터 라인에 연결된 소스 전극을 갖는다. 박막 트랜지스터(TFT)는 게이트 라인으로부터 전달된 게이트 신호에 응답하여 소스 드라이버(130)로부터 데이터 전압을 입력받는다. 액정 커패시터(CLC)는 박막 트랜지스터(TFT)의 드레인(ndata)에 연결된 화소전극 및 공통 전압(Vcom)을 입력받고 상기 화소전극과 마주하는 공통전극 사이에 연결된다. 여기서 액정 커패시터(CLC) 내측에는 액정이 포함된다. 따라서, 데이터 전압에 따라 액정의 투과율이 제어되고, 그 결과 원하는 계조를 갖는 영상이 표시된다.
유지 커패시터(CST)는 박막 트랜지스터(TFT)의 드레인(ndata) 및 유지 전극 사이에 연결된다. 여기서 유지 전극은 별도의 유지 라인(도시되지 않음)을 통해 각 단위 화소별로 동일 전압이 제공되도록 구현될 수 있다.
타이밍 컨트롤러(120)는 외부로부터 디지털 형태의 영상 데이터 신호(R,G,B), 제어 신호들(CS)을 입력받는다. 타이밍 제어기(120)는 입력받은 제어 신호들(CS)을 근거로 소스 드라이버(130) 및 게이트 드라이버(150)를 구동하는데 필요한 제어 신호들(예를 들어, 수평 동기 신호(Hsync), 수평 클록 신호(HCLK), 수직 개시 신호(STV), 클록 신호(CLK), 및 클록바 신호(CLKB))을 출력한다.
소스 드라이버(130)는 수평 동기 신호(Hsync) 및 수평 클록 신호(HCLK)에 동 기하여 타이밍 컨트롤러(120)로부터 영상 데이터(R,G,B)를 입력받는다. 소스 드라이버(130)는 타이밍 컨트롤러(120)로부터 하나의 게이트 라인 분량의 영상 데이터(R,G,B)를 입력받아 n개의 데이터 전압들을 생성하여 n개의 데이터 라인(D1~Dn)으로 출력한다.
여기서, 상기 타이밍 컨트롤러(120)는 반전신호(RSV)를 생성하여 소스 드라이버(130)로 공급한다. 상기 반전신호(RSV)는 상기 데이터 전압들의 극성을 결정하는 신호이다. 본 발명의 일 예로, 상기 반전신호(RSV)에 의해서 상기 데이터 전압들의 극성은 한 수평 라인 단위로 반전된다. 또한, 상기 데이터 전압들의 극성에 따라서 공통 전압(Vcom)의 극성이 달라지므로, 상기 공통 전압(Vcom)의 극성도 한 수평 라인 단위로 반전된다.
도 2는 라인 반전 방식으로 동작하는 액정 표시 장치 및 공통 전압의 위상을 나타낸 도면이다.
도 2를 참조하면, 라인 반전 방식으로 동작할 경우 한 개의 게이트 라인을 스캔할 때마다 공통 전압(Vcom)의 극성이 반전된다. 예를 들어, N 번째 프레임의 경우, 홀수 번째 게이트 라인들(G1,G3)에 연결된 화소에는 정극성의 데이터가 공급되고, 짝수 번째 게이트 라인들(G2,G4)에 연결된 화소에는 부극성의 데이터가 공급된다. 여기서, 상기 화소에 정극성의 데이터가 공급될 때 상기 공통 전압(Vcom)은 정극성을 갖고, 상기 화소에 부극성의 데이터가 공급될 때 상기 공통 전압(Vcom)은 부극성을 갖는다.
다음, N+1 번째 프레임에서, 홀수 번째 게이트 라인들(G1,G3) 및 짝수 번째 게이트 라인들(G2,G4)의 극성이 반전된다. 이때, 상기 공통 전압(Vcom)의 극성도 반전된다.
다시 도 1을 참조하면, 게이트 오프 전압 발생기(140)는 제1 내지 제3 게이트 오프 전압들(VOFF,VOFF1,VOFF2)을 생성한다. 여기서 제1 내지 제3 게이트 오프 전압들(VOFF,VOFF1,VOFF2)은 화소의 데이터를 유지하는데 사용되는 전압들로 게이트 드라이버(150)로 제공된다.
상기 제1 게이트 오프 전압(VOFF)은 상기 제2 및 제3 게이트 오프 전압들(VOFF1,VOFF2)보다 적어도 낮은 전압 레벨을 갖는다. 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)은 프레임 주기의 두 배의 주기로 제 1 레벨(VH) 및 제 2 레벨(VL) 사이를 스윙한다. 여기서 제 2 및 제 3 게이트 오프 전압들(VOFF1,VOFF2)은 서로 반전된 위상을 갖는다.
한편, 게이트 드라이버(150)는 수직 개시 신호(STV)에 응답하여 동작을 시작하는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 복수의 스테이지(GD1~GDm)을 포함한다. 각 스테이지들(GD1~GDm)은 제1 및 제2 클록 신호(CLK, CLKB)에 응답하여 게이트 온 전압(VON) 레벨을 갖는 게이트 신호들은 순차적으로 출력한다.
도 3은 게이트 드라이버로부터 출력되는 게이트 신호를 나타낸 도면이다.
도 3에 도시된 바와 같이, 각 스테이지들(GD1~GDm)로부터 순차적으로 출력되는 상기 게이트 신호들(GS1~GSm) 각각은 한 프레임(1Frame) 중 수평스캔구간(t)동안 상기 게이트 온 전압(VON) 레벨을 갖고, 나머지 구간(이하, 비스캔 구간)에서는 오프 전압 레벨을 갖는다.
상기 게이트 신호들(GS1~GSm) 각각이 비스캔 구간에서 오프 전압 레벨을 갖기 위해서 게이트 드라이버(150)는 상기 제1 내지 제3 게이트 오프 전압들(VOFF,VOFF1,VOFF2)을 입력받는다. 상기 제1 게이트 오프 전압(VOFF)은 각 스테이지(GD1~GDm)의 노드를 안정화시키기 위해 사용되고, 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)은 각 스테이지(GD1~GDm)로부터 출력되는 상기 게이트 신호들(GS1~GSm) 각각의 오프 전압 레벨을 변화시키기 위해 사용된다.
본 발명의 일 예로, 각 스테이지(GD1~GDm)는 제1 및 제2 클록 신호(CLK, CLKB)에 동기하여 상기 제 2 및 제 3 게이트 오프 전압들(VOFF1,VOFF2)을 교대로 출력하도록 구현된다. 여기서, 상기 공통 전압(Vcom)은 상기 제1 및 제2 클록 신호(CLK, CLKB)에 동기하여 스윙하므로, 게이트 라인들(G1~Gm)로 각각 제공되는 상기 게이트 신호들(GS1~GSm)은 각각은 상기 공통 전압(Vcom)과 동일한 위상을 갖고, 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)으로 스윙할 수 있다. 상기 게이트 신호들(GS1~GSm) 각각이 비스캔 구간에서 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)으로 스윙하는 구조는 이후 도 4 내지 도 8을 참조하여 구체적으로 설명하기로 한다.
한편, 본 발명의 일 실시예로 상기 게이트 드라이버(150)는 표시부(110)가 구현된 유리기판 위에 박막 공정을 통해서 제공될 수 있다.
비스캔 구간동안 게이트 라인들에는 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2) 사이에서 공통 전압과 동일한 위상으로 스윙하는 게이트 신호가 인가된다. 따라서, 화소의 박막 트랜지스터(TFT)의 드레인(ndata) 및 게이트 라인 사이의 전압은 데이터를 유지하기 위한 최소의 전압을 유지할 수 있다. 이로써, 본 발명에서는 비스캔 구간동안 박막 트랜지스터(TFT)의 스트레스가 감소될 수 있다.
도 4는 도 3에 도시된 다수의 스테이지들 중 홀수번째 스테이지의 회로도이고, 도 5는 도 4에 도시된 스테이지의 입/출력 파형도이다. 여기서, 다수의 홀수번째 스테이지 각각은 서로 동일한 회로 구성을 가지므로, 도 4에서는 첫번째 스테이지(이하, 제1 스테이지)의 회로도를 일 예로써 설명하고, 나머지 스테이지에 대한 설명은 생략한다.
도 4를 참조하면, 제1 스테이지(GD1)는 제1 내지 제7 모스 트랜지스터들(M1~M7), 제1 내지 제3 커패시터들(Cline,Cb,Cc)을 포함한다.
제 1 모스 트랜지스터(M1)는 제1 클록 신호(CLK)를 입력받는 드레인 및 게이트 라인(Gk)으로 게이트 신호(GSk)를 출력하는 소스를 포함한다. 제 2 모스 트랜지스터(M2)는 게이트 신호(GSk-1) 혹은 수직 개시 신호(STV)가 입력되는 드레인, 제 1 노드(N1)에 연결된 소스, 및 상기 드레인에 연결된 소스를 포함한다. 제 3 모스 트랜지스터(M3)는 제 1 노드(N1)에 연결된 드레인, 제1 게이트 오프 전압(VOFF)에 연결된 소스, 및 게이트 신호(GSk+1)가 입력되는 게이트를 포함한다. 제 4 모스 트랜지스터(M4)는 게이트 라인(Gk)으로 게이트 신호(GSk)를 출력하는 드레인, 제 3 게이트 오프 전압(VOFF2)이 제공되는 소스, 및 제2 클록 신호(CLKB)가 입력되는 게이트를 포함한다. 제 5 모스 트랜지스터(M5)는 게이트 라인(Gk)으로 게이트 신호(GSk)를 출력하는 연결된 드레인, 제 2 게이트 오프 전압(VOFF1)이 제공되는 소스, 제 2 노드(N2)에 연결된 게이트를 포함한다. 제 6 모스 트랜지스터(M6)는 제 2 노드(N2)에 연결된 드레인, 상기 제1 게이트 오프 전압(VOFF)이 제공되는 소스, 및 제 1 노드(N1)에 연결된 게이트를 포함한다. 제 7 모스 트랜지스터(M7)는 제 1 노드(N1)에 연결된 드레인, 상기 제1 게이트 오프 전압(VOFF)이 제공되는 소스, 및 제 2 노드(N2)에 연결된 소스를 포함한다.
상기 제1 커패시터(Cb)는 제 1 노드(N1) 및 게이트 신호(GSk)가 출력되는 게이트 라인(Gk) 사이에 연결된다. 상기 제2 커패시터(Cc)는 제 1 모스 트랜지스터(M1)의 드레인 및 제 2 노드(N2) 사이에 연결된다. 상기 제3 커패시터(Cline)는 게이트 라인(Gk) 및 제2 클록 신호(CLKB)가 연결되는 단자 사이에 연결된다.
도 4 및 도 5를 참조하면, 상기 제1 게이트 오프 전압(VOFF)은 제 1 노드(N1) 및 제 2 노드(N2)의 안정화를 수행하는데 이용된다. 상기 제1 게이트 오프 전압(VOFF)은 제1 전압 레벨(VL)로 유지된다.
상기 제 2 및 제 3 게이트 오프 전압(VOFF1,VOFF2)은 제1 및 제2 클록 신호(CLK, CLKB)에 응답하여 게이트 라인(Gk)으로 출력되는 게이트 신호의 오프 전압 레벨을 변화시키는데 이용된다. 구체적으로, 제1 스테이지(GD1)는 제1 클록 신호(CLK)에 응답하여 제 2 게이트 오프 전압(VOFF1)을 게이트 라인(Gk)으로 출력하고, 제2 클록 신호(CLKB)에 응답하여 제 3 게이트 오프 전압(VOFF2)을 게이트 라인(Gk)으로 출력한다. 여기서, 제 2 게이트 오프 전압(VOFF1)은 공통 전압(Vcom, 미도시)에 동기하여 제 1 전압 레벨(VL) 및 제 2 전압 레벨(VH)로 스윙하고, 제 3 게이트 오프 전압(VOFF2)은 제 2 게이트 오프 전압(VOFF1)의 반전상태로 스윙한다. 즉, 제 2 게이트 오프 전압(VOFF1)이 제 1 전압 레벨(VL)을 가질 때, 제 3 게이트 오프 전압(VOFF2)은 제 2 전압 레벨(VH)을 갖는다. 본 발명의 일 예로, 상기 제2 전압 레벨(VH)은 상기 제1 전압 레벨(VL)보다 높고, 상기 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)의 전압 레벨은 한 프레임 단위로 변화한다.
아래는 도 4에 도시된 제1 스테이지(GD1)의 구동에 대한 제1 게이트 신호(GS1)의 출력 상태를 보여주는 표이다.
N1 CLK CLKB GS1
L H L VOFF1
L H VOFF2
H H don't care
 VON
L VOFF
표 1을 참조하여 제1 스테이지(GD1)의 동작을 설명하기로 한다.
수직개시신호(STV)에 의해서 제2 모스 트랜지스터(M2)가 턴-온되면, 제 1 노드(N1)는 하이 레벨로 전환되고, 제2 노드(N2)는 로우 레벨로 전환된다. 이때, 제1 클록 신호(CLK)가 하이 레벨이면, 하이 레벨의 제1 클록 신호(CLK)에 의하여 제 1 모스 트랜지스터(M1)가 턴온된다. 그 결과, 제1 스테이지(GD1)는 상기 제1 클록 신호(CLK)의 하이 레벨을 제1 게이트 신호(GS1)로써 출력한다. 따라서, 제1 클록 신호(CLK)의 하이 레벨은 상기 제1 게이트 신호(GS1)의 게이트 온 전압(VON)으로 사용된다.
제 1 노드(N1)가 하이 레벨이고, 제1 클록 신호(CLK)가 로우 레벨일 때, 제 1 노드(N1)의 하이 레벨에 의해 제 1 및 제 6 모스 트랜지스터들(M1, M6)이 턴온된다. 제2 커패시터(Cc)의 커플링 효과로 인하여 상기 제1 스테이지(GD1)는 상기 제1 게이트 신호(GS1)로써 제1 게이트 오프 전압(VOFF)을 출력한다. 따라서, 상기 제1 게이트 신호(GS1)는 제1 전압 레벨(VL)을 갖는다.
한편, 제 1 노드(N1)가 로우 레벨이고, 제1 클록 신호(CLK)가 하이 레벨이고, 제2 클록 신호(CLKB)가 로우 레벨일 때, 제2 커패시터(Cc)의 커플링 효과로 인하여 제 2 노드(N2)는 하이 레벨로 전환된다. 따라서 제 5 모스 트랜지스터(M5)가 턴온된다. 그 결과로써, 제1 스테이지(GD1)는 제 2 게이트 오프 전압(VOFF1)을 제1 게이트 신호(GS1)으로써 출력하므로, 상기 제1 게이트 신호(GS1)는 제1 전압 레벨(VL)을 갖는다.
제 1 노드(N1)가 로우 레벨이고, 제1 클록 신호(CLK)가 로우 레벨이고, 제2 클록 신호(CLKB)가 하이 레벨일 때, 하이 레벨의 제2 클록 신호(CLK)에 의하여 제 4 모스 트랜지스터(M4)는 턴온된다. 그 결과로써, 제1 스테이지(GD1)는 제 3 게이트 오프 전압(VOFF2)을 제1 게이트 신호(GS1)로써 출력하므로, 상기 제1 게이트 신호(GS1)는 제2 전압 레벨(VH)을 갖는다.
도 6은 도 3에 도시된 다수의 스테이지들 중 짝수번째 스테이지의 회로도이고, 도 7은 도 6에 도시된 스테이지의 입/출력 파형도이다. 여기서, 다수의 짝수번째 스테이지 각각은 서로 동일한 회로 구성을 가지므로, 도 4에서는 두번째 스테이지(이하, 제2 스테이지)의 회로도를 일 예로써 설명하고, 나머지 스테이지에 대한 설명은 생략한다.
도 6을 참조하면, 제2 스테이지(GD2)는 도 4에 도시된 제1 스테이지(GD1)와 비교하여 제1 클록 신호(CLK)와 제2 클록 신호(CLKB)의 입력 위치가 서로 변경되고, 제2 게이트 오프 전압과 제3 게이트 오프 전압의 입력 위치가 서로 변경될 뿐 나머지 구성은 동일하다.
N1 CLK CLKB GS2
L H L VOFF1
L H VOFF2
H don't
care		 L VOFF
H VON
표 2를 참조하여 제2 스테이지(GD2)의 동작을 설명하기로 한다.
제1 게이트 신호(GS1)에 의해서 제2 모스 트랜지스터(M2)가 턴-온되면, 제 1 노드(N1)는 하이 레벨로 전환되고, 제2 노드(N2)는 로우 레벨로 전환된다. 이때, 제2 클록 신호(CLKB)가 하이 레벨이면, 하이 레벨의 제2 클록 신호(CLKB)에 의하여 제 1 모스 트랜지스터(M1)가 턴온된다. 그 결과, 제2 스테이지(GD2)는 상기 제2 클록 신호(CLKB)의 하이 레벨을 제2 게이트 신호(GS2)로써 출력한다. 따라서, 제2 클록 신호(CLKB)의 하이 레벨은 상기 제2 게이트 신호(GS2)의 게이트 온 전압(VON)으로 사용된다.
제 1 노드(N1)가 하이 레벨이고, 제2 클록 신호(CLKB)가 로우 레벨일 때, 제 1 노드(N1)의 하이 레벨에 의해 제 1 및 제 6 모스 트랜지스터들(M1, M6)이 턴온된다. 제2 커패시터(Cc)의 커플링 효과로 인하여 상기 제2 스테이지(GD2)는 상기 제2 게이트 신호(GS2)로써 제1 게이트 오프 전압(VOFF)을 출력한다. 따라서, 상기 제2 게이트 신호(GS2)는 제1 전압 레벨(VL)을 갖는다.
한편, 제 1 노드(N1)가 로우 레벨이고, 제2 클록 신호(CLKB)가 하이 레벨이고, 제1 클록 신호(CLK)가 로우 레벨일 때, 제2 커패시터(Cc)의 커플링 효과로 인하여 제 2 노드(N2)는 하이 레벨로 전환된다. 따라서 제 5 모스 트랜지스터(M5)가 턴온된다. 그 결과로써, 제2 스테이지(GD2)는 제 3 게이트 오프 전압(VOFF2)을 제2 게이트 신호(GS2)로써 출력하므로, 상기 제2 게이트 신호(GS2)는 제2 전압 레벨(VH)을 갖는다.
제 1 노드(N1)가 로우 레벨이고, 제2 클록 신호(CLKB)가 로우 레벨이고, 제1 클록 신호(CLK)가 하이 레벨일 때, 하이 레벨의 제1 클록 신호(CLK)에 의하여 제 4 모스 트랜지스터(M4)는 턴온된다. 그 결과로써, 제2 스테이지(GD2)는 제 2 게이트 오프 전압(VOFF1)을 제2 게이트 신호(GS2)로써 출력하므로, 상기 제2 게이트 신호(GS2)는 제1 전압 레벨(VL)을 갖는다.
도 8은 연속하는 두 개의 프레임에서 제1 및 제2 게이트 신호를 나타낸 파형도이다.
도 8을 참조하면, N번째 프레임에서 첫번째 게이트 라인(G1, 도 2에 도시됨)에 연결된 화소에는 공통 전압(Vcom)에 대해서 부극성을 갖는 데이터(Vdata)가 인가되고, 두번째 게이트 라인(G2, 도 2에 도시됨)에 연결된 화소에는 상기 공통 전압(Vcom)에 대해서 정극성을 갖는 데이터(Vdata)가 인가된다. 다음, N+1번째 프레임에서 첫번째 게이트 라인(G1)에 연결된 화소에는 공통 전압(Vcom)에 대해서 정극성을 갖는 데이터(Vdata)가 인가되고, 두번째 게이트 라인(G2)에 연결된 화소에는 상기 공통 전압(Vcom)에 대해서 부극성을 갖는 데이터(Vdata)가 인가된다.
제1 및 제2 게이트 신호(GS1, GS2)는 한 프레임 중 게이트 온 전압(VON) 레벨을 갖는 수평스캔구간(t)을 제외하고 나머지 비스캔 구간동안 공통 전압(Vcom)에 동기하여 제2 및 제3 게이트 오프 전압(VOFF1,VOFF2)을 번갈아 출력한다.
또한, 본 발명의 액정 표시 장치(100)에서 각 프레임에는 제1 클록 신호(CLK) 및 제2 클록 신호(CLKB)가 없는 구간이 존재한다.
도 8에 도시된 바와 같이, 각 프레임의 블랭크 구간에서 제1 및 제2 게이트 신호(GS1, GS2) 각각은 제1 전압 레벨(VL)을 유지하여야한다. 상기 제1 및 제2 게이트 신호(GS1, GS2) 각각은 제1 클록 신호(CLK) 및 제2 클록 신호(CLKB)에 의해서 상기 제1 전압 레벨 또는 제2 전압 레벨을 가질 수 있다.
블랭크 구간 중 제1 클록 신호(CLK) 및 제2 클록 신호(CLKB)가 없는 구간에서 제1 및 제2 게이트 신호(GS1, GS2) 각각은 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2) 중 마지막으로 출력되는 전압의 전압 레벨을 유지한다.
그러나, 이전에 제2 클록 신호(CLKB)가 하이 레벨로 종료될 경우에는 상기 제1 클록 신호(CLK)가 한번 더 출력된다. 이로써, 제1 클록 신호(CLK) 및 제2 클록 신호(CLKB)가 없는 구간에서 제1 및 제2 게이트 신호(GS1, GS2)는 제1 전압 레벨(VL)을 유지할 수 있다.
도 9는 도 1에 도시된 게이트 오프 전압 발생기에서 제 2 및 제3 게이트 오프 전압을 발생하는 회로를 나타낸 도면이고, 도 10은 도 9에 도시된 제2 및 제3 게이트 오프 전압을 나타낸 파형도이다.
도 9를 참조하면, 게이트 오프 전압 발생기(140)는 하이 오프 전압(Voff_H) 및 로우 오프 전압(Voff_L)을 생성하는 제1 생성기(141) 및 상기 제1 생성기(141)로부터 하이 오프 전압(Voff_H) 및 로우 오프 전압(Voff_L)을 입력받아서 제2 및 제3 게이트 오프 전압(VOFF1, VOFF2)을 생성하는 제2 생성기(143)를 포함한다.
상기 제1 생성기(141)는 3.3V의 구동전압(VCC) 및 클럭 신호(CLK)를 입력받아서 서로 다른 전압 레벨을 갖는 하이 오프 전압(Voff_H) 및 로우 오프 전압(Voff_L)을 생성한다. 여기서, 상기 로우 오프 전압(Voff_L)은 도 8에 도시된 제1 전압 레벨을 갖는 전압이고, 상기 하이 오프 전압(Voff_H)은 도 8에 도시된 제2 전압 레벨을 갖는 전압이다.
상기 제2 생성기는 플립 플롭(143a), 제2 게이트 오프 전압 생성부(143b) 및 제3 게이트 오프 전압 생성부(143c)로 이루어진다.
상기 플립 플롭(143a)은 수직개시신호(STV)를 입력받고, 상기 수직개시신호(STV)가 로우 상태로 전환되는 시점에서 제1 및 제2 단자(
Figure 112008062826859-pat00001
,
Figure 112008062826859-pat00002
)를 통해 출력되는 신호의 상태를 변경한다.
도 10에 도시된 바와 같이, 상기 수직개시신호(STV)가 로우 상태로 전환될 때 상기 제1 단자(
Figure 112008062826859-pat00003
)에는 하이 신호가 출력되고, 제2 단자(
Figure 112008062826859-pat00004
)에는 로우 신호가 출력되며, 다음 주기에서 상기 수직개시신호(STV)가 로우 상태로 전환될 때 상기 제1 단자(
Figure 112008062826859-pat00005
)에는 로우 신호가 출력되고, 제2 단자(
Figure 112008062826859-pat00006
)에는 하이 신호가 출력된다.
상기 제2 게이트 오프 전압 생성부(143b)는 상기 플립 플롭(143a)의 제1 단자(
Figure 112008062826859-pat00007
)에 연결되고, 상기 제3 게이트 오프 전압 생성부(143c)는 상기 플립 플롭(143a)의 제2 단자(
Figure 112008062826859-pat00008
)에 연결된다. 상기 제2 및 제3 게이트 오프 전압 생성부(143b, 143c)는 서로 동일한 구성을 갖는다.
따라서, 여기서는 제2 게이트 오프 전압 생성부(143b)의 구성 및 동작을 설명하고, 상기 제3 게이트 오프 전압 생성부(143c)에 대한 구체적인 설명은 생략한다.
상기 제2 게이트 오프 전압 생성부(143b)는 제1 및 제2 트랜지스터(T1, T2), 제1 내지 제5 저항(R1~R5), 제1 및 제2 다이오드(D1, D2)로 이루어진다.
상기 제1 트랜지스터(T1)는 상기 제1 단자로부터 출력되는 하이 신호에 응답하여 턴-온되어 구동전압(VCC)을 출력하고, 상기 제2 트랜지스터(T2)는 상기 구동전압(VCC)에 응답하여 턴-온되어 로우 오프 전압(Voff_L)을 출력한다. 상기 제1 다이오드(D1)가 도통 상태가 되어 상기 로우 오프 전압(Voff_L)이 상기 제2 게이트 오프 전압 생성부(143b)의 출력단자를 통해 출력된다.
이후, 상기 제1 단자로부터 출력되는 로우 신호에 응답하여 제1 및 제2 트랜지스터(T1, T2)는 턴-오프로 전환된다. 이때, 상기 제2 다이오드(D2)가 도통 상태가 되어 상기 하이 오프 전압(Voff_H)이 상기 제2 게이트 오프 전압 생성부(143b)의 출력단자를 통해 출력된다. 따라서, 상기 제2 게이트 오프 전압 생성부(143b)는 상기 수직개시신호(STV)의 근거하여 두 프레임 주기로 상기 하이 오프 전압(Voff_H)과 로우 오프 전압(Voff_L) 사이에서 스윙하는 제2 게이트 오프 전압(VOFF1)을 생성할 수 있다.
한편, 위와 동일한 동작을 통해서 상기 제3 게이트 오프 전압 생성부(143c)는 두 프레임 주기로 상기 하이 오프 전압(Voff_H)과 로우 오프 전압(Voff_L) 사이에서 스윙하고, 상기 제2 게이트 오프 전압(VOFF1)과 반전된 위상을 갖는 제3 게이트 오프 전압(VOFF2)를 생성할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 액정 표시 장치를 보여주는 도면이다.
도 2는 라인 반전 방식으로 동작하는 액정 표시 장치 및 공통 전압의 위상을 나타낸 도면이다.
도 3은 게이트 드라이버로부터 출력되는 게이트 신호를 나타낸 도면이다.
도 4는 도 3에 도시된 다수의 스테이지들 중 홀수번째 스테이지의 회로도이다.
도 5는 도 4에 도시된 스테이지의 입/출력 파형도이다.
도 6은 도 3에 도시된 다수의 스테이지들 중 짝수번째 스테이지의 회로도이다.
도 7은 도 6에 도시된 스테이지의 입/출력 파형도이다.
도 8은 연속하는 두 개의 프레임에서 제1 및 제2 게이트 신호를 나타낸 파형도이다.
도 9는 도 1에 도시된 게이트 오프 전압 발생기에서 제 2 및 제3 게이트 오프 전압을 발생하는 회로를 나타낸 도면이다.
도 10은 도 9에 도시된 제2 및 제3 게이트 오프 전압을 나타낸 파형도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 액정 표시 장치 110: 표시부
120: 타이밍 컨트 130: 소스 드라이버
140: 게이트 오프 전압 발생기 150: 게이트 드라이버
GD1~GDm: 스테이지 G1~Gm: 게이트 라인
D1~Dn: 데이터 라인 GS1~GSm: 게이트 신호
STV: 수직 개시 신호 N1,N2: 제1 및 제2 노드
VOFF, VOFF1,VOFF2: 제1 내지 제3 게이트 오프 전압
VON: 게이트 온 전압

Claims (27)

  1. 복수의 게이트 라인들과 복수의 데이터 라인들이 교차하는 영역에 형성된 복수의 화소를 구비하여 영상을 표시하고 라인 반전 방식으로 동작하며, 한 라인 단위로 스윙하는 공통 전압을 인가받는 표시부;
    상기 복수의 데이터 라인들로 영상 데이터에 대응하는 데이터 전압들을 제공하는 소스 드라이버;
    상기 공통 전압에 동기하는 제1 및 제2 클럭 신호를 입력받고, 상기 게이트 라인들로 게이트 신호를 순차적으로 제공하는 게이트 드라이버; 및
    제1 내지 제3 게이트 오프 전압을 생성하여 상기 게이트 드라이버로 공급하는 게이트 오프 전압 생성부를 포함하고,
    상기 게이트 신호는 스캔구간동안 상기 데이터 라인들의 데이터 전압들이 대응하는 화소로 제공되도록 게이트 온 전압을 유지하고, 비스캔구간동안 제 1 전압레벨과 제 2 전압 레벨 사이를 스윙하고,
    상기 제1 게이트 오프 전압은 제1 전압 레벨로 유지되고, 상기 제2 및 제3 게이트 오프 전압은 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이를 스윙하며, 상기 제2 및 제3 게이트 오프 전압은 서로 반전된 위상을 갖고,
    상기 게이트 오프 전압 생성부는,
    구동 전압 및 상기 제1 클럭 신호를 입력받아 상기 제1 전압 레벨을 갖는 로우 오프 전압 및 상기 제2 전압 레벨을 갖는 하이 오프 전압을 생성하는 제1 생성기; 및
    상기 로우 오프 전압 및 상기 하이 오프 전압을 입력받고, 상기 게이트 드라이버의 구동을 개시하는 수직 개시 신호에 동기하여 n번째 프레임(n은 1이상의 자연수)에서는 상기 제1 전압 레벨을 갖고, n+1번째 프레임에서는 상기 제2 전압 레벨을 갖는 상기 제2 게이트 오프 전압 및 상기 제2 게이트 오프 전압과 반전된 위상을 갖는 상기 제3 게이트 오프 전압을 생성하는 제2 생성기를 포함하는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제2 및 제3 게이트 오프 전압은 두 프레임에 대응하는 주기를 갖는 것을 특징으로 하는 표시장치.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 수직개시신호가 하이상태에서 로우상태로 전환되는 시점에서 상기 제2 및 제3 게이트 오프 전압의 전압 레벨이 변화되는 것을 특징으로 하는 표시장치.
  9. 제1항에 있어서, 상기 게이트 드라이버는 상기 다수의 게이트 라인에 일대일 대응하고, 상기 게이트 신호를 출력하는 다수의 스테이지로 이루어지고,
    각 스테이지는 상기 게이트 신호로써 상기 비스캔구간동안 상기 제1 및 제2 클럭 신호에 동기하여 상기 제2 및 제3 게이트 오프 전압을 번갈아 출력하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 다수의 스테이지 중 홀수번째 스테이지는 상기 제1 클록 신호에 응답하여 상기 제 2 게이트 오프 전압을 대응하는 홀수번째 게이트 라인으로 출력하고, 상기 제2 클록 신호에 응답하여 상기 제 3 게이트 오프 전압을 상기 홀수번째 게이트 라인으로 출력하며,
    짝수번째 스테이지는 상기 제1 클록 신호에 응답하여 상기 제 2 게이트 오프 전압을 대응하는 짝수번째 게이트 라인으로 출력하고, 상기 제2 클록 신호에 응답 하여 상기 제 3 게이트 오프 전압을 상기 짝수번째 게이트 라인으로 출력하되,
    상기 제1 클럭 신호는 상기 제2 클럭 신호의 반전 신호인 것을 특징으로 하는 표시장치.
  11. 제9항에 있어서, 서로 인접하는 두 프레임 사이에는 블랭크 구간이 존재하고,
    상기 블랭크 구간 내에는 상기 제1 및 제2 클럭 신호가 발생하지 않는 구간이 포함되는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 낮고,
    상기 제1 및 제2 클럭 신호가 발생하지 않는 구간동안 각 스테이지는 대응하는 게이트 라인으로 상기 제2 및 제3 게이트 오프 전압 중 상기 제1 전압 레벨을 갖는 전압을 선택해서 출력하는 것을 특징으로 하는 표시장치.
  13. 제1항에 있어서, 상기 게이트 드라이버는 상기 표시부를 정의하는 기판 상에 박막 공정을 통해 형성되는 것을 특징으로 하는 표시장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제 1 항에 있어서,
    상기 제2 생성기는,
    제1 단자 및 제2 단자를 포함하고, 상기 수직 개시 신호를 입력받아 상기 수직 개시 신호가 로우 상태로 전환되는 시점에서 상기 제1 단자 및 상기 제2 단자를 통해 출력되는 신호의 상태를 변경하는 플립 플롭;
    상기 플립 플롭의 상기 제1 단자에 연결되어 상기 제2 게이트 오프 전압을 생성하는 제2 게이트 오프 전압 생성부; 및
    상기 플립 플롭의 상기 제2 단자에 연결되어 상기 제3 게이트 오프 전압을 생성하는 제3 게이트 오프 전압 생성부를 포함하는 표시 장치.
  25. 제 24 항에 있어서,
    상기 수직 개시 신호가 로우 상태로 전환될 때 상기 제1 단자에는 하이 신호가 출력되고 상기 제2 단자에는 로우 신호가 출력되며, 다음 주기에서 상기 수직 개시 신호가 로우 상태로 전환될 때 상기 제1 단자에는 로우 신호가 출력되며, 상기 제2 단자에는 하이 신호가 출력되는 표시 장치.
  26. 제 24 항에 있어서,
    상기 제2 게이트 오프 전압 생성부는,
    상기 제1 단자에 연결되어 턴-온 및 턴-오프가 제어되며 상기 구동 전압을 수신하는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력 단자에 연결되어 턴-온 및 턴-오프가 제어되며, 상기 로우 오프 전압을 수신하는 제2 트랜지스터;
    캐소드 단자가 상기 제2 트랜지스터의 출력 단자에 연결되고, 애노드 단자가 상기 제2 게이트 오프 전압 생성부의 출력 단자에 연결되는 제1 다이오드; 및
    캐소드 단자가 상기 하이 오프 전압을 수신하고, 애노드 단자가 상기 제2 게이트 오프 전압 생성부의 상기 출력 단자에 연결되는 제2 다이오드를 포함하는 표시 장치.
  27. 제 24 항에 있어서,
    상기 제3 게이트 오프 전압 생성부는,
    상기 제2 단자에 연결되어 턴-온 및 턴-오프가 제어되며 상기 구동 전압을 수신하는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력 단자에 연결되어 턴-온 및 턴-오프가 제어되며, 상기 로우 오프 전압을 수신하는 제2 트랜지스터;
    캐소드 단자가 상기 제2 트랜지스터의 출력 단자에 연결되고, 애노드 단자가 상기 제3 게이트 오프 전압 생성부의 출력 단자에 연결되는 제1 다이오드; 및
    캐소드 단자가 상기 하이 오프 전압을 수신하고, 애노드 단자가 상기 제3 게이트 오프 전압 생성부의 상기 출력 단자에 연결되는 제2 다이오드를 포함하는 표시 장치.
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