CN1855728A - 逐次逼近型a/d转换器 - Google Patents
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Abstract
根据本发明的逐次逼近型A/D转换器包括：采样保持电路；基准电压产生电路；比较器，用于比较由基准电压产生电路产生的基准电压和留存于采样保持电路中的输入模拟信号的值；控制电路，用于逐次地控制基准电压产生电路，以便基于比较器输出的值的每一位，使基准电压值逼近留存于采样保持电路中的输入模拟信号的值；用于输出与比较器的输出电压相对应的输出值的缓冲电路；用于将与比较器输出值的每一位相对应的缓冲电路输出值留存为数字值的锁存电路；并且提供有缓冲控制电路，其用于在采样阶段阻断向缓冲电路供应电源。
Description
技术领域
本发明涉及用于将模拟信号转换为数字信号的逐次逼近型A/D转换器，其有效地应用在***LSI芯片和模拟LSI芯片中以降低功耗。
背景技术
逐次逼近型A/D转换器是一种用于量化模拟信号的A/D转换器。逐次逼近型A/D转换器逐次地(每位)比较所输入的模拟信号的模拟电势与可变的基准电压，并逐次地改变基准电压，以便根据逐次获得的比较结果使基准电压逼近所输入的模拟信号的电压电平，以此获得作为输出结果的数字信号，例如，参见日本专利申请未审公报号No.H07-193503(第3～4页和图1～2)。
图11是示出常规的逐次逼近型A/D转换器的结构的电路图。参见图中所示的附图标记，10表示模拟输入端子，21表示削波(chopper)型比较器，22表示用于使比较器21的输入端子和输出端子短路的模拟开关，23表示用于控制模拟开关22的导通/关断的控制反相器，24表示第一级中的缓冲反相器，25表示第二级中的反相器，70表示采样保持电路，71表示电容阵列电路，72表示基准电压产生电路，73表示梯形电阻电路，74表示高电势侧基准电源VDD，75表示低电势侧基准电源VSS，76表示模拟开关组，80表示控制电路，且90表示锁存电路。
在采样阶段，来自控制电路80的控制信号Sc被设置为“H”电平，以便模拟开关22被导通。接着，比较器21的输入端子和输出端子被短路，并且产生能被A/D转换器转换的、等于满刻度电压一半的电压值(1/2VDD)。响应于该电压，电容阵列电路71利1/2VDD和从模拟输入端子10输入的模拟信号的电压电平之间的电势差，为其所有的电容充电，并作为电荷来保持。接下来，在逐次比较阶段，模拟开关22被关断，并且比较器21作为用于输入来自电容阵列电路71的电压的比较器来操作，以便保持在电容阵列电路71中的输入模拟信号的值与基准电压产生电路72的输出电压电平进行比较。当输入模拟信号的电压电平高于输出电压电平时，比较器21的输出值被缓冲在反相器24和反相器25中，并且基准电压值保持在高电势，同时数字输出的第一位(MSB)被设置为“1”。当输入模拟信号的电压电平低于基准电压时，数字输出的第一位被设置为“0”，以使基准电压值再次回复为零。比较器21的数字输出被作为数字值留存于锁存电路90中。
在重复上述操作直至第n位的值被确定时，获得作为n位数字输出的输入模拟信号的量化数据。
进一步，使用电容阵列电路71，该电路将所输入的模拟值作为电荷来保持，并且基于电容值和基准电压产生电路72的输出电压电平，调整与各个位的内容相对应的权重(weighting)。在权重基于基准电压产生电路72的输出电压电平进行调整的位中，0或者近似地对应于满刻度值的1/2、1/4、1/8、…、或1/N的电压1/2VDD、1/4VDD、1/8VDD、…、或1/N VDD(N是由基准电源加权的位数)，在用于比较的相关位中，被加入到基准电压产生电路72的输出电压电平。作为比较的结果，当输入模拟信号的电压电平高于基准电压时，数字输出被设置为“1”。当输入模拟信号的电压电平低于基准电压时，数字输出被设置为“0”，并且基准电压值再次回复为零。
当模拟开关组76由来自控制电路80的定时信号Ss控制、且由梯形电阻电路73分压的电压连接到电容阵列电路71中相关位的电容上时，可以改变基准电压。
但是在采样阶段存在这样一个问题，也就是，1/2的VDD，亦即在削波型比较器21中产生的中间(intermediate)电压，被加载到缓冲反相器24的栅极，并且流入到反相器24和后续电路的直通电流导致电流消耗急剧增加。
进一步，电流不变地供应给基准电压产生电路72中的梯形电阻电路73，这同样增加了电流消耗。
在为诸如微型计算机的LSI提供A/D转换器的情况下，A/D转换器通常按照多个频率的时钟来操作，在这种情况下，应使用具有高性能的比较器，以实现在高操作速度下的正常操作。然而，当A/D转换器按照低频率的时钟来操作时，比较器的性能成为冗余，这极大地增加了电流消耗。
发明内容
因此，本发明的主要目的是降低逐次逼近型A/D转换器的电流消耗。
根据本发明的逐次逼近型A/D转换器包括：
采样保持电路，用于在采样阶段留存输入模拟信号；
基准电压产生电路，用于在逐次比较阶段产生与所留存的输入模拟信号进行比较的基准电压；
比较器，用于比较由基准电压产生电路产生的基准电压和留存于采样保持电路中的输入模拟信号的值；
控制电路，用于逐次地控制基准电压产生电路，以便基于比较器输出值的每一位使基准电压的值逼近留存于采样保持电路中的输入模拟信号的值；
缓冲电路，用于输出与比较器的输出电压相对应的输出值；和
锁存电路，用于将与比较器输出值的每一位相对应的缓冲电路输出值留存为数字值，其中
提供有缓冲控制电路，该缓冲控制电路用于在采样阶段阻断对缓冲电路的电源供给。
在上述结构中，比较器在采样阶段产生基本上为满刻度电压一半的中间电压。同时，缓冲控制电路阻断从比较器输出的、对缓冲电路的电源供给，并且缓冲电路因此位于非操作状态。所以，即便在采样阶段从比较器输出的中间电压被加载到缓冲电路，也不会有直通电流流入缓冲电路。
作为上述结构的优选实施例，该缓冲电路由三态型反相器构成，并且该缓冲控制电路被构造为在采样阶段关断该三态反相器的控制晶体管，并在逐次比较阶段导通该三态反相器的控制晶体管。
根据上述结构，三态反相器(缓冲电路)的控制晶体管在采样阶段被关断，因此缓冲电路位于非操作状态。所以，即便在采样阶段从比较器输出的中间电压被加载到缓冲电路，也不会有直通电流流入缓冲电路。相反，三态反相器(缓冲电路)的控制晶体管在逐次比较阶段导通，以便缓冲比较器的输出并同时传输到待进行数字化的后续级。
作为上述结构的另一优选实施例，构成该缓冲电路的三态反相器的后续级上进一步连接有缓冲反相器，该三态反相器和该缓冲反相器的连接点上连接有上拉电路，并且该缓冲控制电路被构造为在采样阶段关断该三态反相器的控制晶体管并导通该上拉电路，并在逐次比较阶段导通该三态反相器的控制晶体管并关断该上拉电路。
根据上述结构，当三态反相器(缓冲电路)在采样阶段被置为不操作时，上拉电路在同时是可操作的，以便能够稳定缓冲输出。另一优点是，不仅可避免直通电流流入三态反相器(缓冲电路)，还可避免直通电流流入后续的缓冲反相器。
作为上述结构的又一优选实施例，该缓冲电路包括具有第一性能的第一缓冲电路和具有第二性能的第二缓冲电路，提供有用于在该第一缓冲电路和该第二缓冲电路中选择一个缓冲电路的选择电路，其中该缓冲控制电路在采样阶段阻断对由该选择电路选择的缓冲电路的电源供给，同时始终阻断对未被该选择电路选择的缓冲电路的电源供给。
在上述结构中，当A/D转换器的操作时钟频率采用高频率时，选择具有较高性能的第一缓冲电路，这样，尽管电流消耗有所增加，但是能够高速、正确地传输比较器的输出。当采用低频时，选择具有较低性能的第二缓冲电路，以便降低电流消耗。更具体地，根据时钟频率选择缓冲电路的性能，可避免在缓冲电路性能冗余时增加电流消耗，同时又不降低A/D转换器的精度和转换周期。
下面给出上述结构的再一优选实施例。
该比较器包括具有第一性能的第一比较器和具有第二性能的第二比较器，并且提供有用于在该第一比较器和该第二比较器中选择一个比较器的选择电路，其中该选择电路始终供应对所选择的比较器的电源供给，同时始终阻断对未被选择的比较器的电源供给。
在上述结构中，当A/D转换器的操作时钟频率采用高频率时，选择具有较高性能的第一比较器，这样，尽管电流消耗有所增加，但是可以高速、正确地传输比较器的输出。当采用低频时，选择具有较低性能的第二比较器，以便降低电流消耗。更具体地，根据时钟频率选择比较器的性能，可避免在比较器性能冗余时增加电流消耗，同时又不降低A/D转换器的精度和转换周期。
作为前述结构的另一优选实施例，该缓冲电路包括具有第一性能的第一缓冲电路和具有第二性能的第二缓冲电路，该比较器包括具有第一性能的第一比较器和具有第二性能的第二比较器，并且提供有用于在该第一比较器和该第二比较器中选择一个比较器并在该第一缓冲电路和该第二缓冲电路中选择一个缓冲电路的选择电路，其中该缓冲控制电路在采样阶段阻断对由该选择电路选择的缓冲电路的电源供给，同时始终阻断对未被选择电路选择的缓冲电路的电源供给，并且该选择电路供应对所选择的比较器的电源供给，同时始终阻断向未被选择的比较器的电源供给。
选择电路可被构造为根据时钟频率被控制，或者根据由外部设置的寄存器值被控制。
根据本发明的逐次逼近型A/D转换器包括：
采样保持电路，用于在采样阶段留存输入模拟信号；
基准电压产生电路，用于在逐次比较阶段产生与所留存的输入模拟信号进行比较的基准电压；
比较器，用于比较由基准电压产生电路产生的基准电压和留存于采样保持电路中的输入模拟信号的值；
控制电路，用于逐次地控制基准电压产生电路，以便基于比较器的输出值的每一位，使基准电压的值逼近留存于采样保持电路中的输入模拟信号的值；
缓冲电路，用于输出与比较器的输出电压相对应的输出值；和
锁存电路，用于将与比较器输出值的每一位相对应的缓冲电路输出值留存为数字值，其中
在基准电压产生电路中提供有用于停止基准电压产生电路的操作的电路，以便在采样阶段中无需供应基准电压的时段内或者在逐次比较阶段中由外部输入的电压被用作基准电压的时段内，使基准电压产生电路停止。
根据上述结构，基准电压的产生可限制在最低必要水平，因此，可大幅降低电流消耗。
附图说明
通过以下对本发明优选实施例的说明，本发明的这些和其它目的及有益效果将变得清楚。本领域的技术人员将通过实施本发明，注意到说明书中未叙及的若干益处。
图1是示出根据本发明第一优选实施例的逐次逼近型A/D转换器的结构的电路图。
图2是根据第一优选实施例的逐次逼近型A/D转换器的操作的时序图。
图3是示出根据本发明第二优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。
图4是示出根据本发明第三优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。
图5是根据第三优选实施例的逐次逼近型A/D转换器的操作的时序图。
图6是示出根据本发明第四优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。
图7是根据第四优选实施例的逐次逼近型A/D转换器的操作的时序图。
图8是示出根据本发明第五优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。
图9是示出根据本发明第六优选实施例的逐次逼近型A/D转换器的主要部分(采样保持电路)的结构的电路图。
图10是根据第六优选实施例的逐次逼近型A/D转换器的操作的时序图。
图11是示出根据常规技术的逐次逼近型A/D转换器的结构的电路图。
具体实施方式
以下，参照附图说明本发明的优选实施例。
第一优选实施例
图1是示出根据本发明第一优选实施例的逐次逼近型A/D转换器的结构的电路图。
参见图1中所示的附图标记，10表示模拟输入端子；11表示模拟值输入/输出端子，其用于在采样阶段将由削波型比较器21产生的1/2VDD的中间电压输出至电容阵列电路71，并进一步在比较操作中用作模拟输入；12表示数字输出端子，其用于缓冲在比较操作中由比较器21输出的模拟值，并输出缓冲的模拟值作为数字值；21表示削波型比较器；22表示模拟开关(传输门)，其由通过控制输入端子20从用于接收输入时钟的控制电路80输入到自身的控制信号Sc控制；23表示用于控制的反相器；24表示用于在第一级中缓冲的反相器；25表示用于在第二级中缓冲的反相器；26表示上拉电路；70表示采样保持电路；71表示电容阵列电路；72表示基准电压产生电路；73表示梯形电阻电路；74表示高电势侧基准电源VDD；75表示低电势侧基准电源VSS。
模拟值输入/输出端子11连接到比较器21的输入端子和电容阵列电路71。比较器21的输出端子连接到第一级中的缓冲反相器24的输入端子。控制转换器23的输入端子连接到控制输入端子20。模拟开关22并联地连接到比较器21。模拟开关22的NMOS控制端子连接到控制输入端子20，并且模拟开关22的PMOS控制端子连接到控制反相器23的输出端子上。
在第一级中的反相器24中，Pch晶体管P2与Pch晶体管P1、以及Nch晶体管N1和Nch晶体管N2分别被串联地连接。Pch晶体管P1和Nch晶体管N1构成反相器。比较器21的输出端子连接到Pch晶体管P1的栅极和Nch晶体管N1的栅极。Pch晶体管(控制晶体管)P2置于Pch晶体管P1和高电势侧基准电源VDD之间。控制输入端子20连接到Pch晶体管P2的栅极。Nch晶体管(控制晶体管)N2置于Nch晶体管N1和低电势侧基准电源VSS之间。控制反相器23的输出端子连接到Nch晶体管N2的栅极。上述结构组成缓冲控制电路。
Pch晶体管P1的漏极和Nch晶体管N1的漏极彼此相连，用作第一级中的反相器24的输出端子。第一级中的反相器24的输出端子连接到第二级中的缓冲反相器25的输入端子。数字输出端子12连接到第二级中的反相器25的输出端子。上拉电路26连接到第一级中的反相器24的输出端子，换句话说，连接到第二级中的反相器25的输入端子。由Pch晶体管构成的上拉电路26，其源极连接到高电势侧基准电源VDD，其漏极连接到第二级中的反相器25的输入端子，且其栅极连接到控制反相器23的输出端子。数字输出端子12连接到n位的锁存电路90。锁存电路90输出n位的数字数据。
接下来参照图2所示的时序图，说明如此构造的根据本优选实施例的逐次逼近型A/D转换器的操作。
被输入有时钟信号CLK和转换启动信号Sst的控制电路80，执行对逐次逼近型A/D转换器的定时控制。当转换启动信号Sst降至“L”电平时，操作进入采样阶段。接着，来自控制电路80的控制信号Sc翻转到“H”电平，并且模拟开关22被导通。第一级中的反相器24的Pch晶体管P2和Nch晶体管N2都被关断，并且上拉电路26被导通。当模拟开关22被导通时，输入端子和输出端子被短路的削波型比较器21，产生等于A/D转换的满刻度VDD一半的中间电压(1/2 VDD)，并将所产生的中间电压加载到模拟值输入/输出端子11。在电容阵列电路71中，利用1/2 VDD的中间电压与加载到模拟输入端子10的输入模拟信号的电压电平之间的电势差，以使所有的电容都被充电，并且输入模拟信号的电压电平作为电荷被保持。
在采样阶段，1/2 VDD的中间电压加载到第一级中的反相器24的Pch晶体管P1的栅极和Nch晶体管N1的栅极。但是，由于Pch晶体管P2和Nch晶体管N2被切换为关断，并且第一级中的反相器24因此而位于非操作状态，所以没有直通电流流入第一级中的反相器24。上拉电路26被导通，并且高电势侧基准电源VDD被加载到第二级中的缓冲反相器25的输入端子。相应地，数字输出端子12在采样阶段始终位于“L”电平。因此，第二级中的反相器25和锁存电路90都保持了其稳定性。
接下来，当控制信号Sc被切换到“L”电平时，操作进入逐次比较阶段。接着，模拟开关22被关断，第一级中的反相器24的Pch晶体管P2和Nch晶体管N2被导通，并且上拉电路26被关断。削波型比较器21，作为用于输入来自电容阵列电路71的电压的比较器进行操作。控制电路80控制基准电压产生电路72，以便在每一位为比较器提供最佳基准电压。当输入模拟信号的电压电平高于基准电压的一半电压时，比较器21的输出转至“H”电平。位于“H”电平的输出，在第一级中的反相器24和第二级中的反相器25中被缓冲，并且作为“H”电平从数字输出端子12传输至锁存电路90。接着，数据“1”被锁存到锁存电路90中作为数字输出的第一位(MSB)。同时，基准电压值被保持。当输入模拟信号的电压电平低于基准电压的一半电压时，数据“0”被锁存为数字输出的第一位(MSB)。接着，使基准电压值回复为零。接下来，控制电路80控制基准电压产生电路72，以便将近似地对应于输入模拟信号满刻度值1/4的电压增加至基准电压。当输入模拟信号的电压电平高于经增加所产生的基准电压时，比较器21的输出转至“H”电平，并且数据“1”被锁存为数字输出的第二位。同时，增加后的基准电压值被保持。当输入模拟信号的电压电平低于基准电压时，数据“0”被锁存为数字输出的第二位。同时，增加后的基准电压值被复位为增加前的基准电压。重复上述操作直至第n位的值被确定。因此，可以从锁存电路90获得n位的数字输出。
在逐次比较阶段，基于来自比较器21的比较结果的输出信号变为极小的电平。第一级中的反相器24由三态型的组成，其中晶体管的构造使得电路结构相对简单，并且可将对可变性和精度的任何可能的影响控制到最低。因此，所输入的信号可在第一级中的反相器24中精确地放大。
如图2所示，在本优选实施例的采样阶段，第一级中的缓冲反相器24的电流消耗为零，这证实了与图11所示常规技术相比电流消耗显著降低。
第二优选实施例
图3是示出根据本发明第二优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。图3所示具有与根据第一优选实施例的图1所示相同的附图标记的任何部件，都采用相似的构造并且下文不再详述。在本优选实施例中，采用用于在第一级中的缓冲的NAND型逻辑反相器24a。省略上拉电路。第一级中的NAND型反相器24a还用作上拉电路。
在采样阶段，“H”电平加载到控制输入端子20，并且“L”电平从控制反相器23输出。因此，模拟开关22被导通，Nch晶体管N2被关断，并且Pch晶体管P3被导通。因此，第一级中的反相器24a的输出位于“H”电平，并且第二级中的反相器25的输出位于“L”电平。由于模拟开关22被导通，所以比较器21产生1/2VDD的中间电压。由于在采样阶段，Nch晶体管N2始终是关断的，所以即便中间电压加载到第一级中的反相器24a的输入栅极，也可避免直通电流。
进一步，第一级中的缓冲反相器24a由NAND型组成，其最终包括有上拉电路。因此，没有必要为稳定第一级中的反相器24a的后续电路而提供上拉电路。与第一优选实施例相比，该电路可由较少数目的晶体管组成，这使设备具有更小的尺寸。
第三优选实施例
图4是示出根据本发明第三优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。图4所示具有与根据第一优选实施例的图1所示相同的附图标记的任何部件，都采用相似的构造并且下文不再详述。在本优选实施例中，在第一级中的具有第一性能的反相器24b和在第一级中的具有第二性能的反相器24c这两个反相器，用作第一级中的三态型缓冲反相器，以便根据状况在这两个反相器间切换。第一性能优于第二性能。具有第一性能的反相器24b和具有第二性能的反相器24c彼此并联地连接在比较器21和第二级中的反相器25之间。
附图标记27表示安装有A/D转换器的微型计算机或LSI中的选择电路。附图标记28表示频率判断电路，其用于根据所输入的时钟信号CLK选择待使用的最佳规格的缓冲反相器。附图标记29表示内部寄存器，附图标记30表示时钟输入端子，而附图标记31表示能够通过软件设置寄存器29的外部输入端子。选择电路27基于对应于寄存器29的设置值或者频率判断电路28的判断结果的选择信号Sx，激活具有第一性能的反相器24b和具有第二性能的反相器24c中的一个反相器。
用于在或(OR)门中进行控制的逻辑电路32的输出端子，连接到具有第一性能的反相器24b的Pch晶体管P12的栅极。控制逻辑电路32的输入端子的一端，经过逻辑转换连接到控制反相器23的输出端子，并且选择信号Sx输入到控制逻辑电路32的输入端子的另一端。用于在或门中进行控制的逻辑电路33的输出端子，连接到具有第二性能的反相器24c的Pch晶体管P22的栅极。控制逻辑电路33的输入端子的一端，经过逻辑转换连接到控制反相器23的输出端子，并且选择信号Sx经过逻辑转换输入到控制逻辑电路33的输入端子的另一端。
进一步，用于在或门中进行控制的逻辑电路34的输出端子，经过逻辑转换连接到具有第一性能的反相器24b的Nch晶体管N12的栅极。控制信号Sc被输入至控制逻辑电路34的输入端子的一端，并且选择信号Sx被输入到控制逻辑电路34的输入端子的另一端。用于在或门中进行控制的逻辑电路35的输出端子，通过逻辑转换连接到具有第二性能的反相器24c的Nch晶体管N22的栅极。控制信号Sc被输入至控制逻辑电路35的输入端子的一端，并且选择信号Sx通过逻辑转换被输入至控制逻辑电路35的输入端子的另一端。
在第一优选实施例和第二优选实施例的情况下，控制信号Sc控制模拟开关22、上拉电路26和第一级中的反相器24的导通/关断。在本优选实施例中，控制信号Sc控制模拟开关22和上拉电路26的导通/关断，同时选择信号Sx控制对具有第一性能的反相器24b和具有第二性能的反相器24c的选择。
接下来参照图5所示的时序图，说明如此构造的根据本优选实施例的逐次逼近型A/D转换器的操作。图5示出了时钟信号CLK的频率为高的情况。
假定在时钟信号CLK具有高频率的情况下，“10101010”按照序时顺序(chronological order)从比较器21输出，当具有较低性能的反相器被用作第一级中的反相器时，电流消耗可以降低。但是，由于无法正确地传输信号，所以输出诸如“01010000”之类的不正确值。与此形成对照，当具有较高性能的反相器被用作第一级中的反相器时，尽管电流消耗有所增加，但是信号传输正确。在时钟信号CLK具有低频率的情况下，不管使用具有高性能的反相器还是具有低性能的反相器，输出都是正确的。因此，可使用具有较低性能的反相器，以便降低电流消耗。
在选择电路27中，频率判断电路28和寄存器29中的一个被设置为激活状态。
频率判断电路28判断来自时钟输入端子30的时钟信号CLK的频率，并在高于基准水平的任何频率情况下，输出“L”电平作为选择信号Sx。当选择信号Sx位于“L”电平时，对“L”电平进行逻辑转换得到的“H”电平输入至控制逻辑电路33和控制逻辑电路35。因此，不管其它输入端子的逻辑电平是位于“H”电平还是“L”电平，Pch晶体管P22和Nch晶体管N22总是被关断，并且具有第二性能的反相器24c无法被选择。当选择信号Sx位于“L”电平时，具有第一性能的反相器24b被选择。
当控制信号Sc翻转至“H”电平、且操作在具有第一性能的反相器24b被选择的状态下进入采样阶段时，Pch晶体管P12和Nch晶体管N12都被关断。进一步，上拉电路26被导通，并且数字输出端子12通过第二级中的缓冲反相器25位于“L”电平。在采样阶段，直通电流被避免。当控制信号Sc翻转至“L”电平、且操作进入逐次比较阶段时，Pch晶体管P12和Nch晶体管N12都被导通。进一步，上拉电路26被关断，并且根据输入模拟信号的电压电平，数字输出端子12的输出响应于比较器21的输出电平地被确定。此时的电流消耗是Ii(fH)，并且具有第一性能的反相器24b的输出电压跳变至Vi(fH)。
在时钟信号CLK具有低于基准水平的任何频率的情况下，频率判断电路28输出“H”电平作为选择信号Sx。当选择信号Sx位于“H”电平时，“H”电平不经过逻辑转换直接输入至控制逻辑电路32和控制逻辑电路34。因此，不管其它输入端子的逻辑电平是位于“H”电平还是“L”电平，Pch晶体管P12和Nch晶体管N12始终关断，并且不选择具有第一性能的反相器24b。当选择信号Sx位于“H”电平时，具有第二性能的反相器24c被选择。
当控制信号Sc翻转至“H”电平，且在具有第二性能的反相器24c被选择的情况下，操作进入采样阶段时，Pch晶体管P22和Nch晶体管N22都被关断。进一步，上拉电路26导通，并且数字输出端子12经由第二级中的的缓冲反相器25位于“L”电平。在采样阶段，直通电流被避免。当控制信号Sc翻转至“L”电平且操作进入逐次比较阶段时，Pch晶体管P22和Nch晶体管N22都被导通。进一步，上拉电路26被关断，并且根据输入模拟信号的电压电平，数字输出端子12的输出响应于比较器21的输出电平地被确定。此时的电流消耗是Ii(fL)，并且具有第二性能的反相器24c的输出电压跳变至Vi(fL)。
当寄存器29被激活而不是频率判断电路28，以便由寄存器29的设置值控制选择信号Sx时，第一级中的反相器的性能能够以同样的方式切换。
在如上所述缓冲电路的性能根据时钟信号CLK的频率进行适当切换时，可避免由缓冲电路的冗余性能所导致的电流消耗增加。
第四优选实施例
图6是示出根据本发明第四优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的结构的电路图。图6所示的具有与图1所示根据第一优选实施例和图4所示根据第三优选实施例中相同附图标记的任何部件，都采用相似的构造，以下不再描述。在本优选实施例中，有两个比较器用作削波型比较器，这两个比较器是包括具有第一性能的三态型反相器的第一比较器21a和包括具有第二性能的三态型反相器的第二比较器21b，并且它们根据条件可选择地切换。第一性能优于第二性能。第一比较器21a和第二比较器21b彼此并联地连接在模拟值输入/输出端子11和第一级中的反相器24之间。附图标记36表示用于基于选择信号Sx的逻辑电平控制选择第一比较器21a和第二比较器21b中的一个比较器的反相器。
接下来参照图7所示时序图，说明如此构造的根据本优选实施例的逐次逼近型A/D转换器的操作。图7示出了时钟信号CLK的频率为高的情况。
以下给出等价于“10101010”的模拟输入信号被数字化转换为理想数字输出值的示例。
在时钟信号CLK具有高频率的情况下，当使用具有较低性能的比较器时，电流消耗可以降低。但是，由于比较器的驱动性能较差，所以与基准电源的比较无法正确进行，并且输出诸如“11110000”之类的错误比较结果。与此形成对照，当使用较高性能的比较器时，尽管电流消耗增加，但是信号传输是正确的。在时钟信号具有低频率的情况下，无论使用具有高性能的转换器还是具有低性能的转换器，都可以获得正确的输出。因此，使用具有较低性能的转换器，以降低电流消耗。
在选择电路27中，频率判断电路28和寄存器29中的一个被设置为激活状态。
频率判断电路28判断来自时钟输入端子30的时钟信号CLK的频率，并且在高于基准水平的任何频率的情况下，输出“L”电平作为选择信号Sx。Pcb晶体管P32和Nch晶体管N32被导通，且第一比较器21a位于选择状态。进一步，Pch晶体管P42和Nch晶体管N42被关断，且第二比较器21b未被选择。第一比较器21a中的电流消耗为Ic(fH)，且第一比较器21a的输出电压跳变至Vc(fH)。
频率判断电路28在时钟信号CLK具有任何低于基准水平的频率的情况下，输出“H”电平作为控制信号Sc。Pch晶体管P42和Nch晶体管N42被导通，且第二比较器21b位于选择状态。进一步，Pch晶体管P32和Nch晶体管N32被关断，且第一比较器21a未被选择。第二比较器21b中的电流消耗是Ic(fL)，且第二比较器21b的输出电压跳变至Vc(fL)。
当寄存器29被激活而非频率判断电路28时，可按照相同的方式切换比较器的性能，以便由寄存器29的设置值控制选择信号Sx。
如上所述，根据时钟信号CLK的频率适当地切换比较器的性能。可避免因比较器的冗余性能导致电流消耗增加。
第五优选实施例
本发明的第五优选实施例相当于第三优选实施例和第四优选实施例的组合。
图8是示出根据本发明第五优选实施例的逐次逼近型A/D转换器的主要部分(电流消耗应对电路)的构成的电路图。图8所示具有与图3所示根据第三优选实施例和图6所示根据第四优选实施例相同的附图标记的任何部件，都采用相似的构造，以下不再说明。在本优选实施例中，两个比较器用作削波型比较器以便可以根据条件在它们之间进行切换，这两个比较器是包括具有第一性能的三态型反相器的第一比较器21a和包括具有第二性能的三态型反相器的第二比较器21b。第一性能优于第二性能。第一比较器21a和第二比较器21b彼此并联地连接在模拟值输入/输出端子11和第一级中的反相器24之间。
进一步，两个反相器用作第一级中的三态型缓冲反相器，以便可以根据条件在它们之间进行切换，这两个反相器是在第一级中的具有第一性能的反相器24b和在第一级中的具有第二性能的反相器24c。第一性能优于第二性能。具有第一性能的反相器24b和具有第二性能的反相器24c彼此并联地连接在比较器21和第二级中的反相器25之间。
频率判断电路28判断来自时钟输入端子30的时钟信号CLK的频率，并在高于基准水平的任何频率的情况下，输出“L”电平作为选择信号Sx。具有第一性能的第一比较器21a和具有第一性能的反相器24b位于选择状态。具有第二性能的第二比较器21b和具有第二性能的反相器24c未被选择。
在时钟信号CLK具有低于基准水平的任何频率的情况下，频率判断电路28输出“H”电平作为选择信号Sx。具有第二性能的第二比较器21b和具有第二性能的反相器24c位于选择状态。具有第一性能的第一比较器21a和具有第一性能的反相器24b未被选择。
如上所述，根据时钟信号CLK的频率，适当地切换比较器和缓冲电路的性能。因此，可避免由比较器和缓冲电路的冗余性能导致电流消耗增加。
第六优选实施例
本发明的第六优选实施例涉及逐次逼近型A/D转换器中的基准电压产生电路。图9是示出根据第六优选实施例的逐次逼近型A/D转换器的主要部分(基准电压产生电路和采样保持电路)的构成的电路图。参见图9所示的附图标记，70表示采样保持电路，71表示根据位来加权的电容阵列电路，71a表示最高级别的位的电容，71n表示最低级别的位的电容，72表示基准电压产生电路，73表示用于提供加权基准电压的梯形电阻电路，74表示高电势侧基准电源，75表示低电势侧基准电源，76表示模拟开关组，77表示其中使用Nch晶体管的开关元件，21表示削波型比较器。
模拟开关组76利用与来自控制电路80的时钟信号CLK同步的定时信号Ss，针对从最高级别的位到最低级别的位的每一位，顺序供应基准电压给电容阵列电路71中的各个电容。梯形电阻电路73串联地置于高电势侧基准电源74和作为源电源(source power supplies)的低电势侧基准电源75之间。进一步，引入开关元件77以便梯形电阻电路73与源电源连接或断开。来自控制电路80的控制信号St加载到开关元件77的栅极，以便开关元件77导通/关断。
参照图10所示时序图对操作进行说明。
在逐次比较阶段，针对模拟开关组76中从最高级别的位到最低级别的位的每一位，定时信号Ss顺序选通每一个模拟开关。因此，基准电压从基准电压产生电路72供应给充入电容阵列电路71中相应电容的电荷。模拟开关组76中的各个开关按照如下方式构造，即当对任意选择的一个开关进行操作时，其余所有的开关都无法操作。
当模拟开关组76中对应于一位的的一个开关选通时，采样和保持在相应电容中的模拟值与所供应的基准电压在比较器21中相互比较。所供应的基准电压是高电势侧基准电源VDD，该电压在由相关电容值(位于较高级别侧的一半位)加权的位组中是恒定的，并且与由相关的输入电压(位于较低级别侧的一半位)加权的位组中的每一位都不同。
在由模拟开关组76控制的电容阵列电路71中，高电势侧基准电源VDD始终供给由电容值加权的位组中的各个电容。高电势侧基准电源VDD的应用与梯形电阻电路73无关，这意味着在由电容值加权的位组中的模拟值经受比较的逐次比较阶段的前一半和采样保持阶段，没有必要为梯形电阻电路73供应电流。更具体地，在逐次比较阶段的前一半和采样保持阶段，开关元件77被关断，并且梯形电阻电路73未***作。因此，在相关阶段，梯形电阻电路73中的电流消耗变成零。
在由输入电压加权的位组经受比较的逐次比较阶段的后一半中，开关元件77被导通，并且梯形电阻电路73被激活。模拟开关组76中较低级别侧的一半位的位组的各个开关被顺序导通，并且顺序产生诸如1/2VDD和1/4VDD之类的基准电压并将它们供应给相应电容。
如上所述，根据本优选实施例，通过对在逐次比较阶段中向梯形电阻电路73供应电流的时段进行限制，可降低电流消耗。
虽然已经阐述了本发明的优选实施例，但是应理解，可以对本发明进行各种修改，而这些修改将为所附权利要求覆盖，并且所有的这些修改都将落入本发明的真正精神和范围之内。
Claims (13)
1、一种逐次逼近型A/D转换器，包括：
采样保持电路，用于在采样阶段留存输入模拟信号；
基准电压产生电路，用于在逐次比较阶段产生与所留存的输入模拟信号进行比较的基准电压；
比较器，用于比较由基准电压产生电路产生的基准电压和留存于采样保持电路中的输入模拟信号的值；
控制电路，用于逐次地控制基准电压产生电路，以便基于比较器输出值的每一位，使基准电压的值逼近留存于采样保持电路中的输入模拟信号的值；
缓冲电路，用于输出与比较器的输出电压相对应的输出值；和
锁存电路，用于将与比较器输出值的每一位相对应的缓冲电路输出值留存为数字值，其中
提供有缓冲控制电路，该缓冲控制电路用于在采样阶段阻断对缓冲电路的电源供给。
2、根据权利要求1所述的逐次逼近型A/D转换器，其中
该缓冲电路由三态型反相器构成，并且
该缓冲控制电路被构造为在采样阶段关断该三态反相器的控制晶体管，并在逐次比较阶段导通该三态反相器的控制晶体管。
3、根据权利要求1所述的逐次逼近型A/D转换器，其中
构成该缓冲电路的三态反相器的后续级上进一步连接有缓冲反相器；
该三态反相器和该缓冲反相器的连接点上连接有上拉电路；并且
该缓冲控制电路被构造为在采样阶段关断该三态反相器的控制晶体管并导通该上拉电路，并在逐次比较阶段导通该三态反相器的控制晶体管并关断该上拉电路。
4、根据权利要求1所述的逐次逼近型A/D转换器，其中
该缓冲电路包括具有第一性能的第一缓冲电路和具有第二性能的第二缓冲电路；
提供有选择电路，用于在该第一缓冲电路和该第二缓冲电路中选择一个缓冲电路；并且
该缓冲控制电路在采样阶段阻断对该选择电路选择的缓冲电路的电源供给，同时始终阻断对未被该选择电路选择的缓冲电路的电源供给。
5、根据权利要求1所述的逐次逼近型A/D转换器，其中
该比较器包括具有第一性能的第一比较器和具有第二性能的第二比较器；并且
提供有选择电路，用于在该第一比较器和该第二比较器中选择一个比较器，该选择电路始终供应对所选择的比较器的电源供给，同时始终阻断对未被选择的比较器的电源供给。
6、根据权利要求1所述的逐次逼近型A/D转换器，其中
该缓冲电路包括具有第一性能的第一缓冲电路和具有第二性能的第二缓冲电路；
该比较器包括具有第一性能的第一比较器和具有第二性能的第二比较器；
提供有选择电路，该选择电路用于在该第一比较器和该第二比较器中选择一个比较器并在该第一缓冲电路和该第二缓冲电路中选择一个缓冲电路；
该缓冲控制电路在采样阶段阻断对由该选择电路选择的缓冲电路的电源供给，同时始终阻断对未被该选择电路选择的缓冲电路的电源供给；并且
该选择电路供应对所选择的比较器的电源供给，同时始终阻断对未被选择的比较器的电源供给。
7、根据权利要求4所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据时钟频率被控制。
8、根据权利要求5所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据时钟频率被控制。
9、根据权利要求6所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据时钟频率被控制。
10、根据权利要求4所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据由外部设置的寄存器值被控制。
11、根据权利要求5所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据由外部设置的寄存器值被控制。
12、根据权利要求6所述的逐次逼近型A/D转换器，其中
该选择电路被构造为根据由外部设置的寄存器值被控制。
13、一种逐次逼近型A/D转换器，包括：
采样保持电路，用于在采样阶段留存输入模拟信号；
基准电压产生电路，用于在逐次比较阶段产生与所留存的输入模拟信号进行比较的基准电压；
比较器，用于比较由基准电压产生电路产生的基准电压和留存于采样保持电路中的输入模拟信号的值；
控制电路，用于逐次地控制基准电压产生电路，以便基于比较器的输出值的每一位，使基准电压的值逼近留存于采样保持电路中的输入模拟信号的值；
缓冲电路，用于输出与比较器的输出电压相对应的输出值；和
锁存电路，用于将与比较器输出值的每一位相对应的缓冲电路输出值留存为数字值，其中
在基准电压产生电路中提供有用于停止基准电压产生电路的操作的电路，以便在采样阶段中无需供应基准电压的时段内或者在逐次比较阶段中由外部输入的电压被用作基准电压的时段内，使基准电压产生电路停止。
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