CN101488757A - 数模转换器 - Google Patents

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中山久留美
服部慎
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Abstract

本发明提供一种转换器，不仅能够维持相同的稳定时间和相同的分辨率而且还能够削减DAC构成元件数。在6位输入的DAC中设置：基准电压产生电路(100)，产生17个基准电压；第1开关电路(200)，具有分别由MOS晶体管构成的19个开关对，以便根据上位4位选择彼此相邻的2个基准电压；第2开关电路(300)，由MOS晶体管的串联电路构成，以便用总导通电阻4分割选择出的2个基准电压的差获得3个中间电压；以及第3开关电路(400)，根据下位2位选择地输出选择出的2个基准电压中低的电压或3个中间电压中的1个。在与第1模式相比、选择MOS晶体管的导通电阻变小的灰度级的第2模式中，增加在第1及第2开关电路(200)、(300)中用于分压的MOS晶体管数。

Description

数模转换器
技术领域
本发明涉及一种数模转换器(digital-to-analog converter：DAC)，特别地涉及一种适用于液晶显示器等图像显示装置的DAC。
背景技术
作为现有的液晶显示器用DAC之一，已知有带基准电压产生电路、具有多个开关对的选择电路、和电压跟随器(voltage follower)的DAC。具体地，在该DAC接收6位的数字信号作为输入码的情况下，串联连接32个电子元件而成的基准电压产生电路，从该电阻元件的各端子向选择电路提供互不相同的33个基准电压。选择电路由根据各个输入码的对应位选择2输入中的一个的37个开关对构成，如果输入码是奇数则选择33个基准电压中彼此相邻的2个基准电压，如果输入码为偶数则重复选择33个基准电压中的1个基准电压，向电压跟随器提供这些电压。电压跟随器输出提供的2个电压的平均值作为模拟信号。即，在输入码是奇数时，由电压跟随器产生相邻的2个基准电压的中间电压，设其为灰度级电压(gradation voltage)(参照专利文献1)
在此DAC中，随着输入位数(分辨率)从6增加为8、10，可产生的基准电压的数从33到129、513这样急剧地增加，选择电路所需的开关对的数也从37到135、521这样急剧地增加。因此，鉴于正在推进液晶显示面板的高精细化及多灰度级化的现状，就不得不增大DAC的芯片尺寸。
因此，研发出通过选择彼此相邻的2个基准电压，利用MOS(金属氧化物半导体，metal-oxide-semiconductor)晶体管的导通电阻分割该2基准电压的差就能获得所希望的中间灰度级电压的DAC。(参照专利文献2)。
专利文献1：美国专利第6373419号说明书
专利文献2：美国专利申请公开第2007/0176813号说明书
在液晶显示器中采用利用上述MOS晶体管的导通电阻的DAC情况下，多个DAC共有由电阻串构成的基准电压产生电路。因此，多个DAC选择相同的2个基准电压的组执行分压工作的情况下，相对于基准电压产生电路中的特定的电阻元件，分别并联连接多个DAC的MOS晶体管(导通状态)，由于在此产生电流的分流，所以在基准电压产生电路中产生的基准电压本身就会发生变动。
为了抑制此电压变动，可以增大用于分压的MOS晶体管组的总导通电阻。例如，增加MOS晶体管数、伸长各MOS晶体管的栅极长度等。但是，一旦增大总导通电阻，DAC的稳定时间(settling time)就会变长，其结果会存在所谓的在规定的时间内不能输出所希望的灰度级电压的问题。
发明内容
本发明的目的在于维持相同的稳定时间和相同的分辨率的同时，削减DAC的构成元件数。
在本发明中，着眼于根据成为分压对象的2基准电压的大小使MOS晶体管的导通电阻不同这点。具体地，P沟道MOS晶体管的情形以电源电压附近的电压为分压对象时使导通电阻变小，N沟道MOS晶体管的情形以接地电压附近的电压为分压对象时使导通电阻变小。因为无论哪一情形都使栅·源间电压Vgs变大。
因此，根据本发明，采用在导通电阻大的灰度级减少MOS晶体管数，在导通电阻小的灰度级增多MOS晶体管数这样的可切换的电路结构。由此，可不使稳定时间恶化、抑制电压变动。
具体地说明，本发明为用以下这样的选择分压电路、模式选择电路和输出电路构成使用互不相同的多个基准电压将N(N为3以上的整数)位的数字信号转换为模拟信号的转换器。即，选择分压电路，具有分别作为开关发挥作用的多个MOS晶体管，当设m为1以上的整数、设从2m到2m-1+1的整数中的任意一个为M时，根据上述数字信号中的上位(N-m)位通过上述多个MOS晶体管中各个数量彼此相同的MOS晶体管选择上述多个基准电压中的2个基准电压，并且利用上述多个MOS晶体管中相互串联连接的M个MOS晶体管组的各自的总导通电阻，M分割上述选择出的2个基准电压之差，以获得(M-1)个中间电压。模式选择电路，判断上述选择分压电路的上述M个MOS晶体管组的各自的总导通电阻的大小，分别在该总导通电阻大的情况下选择第1模式、在该总导通电阻小的情况下选择第2模式，并且进行控制以使上述第2模式下的上述选择分压电路的上述M个MOS晶体管组各自所含的MOS晶体管的个数比上述第1模式下的MOS晶体管个数更多。输出电路，根据上述数字信号中的下位m位，选择地输出上述选择出的2个基准电压中的1个或上述(M-1)个中间电压中的1个作为上述模拟信号。
此情形的基准电压产生电路具有相互串联连接的2N-m个电阻元件，从该电阻元件的各端子向上述选择分压电路提供互不相同的(2N-m+1)个基准电压。
上述选择分压电路具有选择上述多个基准电压中彼此相邻的2个基准电压的开关电路的情形下，该开关电路，例如具有分别根据上述数字信号的上位(N-m)位中的对应的位选择2输入中的一个的多个开关对；从上述数字信号的上位(N-m)位中最下位的位开始数第n位所对应的开关对的数an，由a1＝2、an＝an-1+an-2(2≤n≤N-m)决定。并且，分别通过构成上述多个开关对的MOS晶体管中(N-m)个MOS晶体管，选择上述彼此相邻的2个基准电压。此情形的上述选择分压电路的上述M个MOS晶体管组分别由例如相互串联连接的(N-m+1)个以上的MOS晶体管构成。上述M个MOS晶体管组中的2个，在上述相互串联连接的(N-m+1)个以上的MOS晶体管中，包含用于选择上述彼此相邻的2个基准电压的(N-m)个MOS晶体管。
此外，上述选择分压电路具有选择上述多个基准电压中彼此相邻的2个基准电压的开关电路的情形下，上述选择分压电路还具有解码电路，当P为2以上、且为(N-m)以下的整数时，将上述数字信号的上位(N-m)位中的下位P位解码为使任意1个有效的2P个选择信号；上述开关电路，例如由分别根据上述2P个选择信号中的对应的选择信号将2输入选择地传递给2输出的2P个开关对、以及分别根据上述数字信号的上位(N-m-P)位中的对应的位选择2输入中的一个的多个另外的开关对构成。并且，分别通过构成上述所有的开关对的MOS晶体管中(N-m-P+1)个MOS晶体管，选择上述彼此相邻的2个基准电压。此情形的上述选择分压电路的上述M个MOS晶体管组分别由例如相互串联连接的(N-m-P+2)个以上的MOS晶体管构成。上述M个MOS晶体管组中的2个，在上述相互串联连接的(N-m-P+2)个以上的MOS晶体管中，包含用于选择上述彼此相邻的2个基准电压的(N-m-P+1)个的MOS晶体管。
根据本发明，不使DAC的稳定时间恶化，还能够维持相同的分辨率的同时，削减DAC的构成元件数。
附图说明
图1是使用本发明所涉及的DAC的图像显示装置的示意平面图。
图2是表示本发明所涉及的DAC的结构例的电路图。
图3是表示图2中的第2及第3开关电路的第1模式工作图，其中，Vin1、Vin2：V0～V32中的相邻2电压，※中至少1个OFF，M00′～M07′全部OFF。
图4是表示图2中的第2及第3开关电路的第2模式工作图，其中，Vin1、Vin2：V32～V64中的相邻2电压。
图5是表示图2的DAC的整体工作图。
图6是表示图2中的第2开关电路的变化例的示意图。
图7是表示本发明所涉及的DAC的另一结构例的电路图。
图8是表示图7中的解码电路的工作图。
图9是表示图1的图像显示装置的基准电压产生电路的结构例的方框图。
图中：
1            图像显示装置            10         液晶显示面板
11           TFT                     12         像素电容
20           栅极驱动器              25         源极驱动器
30           控制器                  100、130   基准电压产生电路
200、210     第1开关电路(SW1)
300、320     第2开关电路(SW2)
400          第3开关电路(SW3)        500        电压跟随器
600          逻辑电路                620        解码电路
1100、1110   DAC
M00～M07、M00′～M07′     MOS晶体管
具体实施方式
下面使用附图，说明用于实施本发明的最佳方式。
图1是使用本发明所涉及的DAC的图像显示装置的示意平面图。图1所示的图像显示装置1是液晶显示器，包括：具有以矩阵状配置的多个像素的液晶显示面板10；多个栅极驱动器20；多个源极驱动器25；和控制这些栅极驱动器20及源极驱动器25的控制器30。液晶显示面板10的各像素具有TFT(薄膜晶体管，thin film transistor)11、和连接到其漏极的像素电容12。属于同一行的像素TFT12的栅极由公共的栅极驱动器20来驱动。此外，属于同一列的像素的TFT12的源极由公共的源极驱动器25来驱动。所有的源极驱动器25构成根据表示从控制器30送来的图像的灰度级的数字信号来驱动多个像素的液晶驱动电路，分别内置有将数字信号转换为每像素列的模拟信号的DAC。就是说，图像显示装置1包括与像素列同数的DAC。
图2是表示本发明所涉及的DAC的结构例。图2的DAC是将用bit5至bit0的6位表示的数字信号转换为模拟信号Vout的转换器，由基准电压产生电路100、第1开关电路(SW1)200、第2开关电路(SW2)300、第3开关电路(SW3)400、电压跟随器500和逻辑电路600构成。
基准电压产生电路100是由相互串联连接的16(＝26-2)个电阻元件构成的电阻分压电路，从该电阻元件的各端向第1开关电路200提供互不相同的17个基准电压V0、V4、V8、…、V64。
第1开关电路200是选择17个基准电压VO～V64中彼此相邻的2个基准电压(以下设低的为Vin1，高的为Vin2。)的电路，接收6位数字信号中bit5至bit2的上位4位作为控制信号。图中201是通过bit2进行开/关控制的2个开关对。202是通过bit3进行开/关控制的3(＝2+22-2)个开关对。203是通过bit4进行开/关控制的5(＝3+23-2)个开关对。204是通过bit5进行开/关控制的9(＝5+24-2)个开关对。按照以上，第1开关电路200，由根据各个bit5～bit2中的对应位选择2输入中的一个的19个2输入·1输出开关对构成。各开关对，如果对应位是0则选择下侧输入，如果对应位是1则选择上侧输入。
再有，构成第1开关电路200的各开关对的2个开关，分别是N沟道MOS晶体管或P沟道MOS晶体管或者结合它们而成的传输门。但是，在以下说明中，假设各开关是P沟道MOS晶体管(以下简称为MOS晶体管。)。
例如，如果bit5至bit2的4位是“0000”，则最低的基准电压V0通过4(＝6-2)个MOS晶体管连接到第2开关电路300，次低的基准电压V4通过另4(＝6-2)个MOS晶体管连接到第2开关电路300。此情况下，Vin1＝V0、Vin2＝V4。此外，如果bit5至bit2的4位是“0001”，则基准电压V4通过4个MOS晶体管连接到第2开关电路300，次高的基准电压V8通过另4个MOS晶体管连接到第2开关电路300。此情况下，Vin1＝V4、Vin2＝V8。如果bit5至bit2的4位是“1111”，则基准电压V60通过4个MOS晶体管连接到第2开关电路300，最高的基准电压V64通过另4个MOS晶体管连接到第2开关电路300。此情况下，Vin1＝V60、Vin2＝V64。
第2开关电路300及第3开关电路400中所示的40个圆印是作为各个开关发挥作用的N沟道MOS晶体管或P沟道MOS晶体管或结合它们而成的传输门。但是，在以下说明中，假设各开关是P沟道MOS晶体管(以下简称为MOS晶体管晶体。)。
第2开关电路300具有连接在节点n00和节点n01之间的1个MOS晶体管M00，串联连接在节点n01和节点n02之间的5(＝6-2+1)个MOS晶体管M01，串联连接在节点n02和节点n03之间的5(＝6-2+1)个MOS晶体管M02，以及连接在节点n03和节点n04之间的1个MOS晶体管M03。此外，由第1开关电路200选择出的2个基准电压中低的电压Vin1分别连接到节点n00，高的电压Vin2分别连接到节点n04。因此，例如，bit5至bit2的4位是“0000”、且M00、M01、M02及M03全部导通时，就在基准电压V0和节点n01之间、在节点n01和节点n02之间、在节点n02和节点n03之间、在节点n03和基准电压V4之间分别***由导通状态的5个MOS晶体管构成的MOS晶体管组，利用这些4个相互串联连接的MOS晶体管组的各自的总导通电阻4分割V0和V4之差，获得3个中间电压。再有，基准电压V0和节点n01之间的MOS晶体管组分别含有第1开关电路200中的4个MOS晶体管，节点n03和基准电压V4之间的MOS晶体管组分别含有第1开关电路200中的另4个MOS晶体管。
而且，构成上述4个MOS晶体管组的20个MOS晶体管的尺寸全都相等时，由于4个MOS晶体管组的各自的总导通电阻彼此相等，所以分别在节点n01获得中间电压V0+(V4-V0)/4，在节点n02获得中间电压V0+(V4-V0)/2，在节点n03获得中间电压V0+3(V4-V0)/4。再有，为了使节点n00的电压为基准电压V0，而使M00、M01、M03中至少1个截止，以便阻止流到相互串联连接的4个MOS晶体管组的电流。
第2开关电路300还具有连接在节点n00和节点n00′之间的6(＝6-2+2)个MOS晶体管M00′，连接在节点n00′和节点n01之间的5(＝6-2+1)个MOS晶体管M01′，连接在节点n03和节点n03′之间的5(＝6-2+1)个MOS晶体管M02′，以及连接在节点n03′和节点n04之间的6(＝6-2+2)个MOS晶体管M03′。因此，例如，bit5至bit2的4位是“1111”，且M00′、M01′、M01、M02、M02′及M03′全部导通、且M00和M03截止时，就在基准电压V60和节点n00′之间、在节点n00′和节点n02之间、在节点n02和节点n03′之间、在节点n03′和基准电压V64之间分别***由导通状态的10个MOS晶体管构成的MOS晶体管组，利用这些4个相互串联连接的MOS晶体管组的各自的总导通电阻4分割V60和V64之差，获得3个中间电压。再有，基准电压V60和节点n00′之间的MOS晶体管组分别含有第1开关电路200中的4个MOS晶体管，节点n03′和基准电压V64之间的MOS晶体管组分别含有第1开关电路200中的另4个MOS晶体管。
而且，构成上述4个MOS晶体管组的40个MOS晶体管的尺寸全都相等时，由于4个MOS晶体管组的各自的总导通电阻彼此相等，所以分别在节点n00′获得中间电压V60+(V64-V60)/4，在节点n02获得中间电压V60+(V64-V60)/2，在节点n03′获得中间电压V60+3(V64-V60)/4。再有，为了使节点n00的电压为基准电压V60，而使M00、M01、M02、M03中至少1个截止、并且使M00′、M01′、M02′、M03′中至少1个截止，以便阻止流到相互串联连接的4个MOS晶体管组的电流。
第3开关电路400由连接在节点n00和电压跟随器500的输入节点之间的1个MOS晶体管M04，连接在节点n01和电压跟随器500的输入节点之间的1个MOS晶体管M05，连接在节点n02和电压跟随器500的输入节点之间的1个MOS晶体管M06，连接在节点n03和电压跟随器500的输入节点之间的1个MOS晶体管M07，连接在节点n00′和电压跟随器500的输入节点之间的1个MOS晶体管M04′，以及连接在节点n03′和电压跟随器500的输入节点之间的1个MOS晶体管M07′构成。
逻辑电路600根据6位数字信号中由bit1及bit0构成的下位2位及最上位的位(bit5)，产生用于控制第2及第3开关电路300、400的信号S0～S7、S0′～S7′。其结果，第3开关电路400根据bit1、bit0及bit5，选择6个节点n00、n01、n02、n03、n00′、n03′中任意一个的节点的电压，并将其提供给电压跟随器500。如此这样，由第3开关电路400选择出的电压作为模拟信号Vout从电压跟随器500输出。
图3及图4分别示出图2中的第2及第3开关电路300、400的工作，图5示出图2的DAC的整体工作。通过逻辑电路600，分别在bit5＝0的情况下，选择图3的第1模式工作，在bit5＝1的情况下选择图4的第2模式工作。图3中的Vn00、Vn01、Vn02、Vn03分别是节点n00、n01、n02、n03的电压，图4中的Vn00′、Vn01′、Vn02′、Vn03′分别是节点n00、n00′、n02′、n03′的电压。在第2开关电路300中，bit5是0时，例如，始终使M01、M02及M03导通，仅M00的导通/截止由对应于由bit1及bit0构成的2位的信号控制即可。当M05和M07的尺寸相等时，代替用M06选择Vn02，通过用M05和M07的导通电阻2分割Vn01和Vn03之差，也能产生Vn01和Vn03的中间电压(相当于Vn02。)。图5中的V1、V2、V3、V5、V6、V7等是由第1及第2开关电路200、300产生的中间电压。
图6示出了图2中的第2开关电路300的变化例。在此，使用MOS晶体管的栅极宽W和栅极长L之比，用「W/L」表示该MOS晶体管的尺寸。例如，构成图2中的M01的5个MOS晶体管的每一个具有尺寸W/L时，能够将这些5个MOS晶体管的串联电路置换为1个MOS晶体管。但是，后者的MOS晶体管具有尺寸W/(5L)，具有与5个MOS晶体管的串联电路的总导通电阻相等的导通电阻。对于构成图2中的M02的5个MOS晶体管等也能同样进行置换。
按照以上，根据图2的DAC，由于第1及第2开关电路200、300作为上述选择分压电路工作，所以输入位数是6的情形，可产生的基准电压的数是17，作为选择电路工作的第1开关元件200所需的开关对的数是19。因此，即使考虑第2及第3的开关电路300、400以及逻辑电路600所需的构成元素的数，与上述现有的DAC相比，也能够维持相同的分辨率的同时削减DAC全体的构成元件数。此效果随着输入位数(分辨率)从6增加为8、10、12而变得更加明显。
而且，逻辑电路600根据6位数字信号中的最上位的位(bit5)判断4个MOS晶体管组的各自的总导通电阻的大小，由于在bit5＝0、该总导通电阻大的情况下选择图3的第1模式工作，在bit5＝1、该总导通电阻小的情况下选择图4的第2模式工作，所以可不使稳定时间恶化、抑制电压变动。
再有，在图2中示出的各开关由N沟道MOS晶体管构成的情况下，如果bit5＝1，则可以选择图3的第1模式工作，如果bit5＝0，则可以选择图4的第2模式工作。
此外，也可以将在分压中利用的MOS晶体管的个数变为3级以上。能够根据需要输出的灰度级电压来改变分割数。例如，在MOS晶体管的导通电阻小的灰度级为2分割，在MOS晶体管的导通电阻大的灰度级为4分割。
图7是表示本发明所涉及的DAC的另一个结构例。图7的DAC是将用bit5至bit0的6位表示的数字信号转换为模拟信号Vout的转换器，由基准电压产生电路100、第1开关电路(SW1)210、第2开关电路(SW2)320、第3开关电路(SW3)400、电压跟随器500、逻辑电路600、以及解码电路620构成。此DAC特征在于第1开关电路210的构成。
基准电压产生电路100是与图2说明的构成相同，向第1开关电路210提供互不相同的17个基准电压V0、V4、V8、…、V64。
解码电路620是将6位数字信号的上位4位中的下位2位(bit3及bit2)解码为使任意1个有效(逻辑值1)的4(＝22)个选择信号T3、T2、T1、T0。图8示出此解码电路620的工作。
第1开关电路210是选择17个基准电压V0～V64中彼此相邻的2个基准电压(以下设低的为Vin1、高的为Vin2。)的电路，接收6位数字信号中的上位2位(bit5及bit4)、和来自解码电路620的选择信号T3、T2、T1、T0作为控制信号。
211是通过T0进行开/关控制，在T0＝1的情况下向2输出传递2输入(节点n0及n1的电压)的1个开关对。212是通过T1进行开/关控制，在T1＝1的情况下向2输出传递2输入(节点n1及n2的电压)的1个开关对。213是通过T2进行开/关控制，在T2＝1的情况下向2输出传递2输入(节点n2及n3的电压)的1个开关对。214是通过T3进行开/关控制，在T3＝1的情况下向2输出传递2输入(节点n3及n4的电压)的1个开关对。这些4(＝22)个开关对211～214是根据来自各个解码电路620的4个选择信号T3、T2、T1、T0中的对应的选择信号向2输出选择性地传递2输入的开关对，各自的上侧输出连接到1公共输出，各自的下侧输出连接到另外的1公共输出。并且，这些2公共输出为第2开关电路320的2输入。
215是通过bit4进行开/关控制的5(＝22+1)各2输入·1输出开关对。这些5个开关对215的输出是节点n0、n1、n2、n3、n4的电压。216是通过bit5进行开/关控制的10(＝5×2)个2输入·1输出开关对，将从基准电压产生电路100接收的17个基准电压V0、V4、V8、…、V64中的10个基准电压供给开关对215。这些15个开关对215、216分别是根据6位数字信号的上位2位(bit5及bit4)中的对应位选择2输入中的一个的开关对，如果对应位是0则选择下侧输入，如果对应位是1则选择上侧输入。
如上，第1开关电路210由19个开关对211～216构成。
例如，如果bit5至bit2的4位是“0000”，则在第1开关电路210中的5个节点n0、n1、n2、n3、n4分别表现出基准电压V0、V4、V8、V12、V16。其中，基准电压产生电路100的最低的基准电压V0通过3(＝6-2-2+1)个MOS晶体管连接到第2开关电路320，其次低的基准电压V4通过另3个MOS晶体管连接到第2开关电路320。此情况下，Vin1＝V0、Vin2＝V4。
如果bit5至bit2的4位是“0001”，则在第1开关电路210中的5个节点n0、n1、n2、n3、n4分别表现出基准电压V0、V4、V8、V12、V16。其中，基准电压V4通过3个MOS晶体管连接到第2开关电路320，其次高的基准电压V8通过另3个MOS晶体管连接到第2开关电路320。此情况下，Vin1＝V4、Vin2＝V8。
如果bit5至bit2的4位是“1111”，则在第1开关电路210中的5个节点n0、n1、n2、n3、n4分别表现出基准电压V48、V52、V56、V60、V64。其中，基准电压V60通过3个MOS晶体管连接到第2开关电路320，最高的基准电压V64通过另3个MOS晶体管连接到第2开关电路320。此情况下，Vin1＝V60、Vin2＝V64。
第2开关电路320与图2中的第2开关电路300结构相同。但是在图7中，串联连接在节点n01和节点n02之间MOS晶体管M01的数，以及串联连接在节点n02和节点n03之间的MOS晶体管M02的数分别为4(＝6-2-2+2)。例如，bit5至bit2的4位是“0000”、且M00、M01、M02及M03全部导通时，就在基准电压V0和节点n01之间、在节点n01和节点n02之间、在节点n02和节点n03之间、在节点n03和基准电压V4之间分别***由导通状态的4个MOS晶体管构成的MOS晶体管组，利用这些4个相互串联连接的MOS晶体管组的各自的总导通电阻4分割V0和V4之差，获得3个中间电压。再有，基准电压V0和节点n01之间的MOS晶体管组含有第1开关电路210中的3个MOS晶体管，节点n03和基准电压V4之间的MOS晶体管组含有第1开关电路210中的另3个MOS晶体管。
此外，在图7中，串联连接在节点n00和节点n00′之间的MOS晶体管M00′的数、和串联连接在节点n03′和节点n04之间的MOS晶体管M03′的数分别为5(＝6-2-2+3)，串联连接在节点n00′和节点n01之间的MOS晶体管M01′的数、和连接在节点n03和节点n03′之间的MOS晶体管M02′的数分别是4(＝6-2-2+2)。例如，bit5至bit2的4位是“1111”，且M00′、M01′、M01、M02、M02′及M03′全部导通、且M00和M03截止时，就在基准电压V60和节点n00′之间、在节点n00′和节点n02之间、在节点n02和节点n03′之间、在节点n03′和基准电压V64之间分别***由导通状态的8个MOS晶体管构成的MOS晶体管组，利用这些4个相互串联连接的MOS晶体管组的各自的总导通电阻4分割V60和V64之差，获得3个中间电压。再有，基准电压V60和节点n00′之间的MOS晶体管组含有第1开关电路210中的3个MOS晶体管，节点n03′和基准电压V64之间的MOS晶体管组含有第1开关电路210中的另3个MOS晶体管。
第3开关电路400、电压跟随器500及逻辑电路600任何一个都与图2中说明的结构相同。因此，第2及第3开关电路320、400的工作与图3及图4相同，图7的DAC的整体工作与图5相同。
再有，由于在利用解码电路620对6位数字信号的上位4位中的下位3位(bit4、bit3及bit2)进行解码的情况下，获得8(＝23)个选择信号，所以在第1开关电路210中设置分别接收这些选择信号的8个2输入·2输出开关对、和通过bit5进行开/关控制的9(＝23+1)个2输入·1输出开关对。伴随与此，在第2开关电路320中，分别设节点n01和节点n02之间的MOS晶体管M01的数，和节点n02和节点n03之间的MOS晶体管M02的数为3(＝6-2-3+2)。此外，分别设节点n00和节点n00′之间的MOS晶体管M00′的数，和节点n03′和节点n04之间的MOS晶体管M03′的数为4(＝6-2-3+3)；分别设节点n00′和节点n01之间的MOS晶体管M01′的数，和节点n03和节点n03′之间的MOS晶体管M02′的数为3(＝6-2-3+2)。
此外，由于在利用解码电路620对6位数字信号的上位4位(bit5、bit4、bit3及bit2)的全部进行解码的情况下，获得16(＝24)个选择信号，所以在第1开关电路210中设置分别接收这些选择信号的16个2输入·2输出开关对。伴随与此，在第2开关电路320中，分别设节点n01和节点n02之间的MOS晶体管M01的数，和节点n02和节点n03之间的MOS晶体管M02的数为2(＝6-2-4+2)。此外，分别设节点n00和节点n00′之间的MOS晶体管M00′的数，和节点n03′和节点n04之间的MOS晶体管M03′的数为3(＝6-2-4+3)；分别设节点n00′和节点n01之间的MOS晶体管M01′的数，和节点n03和节点n03′之间的MOS晶体管M02′的数为2(＝6-2-4+2)。
图9是表示图1的图像显示装置1的基准电压产生电路的结构图。图9所示的基准电压产生电路130具有2个电阻分压电路。一个电阻分压电路分担向所有DAC中一半的DAC1100提供基准电压，另一电阻分压电路分担向另一半的DAC1110提供基准电压。像这样通过减轻各电阻分压电路的负担，就能够抑制基准电压的变动。DAC1100、1110分别是上述的DAC中的任意一个。特别地，在多个DAC选择相同的2基准电压的组(上述的Vin1及Vin2)的情况下有效。
工业上可利用性
按照以上说明，本发明所涉及的DAC能够维持相同的稳定时间和相同的分辨率的同时，削减构成元件数，不仅用于液晶显示器，而且可用于有机EL显示器等图像显示装置用的DAC。

Claims (11)

1、一种转换器，使用互不相同的多个基准电压将N位的数字信号转换为模拟信号，其中N为3以上的整数，该转换器包括：
选择分压电路，其具有分别作为开关发挥作用的多个MOS晶体管，当设m为1以上的整数、设从2m～2m-1+1的整数中的任意一个整数为M时，根据上述数字信号中的上位(N-m)位、通过上述多个MOS晶体管中各个数量彼此相同的MOS晶体管来选择上述多个基准电压中的2个基准电压，并且利用上述多个MOS晶体管中相互串联连接的M个MOS晶体管组的各自的总导通电阻、M分割上述选择出的2个基准电压之差，以获得(M-1)个中间电压；
模式选择电路，其判断上述选择分压电路的上述M个MOS晶体管组的各自的总导通电阻的大小，分别在该总导通电阻大的情况下选择第1模式、在该总导通电阻小的情况下选择第2模式，并且进行控制以使上述第2模式下的上述选择分压电路的上述M个MOS晶体管组各自所含的MOS晶体管的个数比上述第1模式下的MOS晶体管个数更多；以及
输出电路，根据上述数字信号中的下位m位，选择地输出上述选择出的2个基准电压中的1个或上述(M-1)个中间电压中的1个作为上述模拟信号。
2、根据权利要求1所述的转换器，其特征在于，
还包括产生上述多个基准电压的基准电压产生电路；
上述基准电压产生电路具有相互串联连接的2N-m个电阻元件，从该电阻元件的各端子向上述选择分压电路提供互不相同的(2N-m+1)个基准电压。
3、根据权利要求1所述的转换器，其特征在于，
上述选择分压电路具有选择上述多个基准电压中彼此相邻的2个基准电压的开关电路。
4、根据权利要求3所述的转换器，其特征在于，
上述开关电路具有分别根据上述数字信号的上位(N-m)位中的对应的位来选择2输入之一的多个开关对；
从上述数字信号的上位(N-m)位中最下位的位开始数第n位所对应的开关对的数an，由a1＝2、an＝an-1+an-2决定，其中2≤n≤N-m；
分别通过构成上述多个开关对的MOS晶体管中(N-m)个MOS晶体管，选择上述彼此相邻的2个基准电压。
5、根据权利要求4所述的转换器，其特征在于，
上述选择分压电路的上述M个MOS晶体管组各自具有相互串联连接的(N-m+1)个以上的MOS晶体管；
上述M个MOS晶体管组中的2个MOS晶体管组，在上述相互串联连接的(N-m+1)个以上的MOS晶体管中，包含用于选择上述彼此相邻的2个基准电压的(N-m)个MOS晶体管。
6、根据权利要求3所述的转换器，其特征在于，
上述选择分压电路还具有解码电路，当P为2以上、(N-m)以下的整数时，将上述数字信号的上位(N-m)位中的下位P位解码为使任意1个有效的2P个选择信号；
上述开关电路包括：
2P个开关对，分别根据上述2P个选择信号中的对应的选择信号将2输入选择地传递给2输出；以及
多个另外的开关对，分别根据上述数字信号的上位(N-m-P)位中的对应的位选择2输入之一；
分别通过构成上述所有的开关对的MOS晶体管中(N-m-P+1)个MOS晶体管，选择上述彼此相邻的2个基准电压。
7、根据权利要求6所述的转换器，其特征在于，
上述选择分压电路的上述M个MOS晶体管组各自具有相互串联连接的(N-m-P+2)个以上的MOS晶体管；
上述M个MOS晶体管组中的2个MOS晶体管组，在上述相互串联连接的(N-m-P+2)个以上的MOS晶体管中，包含用于选择上述彼此相邻的2个基准电压的(N-m-P+1)个的MOS晶体管。
8、根据权利要求1所述的转换器，其特征在于，
设定上述选择分压电路的上述M个MOS晶体管组各自所含的MOS晶体管的个数，使该M个MOS晶体管组的各自总导通电阻彼此相等。
9、根据权利要求1所述的转换器，其特征在于，
设定上述选择分压电路的上述M个MOS晶体管组各自所含的MOS晶体管的尺寸，使该M个MOS晶体管组的各自总导通电阻彼此相等。
10、一种图像显示装置，包括：具有多个像素的显示面板；以及根据表示图像灰度级的数字信号驱动上述多个像素的驱动电路，
上述驱动电路包括：
基准电压产生电路，其产生互不相同的多个基准电压；以及
多个数模转换器，其使用上述多个基准电压将表示上述图像的灰度级的数字信号转换为每像素列的模拟信号；
上述多个数模转换器分别是权利要求1所述的转换器。
11、根据权利要求10所述的图像显示装置，其特征在于，
上述基准电压产生电路具有多个电阻分压电路，所述多个电阻分压电路分别分担向每一上述像素列的转换器的一部分提供基准电压。
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