CN1222857C - 产生内部时钟信号的电路和方法 - Google Patents

Abstract

一种产生内部时钟信号的电路和方法，包括：第一延迟装置，将外部时钟信号延迟第一延迟时间；分频器，将第一延迟装置的输出信号分频；第一信号产生装置，通过将分频器的输出信号延迟第二延迟时间、将分频器的输出信号与延迟第二延迟时间的信号结合，产生与失真监视器时间脉冲宽度相等的第一信号；第二信号产生装置，在第一延迟装置的输出信号下降或上升沿产生与第三延迟时间脉冲宽度相等的第二信号；时间/数字信号变换器，响应于第一信号将与第一信号脉冲宽度相等的失真监视器时间变换为第一和第二数字信号；数字信号/时间变换器，通过响应于第二信号输入第一和第二数字信号再现失真监视器时间，产生延迟了第四延迟时间的内部时钟信号。

Description

产生内部时钟信号的电路和方法

技术领域

本发明涉及一种内部时钟信号产生电路，尤其涉及一种能够产生与外部时钟信号准确同步的内部时钟信号的电路和方法。

背景技术

当包含半导体的***高速运行时，为了准确地将半导体存储设备输出的数据传送到外部处理设备，重要的一点是要考虑到由半导体存储设备从外部接收的时钟信号和由半导体存储设备输出的数据之间的失真(skew)。

通常，半导体存储设备包括用于产生与外部时钟信号同步的内部时钟信号的内部时钟信号产生电路，从而将所述失真最小化。该内部时钟产生电路通常包括锁相回路和延迟锁定回路。

遗憾的是，锁相回路要求数百个时钟信号，延迟锁定回路串联于每一个都包括一对反相器的多个单元延迟电路，从而增加了电路的设计面积和复杂性。

发明内容

本发明的优点在于提供一种不使用多个单元延迟电路也可以产生与外部时钟信号准确同步的内部时钟信号的电路和方法，从而简化了电路结构。

为实现本发明的上述优点，内部时钟信号产生电路包括：第一延迟装置，用于将外部时钟信号以第一延迟时间进行延迟；分频器，用于将第一延迟装置的输出信号分频；第一信号产生装置，用于通过将分频器的输出信号以第二延迟时间(例如第一延迟时间+第三延迟时间+第四延迟时间)进行延迟，并通过将分频器的输出信号与以第二延迟时间进行延迟的信号相结合，从而产生具有与失真监视器时间相同脉冲宽度的第一信号；第二信号产生装置，用于产生具有与在第一延迟装置的输出信号的下降(或上升)沿的第三延迟时间相等脉冲宽度的第二信号；时间/数字信号变换器，用于将具有与第一信号相等脉冲宽度的失真监视器时间变换为响应于第一信号的第一和第二数字信号；数字信号/时间变换器，用于通过输入响应于第二信号的第一和第二数字信号再现失真监视器时间，并从所再现的失真监视器时间输出以第四延迟时间进行延迟的内部时钟信号。

更进一步地，时间/数字信号变换器包括：第一环形振荡器，用于产生响应于第一信号的n个第一脉冲信号，且第一环形振荡器包括n个串联的第一反相电路；发射器，用于输出响应于第一信号的下降(或上升)沿的所述的n个第一脉冲信号；相位检测器，用于检测n个第一脉冲信号的相位并产生第一数字信号；第一计数器，用于对响应于第n个脉冲信号的下降(或上升)沿的所述的n个第一脉冲信号进行计数并产生第二数字信号。

所述数字信号/时间变换器包括：置位/复位信号产生装置，如果第一数字信号处于偶数状态则产生置位信号，如果第一数字信号处于奇数状态则产生复位信号；第二环形振荡器，用于产生响应于第二信号和置位信号并进行第一种振荡的n个第二脉冲信号，也用于产生响应于第二信号和复位信号并进行第二种振荡的n个第二脉冲信号，第二振荡器包括n个串联的第二反相电路；选择控制信号产生装置，用于产生n个控制信号，以便在通过检测第一脉冲信号的第一至第n脉冲信号的上升(或下降)沿而产生第一数字信号的情况下，有选择地输出第二脉冲信号的相应脉冲信号，并在通过检测第一脉冲信号的第一至第n脉冲信号的下降(或上升)沿而产生第一数字信号的情况下，有选择地输出第二脉冲信号的第(相应数+1)脉冲信号；选择装置，用于响应于n个控制信号从第二环形振荡器输出的n个第二脉冲信号中选择一个脉冲信号；第二计数器，用于响应于来自选择装置的输出信号进行计数；比较装置，用于比较第一计数器的输出信号和第二计数器的输出信号，如果第一计数器的输出信号等于第二计数器的输出信号，则将选择装置的输出信号以第四延迟时间进行延迟并将其输出。

为进一步实现本发明的优点，用于产生内部时钟信号的方法包括：通过将外部时钟信号以第一延迟时间进行延迟而产生第一时钟信号；通过分频第一时钟信号产生第二时钟信号；通过将所述第二时钟信号以第二延迟时间(第一延迟时间+第三延迟时间+第四延迟时间)进行延迟从而产生第三时钟信号，同时产生具有与第二时钟信号和第三信号相配合的与失真监视器时间脉冲宽度相等的第一信号；产生具有与在第一时钟信号的下降(或上升)沿的第三延迟时间脉冲宽度相等的第二信号；将与第一信号的脉冲宽度相等的失真监视器时间变换为响应于第一信号的第一和第二数字信号；通过输入响应于第二信号的第一和第二数字信号再现失真监视器时间，并产生以来自所再现的失真监视器时间的第四延迟时间进行延迟的内部时钟信号。

更好地，时间/数字信号变换包括：产生响应于第一信号而振荡的n个第一脉冲信号；输出响应于第一信号的下降(或上升)沿的n个第一脉冲信号；检测n个第一脉冲信号的相位以产生第一数字信号；响应于n个第一脉冲信号中的第n个脉冲信号的下降(或上升)沿进行计数以产生第二数字信号。

更好地，数字信号/时间变换包括：如果第一数字信号处于偶数状态则产生置位信号，如果第一数字信号处于奇数状态则产生复位信号；在通过检测第一脉冲信号中第一至第n个脉冲信号的上升(或下降)沿而产生第一数字信号的情况下，有选择地输出第二脉冲信号的相应脉冲信号，并且，在通过检测第一脉冲信号中第一至第n个脉冲信号的下降(或上升)沿而产生第一数字信号的情况下，有选择地输出第二脉冲信号的第(相应数+1)个脉冲信号；产生响应于第二信号和置位信号而进行第一种振荡的n个第二脉冲信号，并且，产生响应于第二信号和复位信号而进行第二种振荡的n个第二脉冲信号；响应于n个控制信号从n个第二脉冲信号中选择一个脉冲信号，并输出所选择的输出信号；响应于所选择的输出信号进行计数，并产生第三数字信号；比较第二数字信号与第三数字信号，如果第二数字信号等于第三数字信号，则将所选择的输出信号以第四延迟时间进行延迟并将其输出。

根据本发明的一个方面，提供一种用于产生内部时钟信号的电路，该电路包括：第一延迟装置，用于将外部时钟信号延迟第一延迟时间；分频装置，用于将第一延迟装置的输出信号分频；第一信号产生装置，用于通过将分频装置的输出信号以第二延迟时间进行延迟，并通过执行分频装置的输出信号与以第二延迟时间进行延迟的信号的组合逻辑操作而产生第一信号，其中对应该第一信号的脉冲宽度的时间表示失真监视器时间；第二信号产生装置，用于接收第一延迟装置的输出信号，并且在第一延迟装置的输出信号的一个沿产生第二信号，其中对应该第二信号的时间表示第三延迟时间；时间/数字信号变换器，用于响应于第一信号将所述失真监视器时间变换为表示精确延迟值的第一数字信号和表示粗略延迟值的第二数字信号；数字信号/时间变换器，用于响应于第二信号，通过输入第一和第二数字信号而再现失真监视器时间，并产生以来自所再现的失真监视器时间的第四延迟时间进行延迟的内部时钟信号。

并且，所述时间/数字信号变换器包括：第一环形振荡器，用于产生响应于第一信号的n个第一脉冲信号，其中所述第一环形振荡器包括n个串联的第一反相电路；发射器，用于响应于第一信号的一个沿输出n个第一脉冲信号；相位检测器，用于检测n个第一脉冲信号的相位以产生第一数字信号；第一计数器，用于响应于n个第一脉冲信号中第n个脉冲信号的一个沿进行计数，以产生第二数字信号，其中n是至少为3的整数。

并且，所述第一反相电路包括：第一反相器，用于响应于第一信号的第一状态，而将在第一脉冲信号的第1个脉冲信号和第n-1个脉冲信号之间的奇数位脉冲信号置位为第一状态，并且用于响应于第一信号的第二状态，而单独地将第一脉冲信号的第n个脉冲信号和第一脉冲信号中的偶数位脉冲信号反相，以产生第一脉冲信号的奇数位脉冲信号；第二反相器，用于响应于第一信号的第一状态，而将在第一脉冲信号的第1个脉冲信号和第n-1个脉冲信号之间的偶数位脉冲信号置位为第二状态，并且用于响应于第一信号的第二状态，而单独地将第一脉冲信号的奇数位脉冲信号反相，以产生第一脉冲信号的偶数位脉冲信号；第三反相器，用于将第一脉冲信号的第n-1个脉冲信号反相，以产生第一脉冲信号的第n个信号。

根据本发明的另一个方面，提供一种用于产生内部时钟信号的方法，该方法包括：通过将外部时钟信号以第一延迟时间进行延迟从而产生第一时钟信号；通过将第一时钟信号分频从而产生第二时钟信号；通过将第二时钟信号以第二延迟时间进行延迟从而产生第三时钟信号，并且，通过执行第二时钟信号与第三时钟信号的组合逻辑操作而产生第一信号，其中对应该第一信号的脉冲宽度的时间表示失真监视器时间；接收第一时钟信号，并且在第一时钟信号的下降和上升沿中的一个沿产生第二信号，其中对应该第二信号的脉冲宽度的时间表示第三延迟时间；响应于第一信号，将失真监视器时间变换为表示精确延迟值的第一数字信号和表示粗略延迟值的第二数字信号；响应于第二信号，通过输入第一和第二数字信号来再现失真监视器时间，并产生以来自所再现的失真监视器时间的第四延迟时间进行延迟的内部时钟信号。

更好的，将失真监视器时间变换为数字信号包括：产生响应于第一信号而进行振荡的n个第一脉冲信号；响应于至少第一信号的下降和上升沿中的一个沿，输出n个第一脉冲信号；以及检测n个第一脉冲信号的相位以便产生第一数字信号，并且响应于n个第一脉冲信号中的第n个脉冲信号的下降和上升沿中的至少一个而进行计数，以产生第二数字信号，其中n是至少为3的整数。

本发明的其他方面、特色和优点在以下的详述中得以公开。

附图说明

为更好地理解本发明及其优点，参照如下描述及附图，其中同一标号标明同一元件，其中：

图1示出了本发明一个实施例的内部时钟信号产生电路的方块图。

图2示出了表示图1中时间/数字信号变换器和数字信号/时间变换器的结构的方块图。

图3示出了表示图2中时间/数字信号变换器和数字信号/时间变换器的结构的方块图。

图4示出了图2所示实施例的环形振荡器的详细电路图。

图5示出了图2所示实施例的另一环形振荡器的详细电路图。

图6至图11是用于阐明本发明内部时钟信号产生电路的操作的时序图。

图12是本发明另一实施例的图2所示时间/数字信号变换器和数字信号/时间变换器的方块图。

具体实施方式

下面参照附图描述本发明的最佳实施例，图中，相同标号标明相同元件。

如图1所示，根据本发明的一个实施例，标号100是标明内部时钟信号产生电路的方块图。该内部时钟信号产生电路100包括：第一延迟电路10，分频器12，含有第二延迟电路14-1和与门14-2的第一脉冲产生电路14，第二脉冲产生电路16，时间/数字信号变换器18和数字信号/时间变换器20。

所述第一延迟电路10将外部时钟信号ECLK以第一延迟时间d1进行延迟以产生时钟信号RCLK。分频器12对时钟信号RCLK进行2分频并产生时钟信号DCLK。第二延迟电路14-1以延迟时间tD将时钟信号DCLK延迟以便产生时钟信号dCLK，该延迟时间tD是时间d1+d2+d3的和。与门14-2接收时钟信号DCLK和时钟信号dCLK，并以时间脉冲宽度(tM＝tC-tD，tC表示外部时钟信号ECLK的周期)输出信号E1。时间tM表示失真监视器延迟时间。第二脉冲产生电路16产生负脉冲信号E2，该信号E2在时钟信号RCLK的上升沿具有时间d2的脉冲宽度。时间/数字信号变换器18接收信号E1，并将失真监视器延迟时间tM变换为数字信号r和m。数字信号r为精确延迟值，而数字信号m为粗略延迟值。数字信号/时间变换器20接收信号E2和数字信号r和m，并将数字信号r和m变换为响应于信号E2的失真监视器延迟时间tM，并且产生内部时钟信号ICLK。换言之，数字信号/时间变换器20利用数字信号r和m使得失真监视器延迟时间tM在信号E2的上升沿处得以再现，并产生内部时钟信号ICLK，该信号ICLK被延迟了来自再现后的失真监视器延迟时间中的延迟时间d3。

见图2，标号200是代表图1中时间/数字信号变换器和数字信号/时间变换器的方块图。

在变换器对200中，时间/数字信号变换器18包括：环形振荡器30，发射器32，相位检测器34和第一计数器36。数字信号/时间变换器20包括：环形振荡器38，选择器，比较器42，置位/复位信号产生电路44，选择控制信号产生电路46和第二计数器48。

在变换器对200的运行过程中，环形振荡器30响应于信号E1产生多个脉冲信号S1至Sn。在信号E1的下降沿，发射器32将脉冲信号S1至Sn作为信号P1至Pn传送。相位检测器34输出与信号P1至Pn同相的2n个数字信号r，即，相位检测器34在脉冲信号Sn的上升沿检测信号Pn和Pn+1，并在脉冲信号Sn的下降沿检测反相信号PnB和P(n+1)B。第一计数器36响应于脉冲信号Sn的下降沿进行计数，并输出数字信号m。失真监视器延迟时间tM决定于数字信号m。如果环形振荡器中每个反相器的信号传送延迟时间是传送延迟时间tpd，则失真监视器时间tM为(2nm+r)×tpd，同样，2n×tpd项是由环形振荡器30产生的信号S1至Sn的周期t0。响应于低(”L”)电平的信号E2和高(”H”)电平的复位信号R，将环形振荡器38设定为与信号S1至Sn相同的初始状态，并且环形振荡器38响应于“H”电平的信号E2，产生与信号S1至Sn相同延迟时间触发的脉冲信号VS1至VSn。响应于“L”电平的信号E2和“H”电平的置位信号，环形振荡器38还设定脉冲信号VS1至VS(n-1)的初始状态为“H”电平、脉冲信号VBn的初始状态为“L”电平，并且产生脉冲信号VS1至VSn，该脉冲信号VS1至VSn是由初始状态延迟了响应于“H”电平的信号E2的时间ntpd和tpd至(n-1)tpd以后触发的信号。此时，环形振荡器38产生与环形振荡器30具有相同周期和工作循环的脉冲信号VS1至VSn。当通过在脉冲信号Sn的下降沿检测反相信号PnB和P(n+1)B而产生数字信号r时，置位/复位信号产生电路44产生置位信号S；当通过在脉冲信号Sn的上升沿检测信号Pn和Pn+1而产生数字信号r时，产生置位信号R。当通过检测脉冲信号S1至Sn的上升沿而产生数字信号r时，选择控制信号产生电路46产生控制信号C1至Cn，从而有选择地输出相应的脉冲信号VS1至VSn；当通过检测脉冲信号S1至Sn的下降沿而产生数字信号r时，选择控制信号产生电路46产生控制信号C1至Cn，从而有选择地输出相应的脉冲信号VS2至VSn和VS1。选择器40响应于控制信号C1至Cn选择信号VS1至VSn中的一个信号以便输出信号SOUT。第二计数器48响应于信号SOUT进行计数以便输出信号Vm。比较器42比较信号Vm与数字信号m，如果信号Vm等于数字信号m，则输入信号SOUT以便输出内部时钟信号ICLK。比较器接收响应于信号E2而被延迟了失真监视器延迟时间tM的信号SOUT，并对该信号SOUT以延迟时间d3进行延迟，从而产生内部时钟信号ICLK。

见图3，标号300是代表本发明图2的实施例中时间/数字信号变换器和数字信号/时间变换器的结构的方块图。此处，环形振荡器包括反相器I1、I2和I3。发射器32包括触发器F/F1、F/F2和F/F3。此外，环形振荡器38包括反相器I4、I5和I6，选择器40包括多路复用器MUX1、MUX2和MUX3。

在变换器对300的运行过程中，环形振荡器30响应于信号E1产生脉冲信号S1、S2和S3。此时，环形振荡器30中的反相器I1、I2和13具有彼此相同的延迟时间。第一计数器36响应于脉冲信号S3的下降沿进行计数以便产生数字信号m。触发器F/F1、F/F2和F/F3响应于信号E1的下降沿接收脉冲信号S1、S2和S3，以便分别产生信号P1、P2和P3。相位检测器34根据信号P1、P2和P3的相位产生6个数字信号r“000001”、“000010”、“000100”、“001000”、“010000”、“100000”。换言之，当输入相位检测器34的信号P1、P2和P3的相位分别为“H”电平、“H”电平和“L”电平时，数字信号r为“000001”；当信号P1、P2和P3的相位分别为“H”电平、“L”电平和“L”电平时，数字信号r为“000010”；当各信号的相位分别为“H”电平、“L”电平和“H”电平时，数字信号r为“000100”；当各信号的相位分别为“L”电平、“L”电平和“H”电平时，数字信号r为“001000”；当各信号的相位分别为“L”电平、“H”电平和“H”电平时，数字信号r为“010000”；并且当各信号的相位分别为“L”电平、“H”电平和“L”电平时，数字信号r为“100000”。此时，所产生的数字信号r不考虑表示6种不同信号的3比特信号。环形振荡器38响应于信号E2产生脉冲信号VS1、VS2和VS3。此时，环形振荡器38中的反相器I4、I5和I6具有与环形振荡器30中的反相器I1、I2和I3相同的延迟时间。当数字信号r为“000010”、“001000”、“100000”时，置位/复位产生电路44产生置位信号S；当数字信号r为“000001”、“000100”、“010000”时，产生复位信号R。当数字r为“100000”、“000001”时，选择控制信号产生电路46产生控制信号C1；当数字r为“000010”、“000100”时，产生控制信号C3；当数字r为“001000”、“010000”时，产生控制信号C2。多路复用器MUX1、MUX2和MUX3通过响应于控制信号C1、C2和C3选择信号VS、VS2和VS3中的一个信号而输出信号SOUT。第二计数器48响应于信号SOUT进行计数以便输出信号Vm。比较器42比较信号Vm与信号m，如果信号Vm等于信号m，则接收信号SOUT以便产生内部时钟信号ICLK。

如图4所示，标号400标明了图2所示实施例中的环形振荡器30的详细电路。环形振荡器400包括反相器I1、I2和I3，其中，反相器I1包括：反相器I7，PMOS晶体管P1、P2和P3，以及NMOS晶体管N1、N2和N3；反相器I2包括：PMOS晶体管P4、P5和P6，以及NMOS晶体管N4、N5和N6；反相器I3包括PMOS晶体管P7、P8和P9，以及NMOS晶体管N7、N8和N9。

下面详细描述振荡器400中每个块结构的运行。当“L”电平的信号E1输入到反相器I7时，反相器I7产生“H”电平的信号E1B。因此，PMOS晶体管P1和P4与NMOS晶体管N2和N5为OFF(关断)，而NMOS晶体管N3和PMOS晶体管P6为ON(接通)。反相器I1产生“L”电平的信号S1，反相器I2产生“H”电平的信号S2，反相器I3使得“H”电平的信号S2反相以便输出“L”电平的信号S3。换言之，当“L”电平的信号E1输入到反相器I7中时，信号S1、S2和S3分别设置为“L”电平、“H”电平和“L”电平。

当H电平的信号E1输入到反相器I7中时，反相器I7产生“L”电平的信号E1B。因此，PMOS晶体管P1和P4与NMOS晶体管N2和N5为ON，而NMOS晶体管N3和PMOS晶体管P6为OFF。据此，反相器I1和I2的运行将被启动。所以，反相器I1反相并延迟信号S3以便产生输出信号S1；反相器I2反相并延迟信号S1以便产生输出信号S2；反相器I3反相并延迟信号S2以便产生输出信号S3。因此，当每个反相器I1、I2和I3的延迟时间都等于时间td时，如果输入H电平的信号E1，反相器I1、I2和I3则产生具有50％工作循环和6td周期的脉冲信号S1、S2和S3。脉冲信号S1、S2和S3分别为依序从信号E1的上升沿按延迟时间td触发的信号。

见图5，标号500标明了图2所示实施例中环形振荡器38的详细电路图，与图4所示环形振荡器400的组成元件相同。环形振荡器500与环形振荡器400的区别在于反相置位信号SB输入到PMOS晶体管P3的栅极中，而复位信号R输入到环形振荡器38的NMOS晶体管N3的栅极中。

在电路500的运行过程中，当“L”电平的信号E2输入到反相器I8中时，反相器I8产生“H”电平的信号E2B。因此，PMOS晶体管P1和P4与NMOS晶体管N2和N5为OFF，而PMOS晶体管P6为ON。此时，如果反相置位信号SB和复位信号R为“H”电平，则PMOS晶体管P3为OFF，而NMOS晶体管N3为ON，从而产生“L”电平的信号VS1。同样，PMOS晶体管P6为ON，以便产生“H”电平的信号VS2。反相器I6反相并延迟“H”电平的信号VS2，以便产生“L”电平的信号VS3。换言之，信号VS1、VS2和VS3分别设置为“L”电平、“H”电平和“L”电平。相反，如果反相置位信号SB和复位信号R为“L”电平，则信号VS1、VS2和VS3分别设为“H”电平、“H”电平和“L”电平。

当信号VS 1、VS2和VS3分别设为“L”电平、“H”电平和“L”电平时，如果信号E2触发为“H”电平并且产生“H”电平的反相置位信号和“L”电平的复位信号，则PMOS晶体管P1和P4与NMOS晶体管N2和N5为ON，PMOS晶体管P3和P6与NMOS晶体管N3为OFF。反相器I4反相并延迟信号VS3从而产生信号VS1，反相器I5反相并延迟信号VS1从而产生信号VS2，反相器I6反相并延迟信号VS2从而产生信号VS3。因此，当每个反相器I4、I5和I6的延迟时间等于时间td时，如果输入“H”电平的信号E2，则反相器I4、I5和I6产生具有50％工作循环和6td周期的脉冲信号VS1、VS2和VS3。在信号E2触发为“H”电平之后，脉冲信号VS1、VS2和VS3为按延迟时间td依次触发的信号。

相反地，当信号VS1、VS2和VS3分别设为“H”电平、“H”电平和“L”电平时，如果信号E2触发为“H”电平，并且如果产生“H”电平的反相置位信号SB和“L”电平的复位信号R，则反相器I4反相并延迟信号VS3从而产生信号VS1，反相器I5反相并延迟信号VS1从而产生信号VS2，反相器I6反相并延迟信号VS2从而产生信号VS3。因此，当每个反相器I4、I5和I6的延迟时间等于时间td时，如果输入“H”电平的信号E2，则反相器I4、I5和I6产生具有50％工作循环和6td周期的脉冲信号VS2、VS3和VS1。此时，在信号E2触发为“H”电平之后，脉冲信号VS1、VS2和VS3为按延迟时间td依次触发的信号。

图6至图11用于阐明本发明实施例的内部时钟信号产生电路的时序图，并分别用标号600、700、800、900、1000和1100标明。

参见图1和图3，下面就时序图来描述电路100和300的运行过程。

如图6所示，参照时序图600描述本发明所述内部时钟信号产生电路的运行过程。

第一延迟电路10将外部信号ECLK延迟第一延迟时间d1。分频器12将信号RCLK进行二分频从而产生信号DCLK。第二延迟电路14-1将信号DCLK延迟第二延迟时间(tD＝d1+d2+d3)。与门14-2接收信号DCLK和信号dCLK，以产生具有失真监视器延迟时间(tM＝tC-tD，且tC表示外部时钟信号ECLK的周期)的脉冲宽度的信号E1。脉冲产生电路10产生具有位于信号RCLK的上升沿的时间d2的脉冲宽度的负脉冲信号E2。环形振荡器30产生响应于“H”电平的信号E1触发的脉冲信号S1、S2和S3。触发器F/F1、F/F2和F/F3在信号E1的下降沿传送“L”电平、“H”电平和“L”电平的信号S1、S2和S3。相位检测器34输出值为“100000”的数字信号r。第一计数器36响应于脉冲信号S3的下降沿进行计数，以产生值为“10”的数字信号m。此时，所产生的数字信号r和m是失真监视器延迟时间tM的数字值。如果值为“100000”的数字信号r输入到置位/复位信号产生电路44中，则电路44在具有“L”电平的信号E2的时间周期内产生复位信号R和保持“L”电平的置位信号SB。选择控制信号产生电路46输入“100000”的数字信号r，以产生具有“H”电平的控制信号C1和具有“L”电平的控制信号C2与C3。环形振荡器38产生响应于“H”电平的信号E2触发的脉冲信号VS1、VS2和VS3。此时，所产生的脉冲信号VS1、VS2和VS3分别设定为响应于“L”电平的信号E2和“L”电平的反相信号SB的“H”电平、“H”电平和“L”电平，并且，在响应于“H”电平的信号E2和“H”电平的反相信号SB从信号E2的上升沿延迟3tpd、tpd和2tpd次之后触发。多路复用器MUX1输入脉冲信号VS1，以产生响应于信号C1的信号SOUT。第二计数器48响应于信号SOUT的上升沿进行计数。比较器42比较第一计数器的输出信号和第二计数器48的输出信号，如果第一计数器36的输出信号等于第二计数器48的输出信号，则产生信号SOUT作为内部输出信号ICLK。此时，比较器42将信号SOUT以延迟时间d3进行延迟以便产生内部时钟信号ICLK。因此，内部时钟信号产生电路可以与外部时钟信号ECLK准确同步地产生内部时钟信号ICLK。

见图7，参照时序图700分别描述图1和图3中电路100和300的运行过程，时序图700示出了比图6中失真监视器时间tM更长的失真监视器时间tM的实施例。

在这种情况下，时间/数字信号变换器18运行以便在信号E1的下降沿产生值为“000001”的数字信号r和值为“10”的数字信号m。置位/复位信号产生电路44输入值为“000001”的数字信号r以产生“L”电平的反相置位信号SB和“L”电平的复位信号R。环形振荡器38产生响应于“H”电平的信号E2而触发的脉冲信号VS1、VS2和VS3。此时，所产生的脉冲信号VS、VS2和VS3分别设为响应于“L”电平的信号E2和“H”电平的复位信号R的“L”电平、“H”电平和“L”电平，并在响应于“H”电平的信号E2和“L”电平的复位信号R从信号E2的上升沿分别延迟tpd、2tpd和30tpd次之后触发。选择控制信号产生电路46输入值为“000001”的数字信号r以产生“H”电平的控制信号C1和“L”电平的控制信号C2与C3。因此，多路复用器MUX1输入脉冲信号VS1以产生响应于控制信号C1的信号SOUT。第二计数器48响应于信号SOUT的上升沿进行计数。比较器42比较数字信号m和信号Vm，如果数字信号m等于信号Vm，则将信号SOUT以延迟时间d3进行延迟，以产生内部时钟信号ICLK。

见图8，参照时序图800分别描述图1和图3中电路100和300的运行过程，时序图800示出了比图700所示时序图中失真监视器时间tM更长的失真监视器时间tM的实施例。

在这种情况下，时间/数字信号变换器18产生值为“000010”的数字信号r和值为“10”的数字信号m。环形振荡器38产生响应于“L”电平的信号E2和“L”电平的反相置位信号SB而触发的脉冲信号VS1、VS2和VS3。此时，所产生的脉冲信号VS1、VS2和VS3具有与图6所示时序图中的脉冲信号VS1、VS2和VS3相同的触发。选择控制信号产生电路46输入值为“000010”的数字信号r，以产生“H”电平的控制信号C3和“L”电平的控制信号C1与C2。因此，多路复用器MUX3输入脉冲信号VS3，以产生响应于控制信号C3的信号SOUT。第二计数器48响应于信号SOUT进行计数。比较器42比较数字信号m与信号Vm，如果数字信号m等于信号Vm，则将信号SOUT以延迟时间d3进行延迟，以产生内部时钟信号ICLK。因此，内部时钟信号产生电路可以产生与外部时钟信号ECLK准确同步的内部时钟信号ICLK。

见图9至11，由于与上述说明相似，所以略去对时序图900、1000和1100的详细描述。因此，分别参照图6至8中的时序图600、700和800的说明，本领域普通技术人员即可理解和领会这些实施例的运行过程。

如上所述，如图3中电路300所示的内部时钟电路的结构为时间/数字信号变换器18和数字信号/时间变换器20，上述时间/数字信号变换器18和数字信号/时间变换器20分别包括具有三个反相器的计数器和环形振荡器。

如图12，标号1200是标明了图2的另一个实施例的时间/数字信号变换器和数字信号/时间变换器的方块图。

在变换器电路1200中，环形振荡器30包括反相器I9至I13，发射器32包括触发器F/F1至F/F5，环形振荡器38包括反相器I14至I18，选择器40包括多路复用器MUX1至MUX5。

运行过程中，环形振荡器30响应于信号E1产生脉冲信号S1至S5。此时，环形振荡器30中的反相器I9至I13具有相同的延迟时间。计数器36响应于脉冲信号S3的下降沿进行计数，以产生数字信号m。触发器F/F1至F/F5输入脉冲信号S1至S5，以分别在信号E1的下降沿产生信号P1至P5。相位检测器34根据信号P1至P5的相为产生10个数字信号r“0000000001”、“0000000010”、...、“1000000000”。换言之，如果输入到相位检测器34的信号P1至P5的相位为“H”电平、“H”电平、“L”电平、“H”电平和“L”电平，则相位检测器34产生值为“0000000001”的数字信号r；如果输入到相位检测器34的信号P1至P5的相位为“H”电平、“L”电平、“L”电平、“H”电平和“L”电平，则相位检测器34产生值为“0000000010”的数字信号r；如果输入到相位检测器34的信号P1至P5的相位为“L”电平、“H”电平、“L”电平、“H”电平和“L”电平，则相位检测器34产生值为“1000000000”的数字信号r。环形振荡器38产生响应于信号E2的脉冲信号VS1，VS2，VS3，VS4，VS5。此时，环形振荡器38中的反相器I14至I18具有与环形振荡器30中的反相器I9至I13相同的延迟时间。如果数字信号r的偶数位的信号为“1，”则置位/复位信号产生电路44产生置位信号S；如果数字信号r的奇数位的信号为“1”，则产生复位信号R。如果数字信号r的第1位信号和第10位信号为“1”，则选择控制信号产生电路46产生控制信号C1；如果数字信号r的第2位信号和第3位信号为“1”，则选择控制信号产生电路46产生控制信号C3；如果数字信号r的第4位信号和第5位信号为“1”，则选择控制信号产生电路46产生控制信号C5；如果数字信号r的第6位信号和第7位信号为“1”，则选择控制信号产生电路46产生控制信号C2；如果数字信号r的第8位信号和第9位信号为“1”，则选择控制信号产生电路46产生控制信号C4。多路复用器MUX1至MUX5响应于控制信号C1至C5选择信号VS1、VS2、VS3、VS4和VS5中的一个信号，以产生输出信号SOUT。第二计数器48响应于信号SOUT进行计数以便输出信号Vm。比较器比较数字信号m与信号Vm，如果数字信号m等于信号Vm，则将信号SOUT以延迟时间d3进行延迟，以产生内部时钟信号ICLK。

图12中没有示出内部时钟信号产生电路的时序图。但是，利用如图6至图11所示时序图相同的方法，内部时钟信号产生电路可以产生与外部时钟信号ICLK准确同步的内部时钟信号ICLK。

如上所述，电路1200中所示本发明实施例的内部时钟信号产生电路包括时间/数字信号变换器18和数字信号/时间变换器20，所述时间/数字信号变换器18和数字信号/时间变换器20分别包括计数器和具有5个反相器的环形振荡器。换言之，内部时钟信号产生电路不包含每一个都具有两个串联反相器的多个单元延迟电路，而采用所示电路结构即可产生与外部时钟信号准确同步的内部时钟信号。

因此，与图3所示环形振荡器相比，图12所示内部时钟信号产生电路的环形振荡器多了两个反相器，但在失真监视器时间设定相同的情况下，由于数字信号m的值变小，所以可以简单地配置计数器。

根据本发明，内部时钟信号产生电路分别由计数器和具有反相器个数相对较少的环形振荡器构成，因此，简化了电路结构并减少了设计面积。

此外，本发明所述内部时钟信号产生电路采用简单的电路结构即可产生与外部时钟信号准确同步的内部时钟信号。

然而，尽管参照最佳实施例示出并描述了本发明，但在不脱离本发明的精神和范围内，本领域普通技术人员对本发明在构成和细节上做出的改进和其它变化也是可以理解的，本发明的保护范围见所附权利要求。

Claims (19)

1.一种用于产生内部时钟信号的电路，该电路包括：

第一延迟装置，用于将外部时钟信号延迟第一延迟时间；

分频装置，用于将第一延迟装置的输出信号分频；

第一信号产生装置，用于通过将分频装置的输出信号以第二延迟时间进行延迟，并通过执行分频装置的输出信号与以第二延迟时间进行延迟的信号的组合逻辑操作而产生第一信号，其中对应该第一信号的脉冲宽度的时间表示失真监视器时间；

第二信号产生装置，用于接收第一延迟装置的输出信号，并且在第一延迟装置的输出信号的一个沿产生第二信号，其中对应该第二信号的时间表示第三延迟时间；

时间/数字信号变换器，用于响应于第一信号将所述失真监视器时间变换为表示精确延迟值的第一数字信号和表示粗略延迟值的第二数字信号；

数字信号/时间变换器，用于响应于第二信号，通过输入第一和第二数字信号而再现失真监视器时间，并产生以来自所再现的失真监视器时间的第四延迟时间进行延迟的内部时钟信号。

2.根据权利要求1所述的电路，其中所述时间/数字信号变换器包括：

第一环形振荡器，用于产生响应于第一信号的n个第一脉冲信号，其中所述第一环形振荡器包括n个串联的第一反相电路；

发射器，用于响应于第一信号的一个沿输出n个第一脉冲信号；

相位检测器，用于检测n个第一脉冲信号的相位以产生第一数字信号；

第一计数器，用于响应于n个第一脉冲信号中第n个脉冲信号的一个沿进行计数，以产生第二数字信号，其中n是至少为3的整数。

3.根据权利要求2所述的电路，其中所述第一反相电路包括：

第一反相器，用于响应于第一信号的第一状态，而将在第一脉冲信号的第1个脉冲信号和第n-1个脉冲信号之间的奇数位脉冲信号置位为第一状态，并且用于响应于第一信号的第二状态，而单独地将第一脉冲信号的第n个脉冲信号和第一脉冲信号中的偶数位脉冲信号反相，以产生第一脉冲信号的奇数位脉冲信号；

第二反相器，用于响应于第一信号的第一状态，而将在第一脉冲信号的第1个脉冲信号和第n-1个脉冲信号之间的偶数位脉冲信号置位为第二状态，并且用于响应于第一信号的第二状态，而单独地将第一脉冲信号的奇数位脉冲信号反相，以产生第一脉冲信号的偶数位脉冲信号；

第三反相器，用于将第一脉冲信号的第n-1个脉冲信号反相，以产生第一脉冲信号的第n个信号。

4.根据权利要求3所述的电路，其中每个第一反相器包括：

第一PMOS晶体管，具有所述第一信号的反相信号输入的栅极，和提供电源电压的源极；

第一NMOS晶体管，具有第一信号输入的栅极和提供接地电压的源极；

第二PMOS晶体管，具有在前一级中第一脉冲信号的第n个脉冲信号或第一脉冲信号中偶数位脉冲信号中的一个信号输入的栅极，和与第一PMOS晶体管的漏极相连的源极；

第二NMOS晶体管，具有在前一级中第一脉冲信号的第n个脉冲信号或第一脉冲信号中偶数位脉冲信号中的一个信号输入的栅极，与第二PMOS晶体管的漏极相连的漏极，以及与第一NMOS晶体管的漏极相连的源极；

第三PMOS晶体管，具有提供电源电压的栅极和源极，以及与第二NMOS晶体管的漏极相连的漏极；和

第三NMOS晶体管，具有第一信号的反相信号的输入的栅极，与第三PMOS晶体管的漏极相连的漏极，以及提供接地电压的源极。

5.根据权利要求3所述的电路，其中每一个第二反相器包括：

第四PMOS晶体管，具有所述第一信号的反相信号输入的栅极，和提供电源电压的源极；

第四NMOS晶体管，具有第一信号输入的栅极，和提供接地电压的源极；

第五PMOS晶体管，具有接收在前一级中第一脉冲信号中奇数位脉冲信号中的一个信号输入的栅极，和与第四PMOS晶体管的漏极相连的源极；

第五NMOS晶体管，具有接收在前一级中第一脉冲信号中奇数位脉冲信号中的一个信号输入的栅极，与第五PMOS晶体管的漏极相连的漏极，以及与第四NMOS晶体管的漏极相连的源极；

第六PMOS晶体管，具有接收第一信号输入的栅极，提供电源电压的源极，以及与第五NMOS晶体管的漏极相连的漏极；

第六NMOS晶体管，具有提供接地电压的栅极和源极，以及与第六PMOS晶体管的漏极相连的漏极。

6.根据权利要求3所述的电路，其中所述第三反相器包括：

第七PMOS晶体管，具有提供电源电压的源极，和提供接地电压的栅极；

第七NMOS晶体管，具有提供电源电压的栅极，和提供接地电压的源极；

第八PMOS晶体管，具有与第七PMOS晶体管的漏极相连的漏极，以及接收第n-1个脉冲信号输入的栅极；

第八NMOS晶体管，具有与第八PMOS晶体管的漏极相连的漏极，接收第n-1个脉冲信号输入的栅极，以及与第七NMOS晶体管的漏极相连的源极；

第九PMOS晶体管，具有提供电源电压的栅极，以及与第八NMOS晶体管的漏极相连的漏极；

第九NMOS晶体管，具有提供接地电压的源极和栅极，以及与第九PMOS晶体管的漏极相连的漏极。

7.根据权利要求2所述的电路，其中发射器包括n个触发器，用于锁存并输出响应于第一信号的沿的n个第一脉冲信号。

8.根据权利要求2所述的电路，其中相位检测器检测n个第一脉冲信号的2n个相位状态，以产生第一数字信号。

9.根据权利要求2所述的电路，其中所述数字信号/时间变换器包括：

置位/复位信号产生装置，如果第一数字信号处于偶数状态则产生置位信号，如果第一数字信号处于奇数状态则产生复位信号；

第二环形振荡器，用于产生响应于第二信号和置位信号、进行第一种振荡的n个第二脉冲信号，也用于产生响应于第二信号和复位信号、进行第二种振荡的n个第二脉冲信号，其中所述的第二环形振荡器包括n个串联的第二反相电路；

选择控制信号产生装置，用于产生n个控制信号，以在通过检测第一脉冲信号的第1个脉冲信号至第n个脉冲信号的上升或下降沿而产生第一数字信号的情况下有选择地输出第二脉冲信号的相应脉冲信号，并且在通过检测第一脉冲信号的第1个脉冲信号至第n个脉冲信号的下降或上升沿而产生第一数字信号的情况下有选择地输出第二脉冲信号的第相应数加1个脉冲信号；

选择装置，用于响应于n个控制信号从第二环形振荡器输出的n个第二脉冲信号中选择一个脉冲信号；

第二计数器，用于响应于选择装置的输出信号进行计数；

比较装置，用于比较第一计数器的输出信号和第二计数器的输出信号，如果第一计数器的输出信号等于第二计数器的输出信号，则将选择装置的输出信号以第四延迟时间进行延迟并将其输出。

10.根据权利要求9所述的电路，其中第二反相电路包括：

第四反相器，用于响应于第二信号的第一状态，而将第二脉冲信号的第1个脉冲信号置位为第一状态，并且用于响应于第二信号的第二状态，而将第二脉冲信号的第n个脉冲信号反相，从而产生第二脉冲信号的第1个脉冲信号；

第五反相器，用于响应于第二信号的第一状态，而将第二脉冲信号的第2个脉冲信号至第n-1个脉冲信号置位为第二状态，并且用于响应于第二信号的第二状态，而单独地将第二脉冲信号的第1个脉冲信号至第n-2个脉冲信号反相，从而产生第二脉冲信号的第2个脉冲信号至第n-1个脉冲信号；

第六反相器，用于将第二脉冲信号的第n-1个脉冲信号反相，从而产生第二脉冲信号的第n个脉冲信号。

11.根据权利要求10所述的电路，其中第四反相器包括：

第十PMOS晶体管，具有接收第二信号的反相信号输入的栅极，和提供电源电压的源极；

第十NMOS晶体管，具有接收第二信号输入的栅极，和提供接地电压的源极；

第十一PMOS晶体管，具有接收第二脉冲信号的第n个脉冲信号输入的栅极，和与第十PMOS晶体管的漏极相连的源极；

第十一NMOS晶体管，具有接收第二脉冲信号的第n个脉冲信号输入的栅极，与第十一PMOS晶体管的漏极相连的漏极，以及与第十NMOS晶体管的漏极相连的源极；

第十二PMOS晶体管，具有提供电源电压的源极，接收置位信号的反相信号输入的栅极，以及与第十一NMOS晶体管的漏极相连的漏极；

第十二NMOS晶体管，具有提供接地电压的源极，接收复位信号输入的栅极，以及与第十二PMOS晶体管的漏极相连的漏极。

12.根据权利要求10所述的电路，每一个第五反相器包括：

第十三PMOS晶体管，具有接收第二信号的反相信号输入的栅极和提供电源电压的源极；

第十三NMOS晶体管，具有接收第二信号输入的栅极和提供接地电压的源极；

第十四PMOS晶体管，具有接收在前一级中第二脉冲信号中的一个脉冲信号输入的栅极，和与第十三PMOS晶体管的漏极相连的源极；

第十四NMOS晶体管，具有接收在前一级中第二脉冲信号中的一个脉冲信号输入的栅极、与第十四PMOS晶体管的漏极相连的漏极、以及与第十三NMOS晶体管的漏极相连的源极；

第十五PMOS晶体管，具有提供电源电压的源极，接收第二信号输入的栅极，以及与第十四NMOS晶体管的漏极相连的漏极；

第十五NMOS晶体管，具有提供接地电压的栅极和源极，以及与第十五PMOS晶体管的漏极相连的漏极。

13.根据权利要求10所述的电路，其中第六反相器包括：

第十六PMOS晶体管，具有提供电源电压的源极，和提供接地电压的栅极；

第十六NMOS晶体管，具有提供电源电压的栅极，和提供接地电压的源极；

第十七PMOS晶体管，具有与第十六PMOS晶体管的漏极相连的漏极，以及接收第n-1个脉冲输入的栅极；

第十七NMOS晶体管，具有与第十七PMOS晶体管的漏极相连的漏极，接收第n-1个脉冲信号输入的栅极，以及与第十六NMOS晶体管的漏极相连的源极；

第十八PMOS晶体管，具有提供电源电压的源极和栅极，以及与第十七NMOS晶体管的漏极相连的漏极；

第十八NMOS晶体管，具有提供接地电压的源极和栅极，以及与第十八PMOS晶体管的漏极相连的漏极。

14.根据权利要求9所述的电路，其中选择装置包括n个多路复用器，用于响应于n个控制信号中的每个信号而对n个第二脉冲信号进行多路复用。

15.一种用于产生内部时钟信号的方法，该方法包括：

通过将外部时钟信号以第一延迟时间进行延迟从而产生第一时钟信号；

通过将第一时钟信号分频从而产生第二时钟信号；

通过将第二时钟信号以第二延迟时间进行延迟从而产生第三时钟信号，并且，通过执行第二时钟信号与第三时钟信号的组合逻辑操作而产生第一信号，其中对应该第一信号的脉冲宽度的时间表示失真监视器时间；

接收第一时钟信号，并且在第一时钟信号的下降和上升沿中的一个沿产生第二信号，其中对应该第二信号的脉冲宽度的时间表示第三延迟时间；

响应于第一信号，将失真监视器时间变换为表示精确延迟值的第一数字信号和表示粗略延迟值的第二数字信号；

响应于第二信号，通过输入第一和第二数字信号来再现失真监视器时间，并产生以来自所再现的失真监视器时间的第四延迟时间进行延迟的内部时钟信号。

16.根据权利要求15所述的方法，其中将失真监视器时间变换为数字信号包括：

产生响应于第一信号而进行振荡的n个第一脉冲信号；

响应于至少第一信号的下降和上升沿中的一个沿，输出n个第一脉冲信号；以及

检测n个第一脉冲信号的相位以便产生第一数字信号，并且响应于n个第一脉冲信号中的第n个脉冲信号的下降和上升沿中的至少一个而进行计数，以产生第二数字信号，其中n是至少为3的整数。

17.根据权利要求15所述的方法，其中再现失真监视器时间和产生内部时钟信号包括：

如果第一数字信号处于偶数状态则产生置位信号，如果第一数字信号处于奇数状态则产生复位信号；

在通过检测第一脉冲信号的第一至第n个脉冲信号的上升和下降沿中的至少一个而产生第一数字信号的情况下，有选择地输出第二脉冲信号的相应脉冲信号，并且在通过检测第一脉冲信号的第一至第n个脉冲信号的下降和上升沿中的至少一个而产生第一数字信号的情况下，有选择地输出第二脉冲信号的第相应数加1个脉冲信号；

响应于第二信号和置位信号产生进行第一种振荡的n个第二脉冲信号，还响应于第二信号和复位信号产生进行第二种振荡的n个第二脉冲信号；

响应于n个控制信号从n个第二脉冲信号中选择一个脉冲信号，以输出一选定的输出信号；

响应于所选输出信号进行计数，以产生第三数字信号；

比较第二数字信号和第三数字信号，如果第二数字信号等于第三数字信号，则将所选输出信号以第四延迟时间进行延迟并将其输出，其中n是至少为3的整数。

18.根据权利要求15所述的方法，其中第二延迟时间等于第一延迟时间、第三延迟时间与第四延迟时间的和。

19.根据权利要求15所述的方法，其中产生具有与第三延迟时间的脉冲宽度相等的第二信号是在第一时钟信号的下降沿。

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