CN1823418A - 栈式1T－n存储单元结构 - Google Patents

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Abstract

本发明涉及存储技术和对存储器阵列体系结构的新变化以便包括交叉点和1T－1Cell体系结构的某些优点。通过组合这些设计的某些特征，利用了1T－1Cell体系结构的快速读取时间和高信噪比以及交叉点体系结构的高封装密度的优点。单个访问晶体管16用来读取多个存储单元，其可以在“Z”轴方向上布置的多个存储器阵列层中彼此垂直地向上堆叠。

Description

栈式1T-n存储单元结构
本申请是于2002年5月16日提交的美国专利申请10/146,113题目为“1T-nMTJ MRAM STRUCTURE”的延续部分，在此将其全部结合以供参考。
技术领域
本发明涉及使用栈式存储单元阵列的存储装置，包括但不限于非易失性和半易失性可编程电阻存储单元(诸如MRAM和PCRAM)，并且尤其涉及栈式存储单元的读取电路。
背景技术
集成电路设计者总是寻求理想的半导体存储器：可随机访问的装置可以被立即写入或读取，是非易失性的，可无限次修改并且只消耗很少的功率。出现的技术逐渐地提供这些优点。某些非易失性或半易失性存储器技术包括磁阻随机存取存储器(MagnetoresistiveRandom Access Memory MRAM)、可编程传导随机存取存储器(Programmable Conductive Random Access Memory PCRAM)、铁电随机存取存储器(Ferroelectric Random Access Memory FERAM)、聚合物存储器和硫化物存储器。可以在栈式存储单元阵列中使用这些存储器类型中的每个以便增加存储密度。
一种类型的MRAM存储元件具有这样的结构，包括由形成隧道结的无磁性阻挡层所分隔的铁磁层。在Sandhu等人于2001年2月7日提交的美国专利号6,358,756题目为“Self-Aligned MagnetoresistiveRandom Access Memory(MRAM)Structure Utilizing a SpacerContainment Scheme”中描述了典型的MRAM装置。信息可以被存储为数字的“1”或“0”以作为在这些铁磁层中磁化向量方向。一个铁磁层中的磁向量被磁性固定或栓定(pinned)，而其它铁磁层的磁向量并不被固定，以便磁化方向相对于相对于栓层可以在“平行”和“反向平行”状态之间自由切换。响应于平行和反向平行状态，磁存储元件表示两个不同的电阻状态，所述状态被存储电路读取为“1”或“0”。对于不同的磁性取向检测这些电阻状态使MRAM能读取信息。
PCRAM存储元件利用在两个电极之间的至少一个基于硫化物的玻璃层。对于典型的PCRAM单元的例子，参照Moore和Gilton的美国专利序号为6,348,365。PCRAM单元通过响应于所施加的写入电压而呈现降低的电阻来操作。可以通过使写入电压的极性反向来使此状态反向。像MRAM，PCRAM单元的电阻状态可以被作为数据读出和读取。PCRAM也可以具有模拟编程状态。MRAM和PCRAM单元可以被认为是非易失性或半易失性存储单元，这是因为在不要求刷新操作的情况下，可以保持它们的编程电阻状态相当长的时间。它们具有比常规的动态随机存取存储器(DRAM)单元低得多的易失性，所述动态随机存取存储器(DRAM)单元要求频繁的刷新操作以便保持所存储的逻辑状态。
另一种非易失存储器类型的FERAM存储器利用被集成到存储单元中的铁电晶体。响应于所施加的电场，这些晶体通过在所述场方向上移动中心原子来作出反应。为移动所述单元晶体的中心原子所要求的电压可以被作为所编程的数据读出。
聚合物存储器利用基于聚合物的层，所述层具有分散在其中的离子，或作为选择所述离子也可以处于相邻层。聚合物存储元件是基于极性导电聚合物分子的。聚合物层和离子在两个电极之间，以致当施加电压或电场时，所述离子向负电极迁移，借此改变了存储单元的电阻率。此改变的电阻率可以被作为存储器状态读出。
硫化物存储器响应于电阻加热通过经历相变来切换电阻率状态。对应于两个电阻率状态的两个形态包括多晶状态和非晶状态。非晶状态是较高的电阻状态，其可以被作为所存储的数据读取。
在存储技术中使用了不同的阵列体系结构来读取存储单元。例如，所使用的一个体系结构是所谓的一个晶体管-一个单元(“1T-1Cell”)体系结构。此结构是基于单个访问晶体管以便控制对单个存储元件的读取访问。另一体系结构是交叉点体系结构，其中在不使用访问晶体管来控制独立存储单元的情况下执行读取操作。这类***使用被设置为预定电压电平的行线和列线来读取所选择的单元。每个***具有其优点和缺点。交叉点***在读取上比1T-1Cell***要慢一些，并且在读取操作期间是“有噪声”的；然而，交叉点阵列的优点在于其可以被容易地堆叠到更高的密度。另外，1T-1Cell阵列更快，但是因为需要附加间隔来提供访问晶体管与存储单元1比1的比例，所以与交叉点阵列相比必然不能那么密集地集成。
往往想要一种存储器读取体系结构，其可以利用1T-1Cell和交叉点体系结构的优点，同时使它们的缺点最小化。
发明内容
本发明提供了一种存储单元阵列读取体系结构，包括交叉点和1T-1Cell体系结构的某些优点。在本发明中通过唯一地组合它们的某些特征，利用了1T-1Cell体系结构的快速读取时间和高信噪比以及交叉点体系结构的高封装密度的优点。单个访问晶体管可以用来操作读取多个存储单元，所述多个存储单元可以在多个存储单元阵列层中彼此垂直地向上堆叠。在此体系结构中，多个低易失性存储单元实质上共享公用的读出线，不过可以分别地读取每个存储单元。
附图说明
图1是依照本发明的示例性实施例所构造的部分存储器阵列的二维剖视图；
图2是依照在图1中示出的实施例所构造的部分存储器阵列的透视截面插图；
图3是示出在单元层及其它电路之间交互作用的MRAM存储单元的框图和代表性插图；和
图4是包括依照本发明存储装置的基于处理器的***的框图表示。
具体实施方式
在下面的详细描述中，参考可以实施本发明的各个具体实施例。充分详细地描述了这些实施例以使得本领域技术人员能够实施本发明，并且可以理解在不脱离本发明范围的情况下可以使用其它实施例，并且可以及作出结构和电气上的变化。
在下面描述中术语“衬底”和“晶片”可以交换地使用并且可以包括任何基于半导体的结构。应当理解所述结构包括硅、硅绝缘体(silicon-on insulator SOI)、硅蓝宝石(silicon-on-sapphireSOS)、掺杂和不掺杂的半导体、由基础半导体基底所支持的外延硅层及其它半导体结构。所述半导体不必是基于硅的。所述半导体可以是硅-锗、锗或砷化镓。当在下面描述中参考衬底时，可以利用先前的过程步骤以便在基础半导体或基底之中或之上形成区域或接合。另外，所述衬底不必是基于半导体的，而可以是适于支持可变电阻存储器阵列的任何结构，诸如聚合物、陶瓷、金属、玻璃及其它材料。
术语“金属”不仅意在包括基本金属，而且可以包括在半导体领域已知的具有其它微量金属或与其它金属的各种合金组合的金属，只要这种合金保持了金属的物理和化学性质就可以。术语“金属”还意在包括这种金属的导电氧化物。
本发明涉及低易失性存储器技术(例如，MRAM、PCRAM、FERAM、聚合物存储器和硫化物存储器)以及存储器阵列体系结构的新变化，以便包括交叉点和1T-1Cell体系结构的某些优点。通过组合每个设计的某些特征，利用了1T-1Cell体系结构的快速读取时间和高信噪比以及交叉点体系结构的高封装密度的优点。图1和图2图示了本发明的示例性实施例。尽管本发明的新颖体系结构适用于可以利用交叉点或1T-1Cell读取体系结构之外的任何存储装置，并且通常相对于这些装置进行描述(特别是在背景技术中所论述的那些)，然而为了示例性目的特别相对于MRAM装置来描述本发明。
在本发明中，访问晶体管16用来控制读取多个存储单元38，所述存储单元38在多个在“Z”轴方向上布置的存储器阵列层34中彼此基本上向上堆叠。存储单元38可以是MRAM、PCRAM、FERAM、聚合物存储器、硫化物存储器或其它存储器结构的低易失性单元。在此体系结构中，访问晶体管层12内二维阵列中的每个访问晶体管16可以连接到基本上垂直堆叠的多个基本上在每个单个访问晶体管16上构造的存储单元38，以便在此“Z”方向上的多个存储单元38实质上将借助于读出线互连32来共享读出线33(下面将要解释)。此体系结构依照图1中的二维横截面和图2中的三维横截面表示。在这两个图中示出了“X”、“Y”和“Z”轴。
现在参照附图，同样的附图标记指代同样的元件，图1示出了本发明的存储装置结构包括在半导体衬底10上的访问晶体管层12。访问晶体管层12至少包括访问晶体管16的二维阵列(在“X，Y”平面中)。如图1所示，访问晶体管16被沿着“X”轴方向布置在衬底10上。然而，为了说明目的仅仅示出了本发明存储装置的小横截面，并且在“X”和“Y”轴方向可以有其它访问晶体管16存在于衬底上。如果要求的话，在“Z”方向上也可以形成附加访问晶体管阵列。
如图1所示，访问晶体管16可以是典型的N沟道MOSFET(金属氧化物半导体场效应晶体管)，不过访问晶体管16的具体结构对本发明来说并非是至关重要的。晶体管16在衬底10内包括源极/漏极14有效面积。在衬底10上，晶体管16包括栅氧化层18，并且其上一般具有多晶硅层20，所述多晶硅层20具有涂覆的硅化层22，最上面是氮化帽24。多晶硅层20和硅化层22一起形成字线23(其继续在“Y”轴方向上)。访问晶体管16的字线23各侧由隔离侧壁26隔离并保护，所述隔离侧壁26一般由氧化或氮化材料制成。访问晶体管16的字线23可以连接到***电路48(在图3中所描述)，诸如解码装置和逻辑电路。用于本发明的访问晶体管16可以由那些本领域技术人员所公知的任何技术来制造。
仍然参照图1，访问晶体管层12还包括在访问晶体管16上及其周围的隔离电介质层28。通过此隔离电介质层28，可以构造导电插头30以便连接到访问晶体管16的源极/漏极区域14。隔离电介质28可以是本领域内已知的任何材料，诸如氧化物或BPSG，并且可以依照本领域内已知的方法形成。类似地，导电插头30可以是本领域内公知的任何材料，但是优选地是基于钨的，并且可以按照已知方法形成。这些导电插头30可以充当用于把下面的访问晶体管16电连接到存储器阵列层34的涂覆存储单元38的接线端或连接，以及连接到***电路48的接线端或连接，诸如在读取存储单元38期间所使用的通向读出放大器50的位线31。在访问晶体管16和存储器阵列层34和位线31之间的连接在典型情况下被作为金属互连36形成，按本领域内已知由电介质材料(未示出)隔离。金属互连36和位线31可以是铜、铝或在本领域内认为适当的任何其它金属，并且可以按照已知方法形成。
如在前面所提及，连接到读出放大器50的位线31通过金属互连36和金属插头30耦合到访问晶体管16。如图1所示，布置在“栈式”存储器阵列层34中的是存储单元38。这些单元38被布置在每个层34内的二维阵列中(在“X，Y”平面中)，其中在公用线44和读出线33的交点处定义每个单元38，所述公用线44和读出线33可以是(并且通常是)彼此垂直的。这在图2的三维透视图中也可以看出。由金属互连32来互连给定垂直堆叠的存储单元38的每个平面层34的读出线33。图1和2还示出了只写线40，当单元38是MRAM单元时可以提供所述只写线40以便帮助写入存储单元38。诸如在图1和2中所示出的只写线40往往在MRAM之外的存储器模式中不是必要的，其中所述只写线40用来生成交叉磁场。
参照图3，其把本发明的存储单元38作为示例性的MRAM单元示出，每个单元38在其大部分基本结构中可以包括用于读取和写入功能的公用线44、作为存储器区域42的磁性位(magnetic bit)、用于读取功能的读出线33和用于写入功能的只写线40(同样，仅对于MRAM)，通过提供电介质层46使所述只写线40与读出线33分离。存储器区域42包括自由铁磁层43、隧道结层45和栓定铁磁层41。在优选实施例中，自由铁磁层43在栓定铁磁层41上面，所述栓定铁磁层41与读出线33相邻；然而如在本领域内所知可以改变这些层的布置。在优选实施例中，共享读出线互连32的单元38处于垂直于访问晶体管16的“列”中。然而，其它结构也是可以的，例如偏移彼此共享读出线互连32的单元38，只要实际上把每个层34的一个单元38的读出线33连接到相同的读出线互连32即可。
如在现有技术中已知，(MRAM)单元38的只写线40可以由导电材料组成；制造只写线的材料的特定组合并非是本发明的关键要素；然而，作为一个例子此只写线40可以是铜、铝或其它导电材料。只写线40通过电介质层46与其周围隔离，所述电介质层46还把存储单元38的其它元件和存储器阵列层34隔离。尽管在与图1和图2中的存储单元38相关联的段中这样示出，然而只写线40实际上连续地如图1中的短划线箭头所示遍历整个读出线互连32。
在图3中更清楚地示出了：在只写线40上面的是读出线33(下面将要更进一步描述)和磁性位(存储器区域)42，其与公用线44接触。栓定铁磁层41包括相关联的反铁磁层(未示出)，诸如铁锰，其使此层41的磁性取向保持固定，即“栓定”。栓定铁磁层41的磁性材料可以从具有较好磁性的各种材料或合金中选择，例如镍铁钴或镍铁。隧道结45是分离两个铁磁层41和43的区域，并且能够使存储器存储作为磁性取向(或磁向量组合)和产生电阻。如本领域内所知，隧道结45可以由许多材料组成，但是优选的材料是氧化铝。如本领域内所知，隧道结45层应当是薄、平滑且在各个存储器(例如，MRAM)单元38都是一致的。在隧道结45上是自由铁磁层43，其由具有与栓定铁磁层41相同磁属性的材料组成。与栓定铁磁层41相对比，自由铁磁层43自由地移动它的磁性取向以便写入MRAM单元38，并且没有相关联的反铁磁层。自由铁磁层43与公用线44(读取/写入)电接触，基本上完成MRAM存储单元38。
再次参照图1和图2，多个存储器阵列层34可以在“Z”轴方向上彼此向上堆叠，借此增加存储装置的密度。典型情况下，在最上面的存储器阵列层34上，氮化硅钝化层(未示出)将保护存储装置。除实施最终装置的实际尺寸之外，并不限制本发明存储装置的存储器阵列层34的数目。通常，十层或更多层34是合理的。当然，也可以使用较少层34。
如图1和图2所示，每个层34的每个存储单元38具有其自己的读出线33，所述读出线33连接到读出线互连32，所述读出线互连32本身电连接到访问晶体管16。读出线33可以由任何导电材料组成，但优选地是由基于钨的材料组成。如图1(和图2)所示，读出线33在只写线40上延伸，由电介质46将其与所述只写线40分离，并且读出线33向下延伸并与磁性位45(特别地是，在优选实施例中的栓定铁磁层41)接触。如图2所示，在此体系结构中，单个访问晶体管16可能会由基本上在访问晶体管16上的“Z”轴方向上的每个低易失性存储器(例如，MRAM)单元38所共享。即，每个访问晶体管16服务在每个存储器阵列层34中的各自单元38。图2示出了从最上方示出的存储器阵列层34表面扩展的附加读出线互连32。这些读出线互连32与下面的其它存储单元38及其它访问晶体管16接触。
图3示出了MRAM类型的存储单元38框图和表示，并且描述了在读取和写入单元38期间单元38元件与相关联的电路的交互作用。在写入操作期间，存储单元38通过由***电路同时激励公用线44和该单元38的只写线40来寻址，并且如本领域内所知的，在示例性的MRAM中将实际写入存储器作为铁磁层41和43的磁性取向的函数来执行，所述铁磁层43的磁性取向应当是基于由这些线44和40中的电流所引起的两个线44和40的磁场的交互作用。为了读取在v存储单元38中所存储的信息，通过同时激励与读出放大器50接触的位线31、相关联的访问晶体管16和与该存储单元38相关联的公用线44，来寻址单元38。寻址在三维阵列中的单元38(如图2所示)以便由访问晶体管16在“X”轴方向上读取，由位线31在“Y”轴方向上(在与***读出放大器50的电连接上)读取，以及由一个平面层34的公用线44在“Z”轴方向上读取。
如在图3中所示，***电路48将激励字线23，借此开启访问晶体管16。访问晶体管16当被开启时，用来在该晶体管16上相关联的“Z”轴方向上把读出放大器50(由位线31连接到晶体管16的源极/漏极14)连接到与多个存储单元38的读出线33相关联的读出线互连32(连接到访问晶体管16的其它源极/漏极14)。在通过每个存储器阵列层34的“Z”轴方向上，对于存储单元38的每个“列”可以有独立的访问晶体管16(与位线31电连接)。存储单元34的每个“列”可以由与读出线互连32的关联来表示(图2和3)。当开启适当的访问晶体管时，当***电路48激励公用线44，并且连接到该相同访问晶体管16的读出放大器50按照在本领域内公知的任何方法把在单元中存储的存储器作为电阻(或电压或电流，取决于存储器类别)读出时，读取所述单元。
访问晶体管16可以采用各种方式连接到读取电路。例如，每个访问晶体管16可以与单个的各自位线31电接触，并且该位线31可以与单个的各自读出放大器50电接触，或作为选择，在具有相关联的各自访问晶体管16的此布置中的多个位线31可以与单个读出放大器50电接触并且共享该读出放大器50。作为另一例子，具有不同字线23的多个访问晶体管16可以共享单个位线31，并且沿其长度与之电接触。在此类型的布置中，每个位线31可以与其各自读出放大器50电接触，或作为选择，多个这种位线31可以与单个的读出放大器50电接触并共享该读出放大器50。另外，不管访问晶体管16、位线31和读出放大器50的布置，如本领域内所公知，沿着在访问晶体管16和最终的读取电路之间的电连接可以有中间装置(诸如解码装置)。
本发明的体系结构为更接近于够实现快速读取功能的存储单元38和读出放大器50(或其它读取装置)的读取功能提供晶体管驱动器(访问晶体管16)。这在读取功能期间比常规的交叉点体系结构能够产生更高的信噪比。在此布置中，存储器三维阵列实质上由1T-nCell体系结构组成，其中n等于在“Z”轴方向上存储器阵列层34或单元38的数目。据此，只要求比在本领域内已知的1T-1Cell体系结构所需要的更少的访问晶体管16。
图4图示了示例性的处理***900，其可以利用本发明的存储装置100。处理***900包括与本地总线904耦合的一个或多个处理器901。存储器控制器902和主要总线桥903也耦合到本地总线904。处理***900可以包括多个存储器控制器902和/或多个主要总线桥903。存储器控制器902和主要总线桥903可以被集成为单个装置906。
存储器控制器902还与一个或多个存储器总线907耦合。每个存储器总线907接受包括本发明的至少一个存储装置100的存储器组件908。存储器组件908可以是存储卡或存储器模块。存储器模块的例子包括单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。存储器组件908可以包括一个或多个附加装置909。例如，在SIMM或DIMM中，附加装置909可以是配置存储器，诸如串行存在检测(serialpresence detect SPD)存储器。存储器控制器902还可以与高速缓冲存储器905耦合。高速缓冲存储器905可以是处理***中的唯一高速缓冲存储器。作为选择，其它装置，例如处理器901还可以包括高速缓冲存储器，其可以利用高速缓冲存储器905形成高速缓存器体系。如果处理***900包括***装置或控制器，所述***装置或控制器是总线主装置或支持直接存储器访问(DMA)，那么存储器控制器902可以实现高速缓存一致性协议。如果存储器控制器902与多个存储器总线907耦合，那么每个存储器总线907可以并行操作，或者可以把不同的地址范围映射到不同的存储器总线907。
主要总线桥903与至少一个***总线910耦合。各种装置，诸如***装置或附加总线桥可以与***总线910耦合。这些装置可以包括存储控制器911、其他I/O装置914、次级总线桥915、多媒体处理器918和传统装置接口920。主要总线桥903还可以与一个或多个专用高速端口922耦合。例如在个人计算机中，专用端口可以是加速图形端口(AGP)，用于把高性能的视频卡耦合到处理***900。
存储控制器911经由存储总线912把一个或多个存储装置913耦合到***总线910。例如，存储控制器911可以是SCSI控制器并且存储装置913可以是SCSI磁盘。I/O装置914可以是任何种类的***装置。例如，I/O装置914可以是局域网接口，诸如以太网卡。次级总线桥可以用来经由另一总线把附加装置对接到处理***。例如，次级总线桥可以是用于把USB装置917耦合到处理***900的通用串行端口(USB)控制器。多媒体处理器918可以是声卡、视频捕获卡或任何其它类型的媒体接口，其还可以与诸如扬声器919之类的一个附加装置耦合。传统装置接口920用来把例如老式键盘和鼠标之类的传统装置耦合到处理***900。
在图4中所图示的处理***900只是可以应用本发明的示例性处理***。尽管图4图示了特别适于通用计算机(诸如个人计算机或工作站)的处理体系结构，然而应当认识到可以进行公知的修改来配置处理***900以便使其更适于在各种应用中使用。例如，要求处理的许多电子装置可以使用更简单的体系结构来实现，所述更简单的体系结构依赖于与存储器组件908和/或存储装置100耦合的CPU901。这些电子装置可以包括但不局限于音频/视频处理器和记录器、游戏控制台、数字电视机、有线或无线电话、导航装置(包括基于全球定位***(GPS)和/或惯性导航的***)和数字照相机和/或记录器。所述修改例如可以包括除去不必要的组件，增加专门装置或电路和/或集成多个装置。
上述描述和附图只是说明了示例性实施例，其可以实现本发明的特征和优点。这并不意在把本发明限制为这里所示出并详细描述的实施例。可以修改本发明以便包括这里所未描述的任意数目的变化、改变、替换或等价布置，只要这些都落入本发明的精神和范围内。本发明只由下列权利要求的范围来显示。
最新的权利要求并且希望美国专利证书保护的是：

Claims (66)

1.一种半导体器件，包括：
第一访问晶体管；
多个第一存储单元，所述每个第一存储单元都与存储单元的各自平面相关联；和
多个第一读出线，所述每个第一读出线都分别与所述多个存储单元耦合，所述多个第一读出线通过所述第一访问晶体管与相同的位线电耦合。
2.如权利要求1所述的半导体器件，其中所述存储单元的平面被布置在垂直堆栈中。
3.如权利要求1所述的半导体器件，其中所述第一存储单元都包括读出线、公用线和存储位，其中所述公用线和所述读出线彼此垂直。
4.如权利要求3所述的半导体器件，其中所述存储位包括栓定铁磁层、隧道结和自由铁磁层。
5.如权利要求3所述的半导体器件，其中所述存储位是PCRAM位。
6.如权利要求5所述的半导体器件，其中所述PCRAM位包括GexSe100-x层、银层和硒化银层。
7.如权利要求6所述的半导体器件，其中x大约是17-28或39-42。
8.如权利要求3所述的半导体器件，其中所述存储位包括铁电存储元件。
9.如权利要求3所述的半导体器件，其中所述存储位包括基于聚合物的存储元件。
10.如权利要求3所述的半导体器件，其中所述存储位包括基于相变硫化物的存储元件。
11.如权利要求3所述的半导体器件，其中在读取功能期间所述第一存储单元的其中一个由这个第一存储单元的所述位线、所述第一访问晶体管和所述公用线来寻址。
12.如权利要求11所述的半导体器件，其中所述位线与读出放大器电接触。
13.如权利要求1所述的半导体器件，其中所述第一读出线通过读出线互连与所述访问晶体管电接触。
14.如权利要求13所述的半导体器件，其中所述读出线由金属形成。
15.如权利要求14所述的半导体器件，其中所述金属包括钨。
16.如权利要求1所述的半导体器件，还包括：
第二访问晶体管；
多个第二存储单元，所述每个第二存储单元都与存储单元的一个所述各自平面相关联；和
多个第二读出线，所述每个第二读出线都分别与所述多个第二存储单元耦合，所述多个第二读出线通过所述第二访问晶体管与相同的第二位线电耦合。
17.一种半导体器件，包括：
访问晶体管层，包括多个访问晶体管，所述每个访问晶体管都与各自位线电接触；
多个存储器阵列层，所述每个存储器阵列层都在所述访问晶体管层上垂直提供，所述存储器阵列层包括多个存储单元并且对于所述多个存储单元中的每个包括各自的读出线，所述存储单元被布置在阵列层内以便在垂直于所述阵列层的平面方向的方向上定义存储单元集；和
多个读出线互连，其中所述每个读出线互连都与所述多个访问晶体管的各自访问晶体管以及每个所述存储器阵列层的一个所述读出线电接触。
18.如权利要求17所述的半导体器件，其中当开启所述多个访问晶体管的所述各自访问晶体管时，与所述各自访问晶体管电接触的所述位线还与所述读出线电接触，其中所述读出线与所述读出线互连电接触，所述读出线互连与相同的所述各自访问晶体管电接触。
19.如权利要求17所述的半导体器件，其中所述每个存储单元是MRAM单元。
20.如权利要求17所述的半导体器件，其中所述每个存储单元是PCRAM单元。
21.如权利要求17所述的半导体器件，其中所述每个存储单元是FERAM单元。
22.如权利要求17所述的半导体器件，其中所述每个存储单元是聚合物存储单元。
23.如权利要求17所述的半导体器件，其中所述每个存储单元是相变硫化物存储单元。
24.如权利要求17所述的半导体器件，其中与所述访问晶体管电接触的所述位线还与读出放大器接触。
25.如权利要求17所述的半导体器件，其中所述每个读出线与读出放大器电接触。
26.一种存储装置，包括：
第一存储器阵列层，包括第一存储单元，所述第一存储单元与第一读出线相关联；
在所述第一存储器阵列层上的第二存储器阵列层，包括第二存储单元，其中所述第二存储单元位于所述第一存储单元上并且与第二读出线相关联；和
访问晶体管层，包括第一访问晶体管，所述第一访问晶体管当被开启时把第一位线与所述第一和第二读出线耦合。
27.如权利要求26所述的存储装置，其中所述第一和第二读出线通过第一读出线互连与所述第一访问晶体管电接触。
28.如权利要求26所述的存储装置，其中在读取功能期间由各自的公用线、所述第一访问晶体管和所述第一位线来寻址所述第一和第二存储单元之一。
29.如权利要求26所述的存储装置，还包括在所述第二存储器阵列层上的多个第三存储器阵列层，所述多个第三存储器阵列层中的每个都包括第三存储单元，每个第三存储单元都位于第一和第二存储单元之上并且与第三读出线相关联，所述第三读出线与所述第一访问晶体管电接触。
30.如权利要求29所述的存储装置，其中所述第一、第二和第三读出线通过第一读出线互连与所述第一访问晶体管电接触。
31.如权利要求30所述的存储装置，其中在读取功能期间由所述各自的公用线、所述第一访问晶体管和所述第一位线来寻址所述第一、第二和第三存储单元之一。
32.如权利要求29所述的存储装置，其中所述访问晶体管层包括多个第二访问晶体管。
33.如权利要求32所述的存储装置，其中所述第一存储器阵列层、所述第二存储器阵列层和所述多个第三存储器阵列层中的每个都包括第四存储单元，其中每个所述第四存储单元都包括第四读出线，所述第四读出线通过第二读出线互连与所述第二访问晶体管电接触。
34.一种半导体器件，包括：
第一访问晶体管层，包括多个访问晶体管；
第一存储器阵列层，包括多个第一存储单元，在多个第一公用线和多个第一读出线的多个第一交点中的每一个上定义所述多个第一存储单元中的每一个；
在所述第一存储器阵列层上提供的第二存储器阵列层，包括多个第二存储单元，在多个第二公用线和多个第二读出线的多个第二交点中的每一个上定义所述多个第二存储单元中的每一个；和
多个读出线互连，所述多个读出线互连中的每个都与各自的第一读出线、各自的第二读出线和所述多个第一访问晶体管中的每一个电接触。
35.一种存储器读取体系结构，包括：
访问晶体管；
n个存储位的系列，每个存储位都与各自的读出线相关联，所述n个存储位的系列位于所述访问晶体管上基本为柱状的堆栈中，n等于或大于2；和
与所述n个存储位的系列的每个各自读出线和所述访问晶体管电接触的互连。
36.一种处理器***，包括：
处理器；和
存储电路，包括：
第一存储器阵列层，包括第一存储单元，所述第一存储单元与第一读出线相关联；
在所述第一存储器阵列层上的第二存储器阵列层，包括第二存储单元，其中所述第二存储单元位于所述第一存储单元之上并且与第二读出线相关联；和
访问晶体管层，包括第一访问晶体管，所述第一访问晶体管当被开启时把第一位线与所述第一和第二读出线耦合。
37.如权利要求36所述的处理器***，其中所述第一和第二读出线通过第一读出线互连与所述第一访问晶体管电接触。
38.如权利要求36所述的处理器***，其中在读取功能期间由各自的公用线、所述第一访问晶体管和所述第一位线来寻址所述第一和第二存储单元之一。
39.如权利要求36所述的处理器***，还包括在所述第二存储器阵列层上的多个第三存储器阵列层，所述多个第三存储器阵列层中的每个都包括第三存储单元，每个第三存储单元位于所述第一和第二存储单元上并且与第三读出线相关联，所述第三读出线与所述第一访问晶体管电接触。
40.如权利要求39所述的处理器***，其中所述第一、第二和第三读出线通过第一读出线互连与所述第一访问晶体管电接触。
41.如权利要求40所述的处理器***，其中在读取功能期间由所述各自的公用线、所述第一访问晶体管和所述第一位线来寻址所述第一、第二和第三存储单元之一。
42.如权利要求39所述的处理器***，其中所述访问晶体管层包括多个第二访问晶体管。
43.如权利要求42所述的处理器***，其中所述第一存储器阵列层、所述第二存储器阵列层和所述多个第三存储器阵列层中的每个都包括第四存储单元，其中每个所述第四存储单元包括第四读出线，所述第四读出线通过第二读出线互连与所述第二访问晶体管电接触。
44.一种制造存储装置的方法，包括：
提供衬底；
在所述衬底上形成访问晶体管，所述访问晶体管具有第一和第二有效面积；
提供与在所述第一有效面积上的所述访问晶体管电接触的位线；
提供与在所述第二有效面积上的所述访问晶体管电接触的互连；
在所述访问晶体管上形成第一存储位；
形成与所述第一存储位相关联的第一读出线，所述第一存储位与所述互连电接触；
在第一可变电阻存储位上形成第二存储位；并且
形成与所述第二存储位相关联的第二读出线，所述第二存储位与所述互连电接触。
45.如权利要求44所述的方法，其中形成所述第一和第二存储位的每个各自动作包括：
形成一个所述读出线；
在所述读出线上形成存储器存储区域；并且
在所述存储器存储区域上提供公用线。
46.如权利要求45所述的方法，其中与所述读出线垂直形成所述公用线。
47.如权利要求45所述的方法，其中与只写线垂直形成所述公用线。
48.如权利要求45所述的方法，还包括提供与所述位线电接触的读出放大器。
49.如权利要求44所述的方法，其中所述的形成所述访问晶体管包括：
形成源极和漏极区域以及在所述源极和漏极区域之间的栅极结构；并且
向所述源极和漏极区域提供导电插头，所述位线与一个所述导电插头电接触，而所述互连与另一个所述导电插头电接触。
50.如权利要求49所述的方法，还包括：
提供多个第三存储位，所述第三存储位都在所述第一和第二存储位上；并且
提供多个第三读出线，所述第三读出线都与一个各自的所述第三存储位相关联并且与所述互连电接触。
51.如权利要求44所述的方法，其中所述第一存储位是MRAM存储元件。
52.如权利要求44所述的方法，其中所述第一存储位是PCRAM存储元件。
53.如权利要求44所述的方法，其中所述第一存储位是FERAM存储元件。
54.如权利要求44所述的方法，其中所述第一存储位是聚合物存储元件。
55.如权利要求44所述的方法，其中所述第一存储位是相变硫化物存储元件。
56.一种形成存储装置的方法，包括：
提供读出放大器；
提供互连；
提供能够电连接所述读出放大器和所述互连的访问晶体管；
在所述访问晶体管上提供n个阵列平面，其中所述n个阵列平面的每个包括至少一个存储单元，所述至少一个存储单元包括公用线，其中n等于或大于2；并且
提供多个读出线，所述每个读出线都与所述n个阵列平面的各自至少一个所述存储单元相关联并且与所述互连电接触。
57.一种读取在存储单元中所存储的存储器的方法，包括：
选择与多个存储位的各自存储位相关联的公用线，其中所述多个存储位中的每个处于存储位的各自平面中并且与各自的读出线相关联；
选择访问晶体管的字线，所述访问晶体管与每个所述各自的读出线电耦合；并且
在与所述访问晶体管耦合的位线上读出与所述公用线相关联的所述各自存储位的存储器状态。
58.如权利要求57所述的方法，其中所述多个存储位的所述各自存储位具有由X、Y和Z坐标组成的读取地址，其中X、Y和Z是三维空间中的轴。
59.如权利要求58所述的方法，其中所述的选择位线指定所述各自存储位的所述地址的所述X、Y和Z坐标之一。
60.如权利要求59所述的方法，其中所述的选择字线指定所述X、Y和Z坐标中的另一个。
61.如权利要求60所述的方法，其中所述的选择公用线指定所述X、Y和Z坐标中的第三个。
62.如权利要求57所述的方法，其中所述多个位是MRAM单元。
63.如权利要求57所述的方法，其中所述多个位是PCRAM单元。
64.如权利要求57所述的方法，其中所述多个位是FERAM单元。
65.如权利要求57所述的方法，其中所述多个位是聚合物存储单元。
66.如权利要求55所述的方法，其中所述多个位是相变硫化物存储单元。
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