CN101901823A - 集成电路结构与形成集成电路结构的方法 - Google Patents
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Abstract
一种集成电路结构与形成集成电路结构的方法，其中集成电路结构包括一介电层其具有一上部与一下部。该介电层为一层间介电层或一金属层间介电层之一。一相变随机存取存储器单元包括一相变条，其中该相变条为于该介电层的该下部上，且具有一上表面低于该介电层的上表面，与一下表面高于该介电层的下表面。一第一导电柱为电性连接至该相变条。该第一导电柱自该介电层的上表面向下延伸进入该介电层。一第二导电柱为于一周边区域中。该第二导电柱自该介电层的上表面向下延伸进入该介电层。该第一导电柱与该第二导电柱具有不同的高度。相变随机存取存储器单元的形成工艺以只需要三个或更少的额外的光罩与周边电路的形成相容。因此减少制造成本。
Description
技术领域
本发明涉及半导体装置与制造工艺，且特别涉及相变随机存取存储器(phase change random access memory，PCRAM)装置与其形成方法。
背景技术
相变技术(phase change technology)对于下个世代的存储器而言为有前途的。其将硫族元素化合物半导体(chalcogenide semiconductor)使用于储存状态(storing state)。硫族元素化合物半导体，也称为相变材料(phase changematerial)，具有结晶状态与非结晶状态。在结晶状态中，相变材料具有低的电阻率，而在非结晶状态中，它们具有高的电阻率。相变材料于非结晶与结晶状态中的电阻率比为通常大于1000且因此相变存储器装置不大可能具有错误读取。于结晶与非结晶状态中两者中，硫族元素化合物材料在特定温度范围是稳定的，且可通过电脉冲(electric pulse)在两状态之间被切换。在硫族元素化合物半导体中使用相变原理的一类型的存储器装置通常意指相变随机存取存储器(phase change random access memory，PCRAM)。
相变随机存取存储器具有一些操作与工程优点，包括高速、低功率、无挥发性、高密度与低成本。例如相变随机存取存储器为非挥发且可被快速写入，例如在小于约50纳秒(nanosecond)内。相变随机存取存储器单元可具有高密度。此外，相变随机存取存储器单元与CMOS逻辑相容且与其他形式的存储器单元相较可广泛于低成本制造。
图1显示一常见底部接触(bottom-contact)相变随机存取存储器单元。相变材料2形成于上电极4与下电极接触窗(contact)6之间。于一重置(reset)操作中，当电流经由相变材料2通过时，可将相变材料2加热至高于熔点温度的温度。之后将温度快速降至低于结晶温度。将相变材料的部分，如概示于区域8中，转换为具有高电阻率的非结晶状态，因此相变随机存取存储器单元的状态被转换至高电阻状态。通过将相变材料2加热至高于结晶温度的温度，但低于熔点温度于一特定期间，可将区域8设置回结晶状态。
当与逻辑装置的制造工艺整合时，于图1中所示的相变随机存取存储器单元具有缺点。除了现行的逻辑电路制造工艺之外，相变随机存取存储器单元还需要三或更多个光罩。例如，相变材料2与上电极4的各个需要一光罩。下电极6与上电极接触窗10结合至少需要一额外的光罩。此外，可需要加热器12以产生用于相转换(phase transition)的热，且因此额外光罩的数目增加至四个。所以，需要通过减少光罩数目降低相变随机存取存储器的制造成本。
发明内容
根据本发明一实施例，一种集成电路结构，包括一介电层其具有一上部与一下部。该介电层为一层间介电层(inter-layer dielectric，ILD)或一金属层间介电层(inter-metal dielectric，IMD)之一。一相变随机存取存储器(phase changerandom access memory，PCRAM)单元包括一相变条，其中该相变条为于该介电层的该下部上，且具有一上表面低于该介电层的上表面，与一下表面高于该介电层的下表面。一第一导电柱为电性连接至该相变条。该第一导电柱自该介电层的上表面向下延伸进入该介电层。一第二导电柱为于一周边区域中。该第二导电柱自该介电层的上表面向下延伸进入该介电层。该第一导电柱与该第二导电柱具有不同的高度。
根据本发明一实施例，一种集成电路结构，包括：一存取晶体管包括一第一源/漏极区域；一下金属化层于该存取晶体管之上；一层间介电层于该存取晶体管之上，且于该下金属化层之下并接触该下金属化层，其中该层间介电层包括一下部与一上部；一第一接触插塞直接于该源/漏极区域之上且连接至该第一源/漏极区域，其中该第一接触插塞为于该层间介电层中；一相变条于该层间介电层的该下部之上且具有一上表面低于该层间介电层的上表面；一第二接触插塞于该层间介电层的该上部中且电性连接至该相变条，其中该第二接触插塞不延伸进入该层间介电层的该下部；一周边晶体管其包括一第二源/漏极区域；以及一第三接触插塞自该层间介电层的上表面延伸进入该层间介电层且电性连接至该第二源/漏极区域，其中该第三接触插塞具有一连续的侧壁图案，且其中该第二接触插塞的一第一下表面高于该第三接触插塞的一第二下表面。
根据本发明一实施例，一种集成电路结构，包括：一半导体基板；一第一金属化层于该半导体基板之上；一第二金属化层于该第一金属化层之上；一金属层间介电层于该第一金属化层与该第二金属化层之间；一相变随机存取存储器单元包括一相变条，其中该相变条包括一上表面低于该金属层间介电层的上表面，与一下表面高于该金属层间介电层的下表面；一第一金属线于该第一金属化层中；一第二金属线于该第二金属化层中；一第一导孔于该第一金属线与该第二金属线之间且接触该第一金属线与该第二金属线；以及一第二导孔于该第二金属线与该相变条之间且接触该第二金属线与该相变条。
根据本发明一实施例，一种形成集成电路结构的方法，该方法包括：形成一介电层其包括一上部与一下部，其中该介电层择自实质上由一层间介电层与一金属层间介电层所组成的群组；形成一相变随机存取存储器单元其包括一相变条，其中该相变条形成于形成该介电层的该下部的步骤之后，并在形成该介电层的该上部的步骤之前；形成一第一导电柱其电性连接至该相变条，其中该第一导电柱自该介电层的上表面向下延伸进入该介电层；以及形成一第二导电柱于一周边区域中，其与形成该第一导电柱的步骤同时，其中该第一导电柱与该第二导电柱具有不同的高度。
也公开其他实施例。
本发明的优点包括减少光罩数目且因此降低制造成本。此外，相变随机存取存储器的制造工艺完全与现行逻辑电路制造工艺相容。
相变随机存取存储器单元的形成工艺以只需要三个或更少的额外的光罩与周边电路的形成相容。因此减少制造成本。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图示，作详细说明如下。
附图说明
图1显示一常见相变随机存取存储器(phase change random accessmemory，PCRAM)单元；
图2至图7为根据一实施例，在一相变随机存取存储器单元的制造中的中间阶段的剖面图与上视图；
图8至图12显示本发明的替代实施例；
图13显示相变随机存取存储器单元的电阻的分布；及
图14显示可靠度测试结果，其显示相变随机存取存储器单元的电阻在设置/重置循环下为稳定的。
并且，上述附图中的附图标记说明如下：
2～相变材料
4～上电极
6～下电极接触窗(contact)
8～区域
10～上电极接触窗
12～加热器
20～基板
100～相变随机存取存储器区域
200～周边区域
110、210～晶体管
112、212～栅极介电层
114、214～栅极电极
116、216～源/漏极区域
117、217～源/漏极硅化物
126、226、144、244～接触插塞
130、132～下电极
24～下层间介电层(inter-layer dielectric，ILD)
227～栅极接触插塞
28～中间层间介电层
136、136’～相变条(phase change strip)
1361～相变条136的较宽部分
1362～相变条136的狭窄部分
40～上层间介电层
142、242～开口
M1～下金属化层
48～介电层
150、250、160、170、170’、260、270～金属线
152、152’～相变随机存取存储器单元
200～区域
144、144’～接触插塞
Mx、M(x+1)～金属化层
117、217～硅化物
62～金属层间介电层
621～金属层间介电层的下部
622～金属层间介电层的上部
166、166’、168、268～导孔
具体实施方式
提供一新颖的相变随机存取存储器(phase change random access memory，PCRAM)与其形成方法。以图解说明本发明的制造实施例的中间阶段。也讨论实施例的变化与操作。于所有本发明不同的图式与说明的实施例中，相同的标号用来代表相同的元件。
图2至图6显示根据一实施例一相变随机存取存储器单元的制造工艺的剖面图。参见图2，基板20可为一半导体基板，其由常用半导体材料，例如硅、硅锗、砷化镓与类似物所形成，且可为一块状基板(bulk substrate)或一绝缘层上硅(semiconductor-on-insulator)基板。基板20包括相变随机存取存储器区域100与周边区域200，于相变随机存取存储器区域100中形成相变随机存取存储器单元，而周边区域200可为一逻辑电路区域，其包括，但不限于相变随机存取存储器单元的控制电路。
于相变随机存取存储器区域100中，形成存取晶体管110。存取晶体管110包括栅极介电层112、栅极电极114、源极与漏极区域(在此之后表示为源/漏极区域)116与源/漏极硅化物117。相似地，在周边区域200中，形成晶体管210，且晶体管210包括栅极介电层212、栅极电极214、源/漏极区域216与源/漏极硅化物217。为了简化，不绘示出一般形成于集成电路中的元件，例如栅极硅化物、接触蚀刻停止层等。
于晶体管110与210上形成下层间介电层(inter-layer dielectric，ILD)24。于层间介电层24中形成接触插塞126与226以分别存取晶体管110与210的源/漏极区域116与216。在所有叙述中，接触插塞也意指为导电柱。接触插塞126与226的形成工艺可包括于层间介电层24中形成开口、填满开口，与之后执行一化学机械研磨(chemical mechanical polish，CMP)。栅极接触插塞227电性连接栅极电极214以覆盖金属线与导孔(未显示)。又，为了简化，没有显示用以存取栅极电极114的栅极接触插塞，然而其也与接触插塞126与226同时形成。接触插塞126可由钨(W)所形成，然而，也可使用或加入其他导电材料，例如银、铝(Al)、铜、(Cu)、AlCu与其类似物。
参见图3，形成中间层间介电层28及下电极130与132。下电极130与132以介于其间的间隔来彼此电性分离。在一实施例中，下电极130与132由Al、Cu、AlCu、W或其他金属材料所形成。形成方法可包括常用单镶嵌工艺(single damascene process)，于其中形成中间层间介电层28，接着形成开口，及将金属材料填入开口。之后执行化学机械研磨以移除超出的金属材料，留下下电极130与132。在替代实施例中，于层间介电层24上形成一毯覆金属层，且之后将其图案化，留下下电极130与132。之后填入中间层间介电层28。
图4A显示相变条(phase change strip)136的形成，相变条136电性连接于下电极130与132之间，且可接触下电极130与132。相变条136可包括常用硫族元素化合物(chalcogenide)材料，其包括，但不限于Ge、Te与Sb的一或多个，例如其可为GeTeSb或理想配比材料(stoichiometric material)。图4B、图4C与图4D为相变条136及下电极130与132的上视图。于图4B中，相变条136具有一有较宽部分1361与介于较宽部分1361之间的狭窄部分1362的狗骨头形状。较宽部分1361接触下电极130与132。由于狭窄部分1362的相对大的电阻，相变可发生于狭窄部分1362。参见图4C，相变条136具有一实质上相同的宽度，且因此相变可发生于任何部分。于图4D中，相变条136的末端部分比中间部分来得窄，且因此更有可能具有相变。
图5显示上层间介电层40的形成。下层间介电层24、中间层间介电层28与上层间介电层40结合形成一经整合的层间介电层。首先，形成上层间介电层40以覆盖相变条136与中间层间介电层28。之后于上层间介电层40中形成开口142与242。开口142与242的形成为自我对准(self-aligned)，那就是蚀刻被停止在下电极130与接触插塞226，然而，开口142与242具有不同深度。下电极130与接触插塞226因此在蚀刻时作为蚀刻停止层。然后，如于图6中所示，以导电材料，例如W、Al、Cu、AlCu或其组合填满开口142与242，分别形成接触插塞144与244。需注意的是，尽管接触插塞226与244结合作为一接触插塞，但由于工艺原因，接触插塞226与244的各个可具有一陷阱图案(tapered profile)，其上部宽于个别的下部。因此，接触插塞226与244仍然可彼此区别。
图7显示下金属化层的形成，其一般已知为M1。在一实施例中，金属化层M1包括介电层48与于介电层48中的金属线150与250。金属线150与250可使用已知的单镶嵌工艺来形成，且由铜或铜合金，例如AlCu所形成，然而也可使用其他金属材料。
在所产生的相变随机存取存储器中，存取晶体管110控制到相变随机存取存储器单元152的存取，且因此其本身可为包括相变条136的相变随机存取存储器单元152的一部份。在相变随机存取存储器单元152的设置操作、重置操作与读取操作中，存取晶体管110为开启以允许电流流经相变条136。由于相变条136具有比下电极130与132及接触插塞126与144高的电阻，因此能产生足够的热于相变条136中，以可能在相变条狭窄的地方转换相变条的相(图4B、图4C、图4D)。在逻辑电路的制造工艺中，如于图7中所示的结构需要三个额外的掩模，而逻辑电路例如于区域200中的电路。例如，下电极130与132需要一光罩，相变条136需要一光罩，及接触插塞144与244需要一光罩。
图8A显示一替代实施例。除了省略下电极130与132，如于图8A中所示的结构相似于如于图7中所示的结构。因此，取代了接触下电极130与132，接触插塞126与144目前直接接触相变条136。在接触插塞144与244的形成中，相变条136与接触插塞226分别作为蚀刻停止层。因此，如于图8A中所示的结构的形成工艺也为自我对准。请注意接触插塞144的整体需要坐落于相变条136上，如于图8B的上视图中所示。否则，上层间介电层40的蚀刻无法被完全停止。于此实施例中，只需要两个掩模，包括形成相变条136的掩模与形成接触插塞144与244的掩模。然而，需小心以使相变条136不会在蚀刻时受损。
图9显示另一实施例，其中仅需要一额外的掩模。于此实施例中，在形成相变条136与形成上层间介电层40后，同时形成接触插塞144、144’、126与226。在形成于其中填入接触插塞126、226、144与144’的开口之中，使用硅化物117、217与相变条136为蚀刻停止层，且因此此形成工艺也为自我对准。额外的掩模为用于形成相变条136，而随着现行周边电路制造工艺的形成可同时形成所有其他元件。
图10显示又另一实施例，于其中形成下电极130与132。自下电极130与132之上，经由接触插塞144与144’制造对于下电极130与132两者的电性连接。于此实施例中，仅需要两个额外的掩模，一个用于形成相变条136，而一个用于形成下电极130与132。
图11显示一替代实施例，其中相变随机存取存储器单元形成于一金属层间介电层中，金属层间介电层介于两相邻金属化层之间，金属化层表示为Mx与M(x+1)，其中x为一整数等于或大于1。金属线160可电性连接至接触插塞126，以使存取晶体管110可控制到相变随机存取存储器单元的存取。金属层间介电层62被分成下部621与上部622。再者，于下部621上形成相变条136’。在形成金属层间介电层上部622之后，形成导孔166、166’、168与268。在所有叙述中，导孔也意指为导电柱。金属线170、170’与270形成于金属化层M(x+1)中，且可使用一双镶嵌工艺(dual damascene process)而与下方导孔166、166’、168与268同时形成。双镶嵌工艺的细节为本技术领域所熟知，且因此不于此处重复。金属线170、170’与270下方导孔166、166’、168与268可由铜、铜合金、Al、AlCu与其他适合的金属材料所形成。需注意的是，导孔166与166’相较于导孔168与268具有不同高度，且因此它们的形成为自我对准，其以相变条136’与金属线260作为蚀刻停止层。导孔166与166’可实质上接触相变条136’。
图12显示再另一实施例，于其中相变随机存取存储器单元形成于包括层24与40的层间介电层与金属层间介电层(包括金属层间介电层62)两者中。存取晶体管110控制到相变随机存取存储器单元152的存取，而通过另一晶体管(未显示)来控制相变随机存取存储器单元152’。
图13显示实验结果，其显示于设置与重置的操作中相变随机存取存储器单元的分布，其中测试具有如于图7中所示的结构的样品。X轴指出样品的电阻，而Y轴指出累积百分比。需注意的是，在设置(点82)与重置操作(点84)后，相变随机存取存储器单元的电阻具有约1000倍(three-order)差异。此外，样品的起始电阻(在执行任何设置与重置操作前，点80)与在执行设置操作后样品的电阻(点82)彼此接近。显示于图13中的结果展现实施例可被可靠地操作为相变随机存取存储器。
图14显示可靠度测试结果，其中存取晶体管与相变随机存取存储器单元一起测试。X轴指执行设置/重置循环至一样品的数目，而Y轴指出样品的电阻。菱形为在重置操作后样品的电阻，而正方形为在设置操作后样品的电阻。需注意的是，本发明的实施例可被可靠地操作超过2×108次循环，而仍然没有观察到下降。
本发明的实施例具有一些优点特征。相变随机存取存储器单元的形成工艺以只需要三个或更少的额外的光罩与周边电路的形成相容。因此减少制造成本。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (14)
1.一种集成电路结构，包括：
一介电层包括一上部与一下部，其中该介电层择自实质上由一层间介电层与一金属层间介电层所组成的群组；
一相变随机存取存储器单元包括一相变条，其中该相变条为于该介电层的该下部上，且包括一上表面低于该介电层的上表面，与一下表面高于该介电层的下表面；
一第一导电柱电性连接至该相变条，其中该第一导电柱自该介电层的上表面向下延伸进入该介电层；以及
一第二导电柱于一周边区域中，其中该第二导电柱自该介电层的上表面向下延伸进入该介电层，且其中该第一导电柱与该第二导电柱具有不同的高度。
2.如权利要求1所述的集成电路结构，其中该介电层为一层间介电层，且其中该第二导电柱为一周边晶体管的一源/漏极接触插塞。
3.如权利要求2所述的集成电路结构，其中该第一导电柱为一接触插塞向下延伸至实质上接触该相变条。
4.如权利要求2所述的集成电路结构，还包括一下电极于该相变条之下且接触该相变条，其中该第一导电柱为一接触插塞向下延伸至接触该下电极。
5.如权利要求1所述的集成电路结构，其中该介电层为一金属层间介电层介于一第一金属化层与于该第一金属化层之上的一第二金属化层之间并邻接该第一金属化层与该第二金属化层，且其中该集成电路结构还包括：
一第一金属线于该第一金属化层中；
一第二金属线于该第二金属化层中；
一第一导孔于该第一金属线与该第二金属线之间且接触该第一金属线与该第二金属线；以及
一第二导孔于该第二金属线与该相变条之间且接触该第二金属线与该相变条。
6.一种集成电路结构，包括：
一存取晶体管包括一第一源/漏极区域；
一下金属化层于该存取晶体管之上；
一层间介电层于该存取晶体管之上，且于该下金属化层之下并接触该下金属化层，其中该层间介电层包括一下部与一上部；
一第一接触插塞直接于该源/漏极区域之上且连接至该第一源/漏极区域，其中该第一接触插塞为于该层间介电层中；
一相变条于该层间介电层的该下部之上且具有一上表面低于该层间介电层的上表面；
一第二接触插塞于该层间介电层的该上部中且电性连接至该相变条，其中该第二接触插塞不延伸进入该层间介电层的该下部；
一周边晶体管其包括一第二源/漏极区域；以及
一第三接触插塞自该层间介电层的上表面延伸进入该层间介电层且电性连接至该第二源/漏极区域，其中该第三接触插塞具有一连续的侧壁图案，且其中该第二接触插塞的一第一下表面高于该第三接触插塞的一第二下表面。
7.如权利要求6所述的集成电路结构，还包括一下电极于该第二接触插塞的该第一下表面与该相变条的下表面两者之下且接触该第二接触插塞的该第一下表面与该相变条的下表面两者。
8.如权利要求6所述的集成电路结构，还包括一下电极接触该第一接触插塞的上表面与该相变条的下表面。
9.一种集成电路结构，包括：
一半导体基板；
一第一金属化层于该半导体基板之上；
一第二金属化层于该第一金属化层之上；
一金属层间介电层于该第一金属化层与该第二金属化层之间；
一相变随机存取存储器单元包括一相变条，其中该相变条包括一上表面低于该金属层间介电层的上表面，与一下表面高于该金属层间介电层的下表面；
一第一金属线于该第一金属化层中；
一第二金属线于该第二金属化层中；
一第一导孔于该第一金属线与该第二金属线之间且接触该第一金属线与该第二金属线；以及
一第二导孔于该第二金属线与该相变条之间且接触该第二金属线与该相变条。
10.如权利要求9所述的集成电路结构，还包括：
一层间介电层于该第一金属化层之下；以及
一额外的相变随机存取存储器单元包括一额外的相变条，其中该额外的相变条包括一上表面低于该层间介电层的上表面，与一下表面高于该层间介电层的下表面。
11.一种形成集成电路结构的方法，该方法包括：
形成一介电层其包括一上部与一下部，其中该介电层择自实质上由一层间介电层与一金属层间介电层所组成的群组；
形成一相变随机存取存储器单元其包括一相变条，其中该相变条形成于形成该介电层的该下部的步骤之后，并在形成该介电层的该上部的步骤之前；
形成一第一导电柱其电性连接至该相变条，其中该第一导电柱自该介电层的上表面向下延伸进入该介电层；以及
形成一第二导电柱于一周边区域中，其与形成该第一导电柱的步骤同时，其中该第一导电柱与该第二导电柱具有不同的高度。
12.如权利要求11所述的形成集成电路结构的方法，还包括：
形成一存取晶体管其包括一源/漏极区域；
形成一下电极于该相变条之下且接触该相变条；以及
形成一额外的接触插塞电性连接该源/漏极区域并接触该下电极的下表面。
13.如权利要求12所述的形成集成电路结构的方法，还包括：
形成一存取晶体管其包括一源/漏极区域；
形成一额外的接触插塞其电性连接至该源/漏极区域，其与该第一导电柱同时形成；
形成一金属线于一下金属化层中且接触该额外的接触插塞；以及
形成一第三导电柱其将该金属线连接至该相变条，其中该第三导电柱与该第一导电柱同时形成。
14.如权利要求11所述的形成集成电路结构的方法，其中该介电层为一金属层间介电层，其于一第一金属化层与于该第一金属化层之上的一第二金属化层之间并邻接该第一金属化层与该第二金属化层，且该方法还包括：
形成一第一金属线于该第一金属化层中；
形成一第二金属线于该第二金属化层中；
形成一第一导孔于该第一金属线与该第二金属线之间且接触该第一金属线与该第二金属线；以及
形成一第二导孔于该第二金属线与该相变条之间且接触该第二金属线与该相变条。
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