JPH0824145B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH0824145B2 JPH0824145B2 JP63318637A JP31863788A JPH0824145B2 JP H0824145 B2 JPH0824145 B2 JP H0824145B2 JP 63318637 A JP63318637 A JP 63318637A JP 31863788 A JP31863788 A JP 31863788A JP H0824145 B2 JPH0824145 B2 JP H0824145B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はCMOS半導体装置の製造方法に関する。
（従来の技術） 以下第４図を参照して従来技術によるCMOS半導体装置
の製造方法について説明する。第４図（ａ）乃至（ｅ）
は従来技術によるCMOS半導体装置の製造方法を工程順に
示した断面図である。
の製造方法について説明する。第４図（ａ）乃至（ｅ）
は従来技術によるCMOS半導体装置の製造方法を工程順に
示した断面図である。
まずＮ型半導体基板21上に、不純物を選択的にイオン
注入してＰ型ウェル領域22を形成する。その後フィール
ド酸化を行って、フィールド酸化膜23を形成する。（第
４図（ａ）） 次にＮ型半導体基板21及びＰ型ウェル領域22上にゲー
ト酸化膜24を形成し、その後酸化膜23,24上に、Ｎチャ
ネルトランジスタのチャネル領域のみに開孔が設けられ
たレジスト25を形成する。続いてレジスト25をマスクに
して、Ｎチャネルトランジスタのチャネル領域に、ボロ
ンをＮチャネルトランジスタのしきい値電圧制御の為に
浅い位置26及びＮチャネルトランジスタのパンチスルー
防止の為に深い位置27にそれぞれイオン注入をする。そ
の後レジスト25をエッチング除去する。（第４図
（ｂ）） 同様にして酸化膜23,24上に、Ｐチャネルトランジス
タのチャネル領域のみに開孔が設けられたレジスト25′
を形成し、続いてレジスト25′をマスクにしてＰチャネ
ルトランジスタのチャネル領域に、Ｐチャネルトランジ
スタのしきい値電圧制御の為、ボロンを浅い位置28に、
パンチスルー防止の為、リンを深い位置29にそれぞれイ
オン注入をする。その後レジスト25′をエッチング除去
する。（第４図（ｃ）） その後多結晶シリコンゲート電極30を、Ｐ及びＮチャ
ネルトランジスタのそれぞれのチャネル領域上に形成
し、イオン注入等によりソース，ドレイン領域となるP+
層32,32′N+層31,31′を形成する。（第４図（ｄ）） 続いてCVD（Chemical Vapor Deposition）法等によ
り、層間絶縁膜33を酸化膜23,24上及びゲート電極30上
全面に形成する。その後絶縁膜33上にBPSG（Boron dope
d Phospho Silicate Glass）膜34を形成する。次にソー
ス，ドレイン領域32,32′,31,31′上の絶縁膜24,33,34
を除去し、露出したP+層32,32′N+層31,31′上に、アル
ミニウム等の配線材料をスパッタ法等により被着させ配
線層36を形成する。（第４図（ｅ）） 尚、上記の様な製造方法で形成された半導体装置にお
けるN+拡散層31′部のＸ−Ｘ′断面（第４図（ｅ））の
不純物プロファイルを示したグラフを第５図に示す。
注入してＰ型ウェル領域22を形成する。その後フィール
ド酸化を行って、フィールド酸化膜23を形成する。（第
４図（ａ）） 次にＮ型半導体基板21及びＰ型ウェル領域22上にゲー
ト酸化膜24を形成し、その後酸化膜23,24上に、Ｎチャ
ネルトランジスタのチャネル領域のみに開孔が設けられ
たレジスト25を形成する。続いてレジスト25をマスクに
して、Ｎチャネルトランジスタのチャネル領域に、ボロ
ンをＮチャネルトランジスタのしきい値電圧制御の為に
浅い位置26及びＮチャネルトランジスタのパンチスルー
防止の為に深い位置27にそれぞれイオン注入をする。そ
の後レジスト25をエッチング除去する。（第４図
（ｂ）） 同様にして酸化膜23,24上に、Ｐチャネルトランジス
タのチャネル領域のみに開孔が設けられたレジスト25′
を形成し、続いてレジスト25′をマスクにしてＰチャネ
ルトランジスタのチャネル領域に、Ｐチャネルトランジ
スタのしきい値電圧制御の為、ボロンを浅い位置28に、
パンチスルー防止の為、リンを深い位置29にそれぞれイ
オン注入をする。その後レジスト25′をエッチング除去
する。（第４図（ｃ）） その後多結晶シリコンゲート電極30を、Ｐ及びＮチャ
ネルトランジスタのそれぞれのチャネル領域上に形成
し、イオン注入等によりソース，ドレイン領域となるP+
層32,32′N+層31,31′を形成する。（第４図（ｄ）） 続いてCVD（Chemical Vapor Deposition）法等によ
り、層間絶縁膜33を酸化膜23,24上及びゲート電極30上
全面に形成する。その後絶縁膜33上にBPSG（Boron dope
d Phospho Silicate Glass）膜34を形成する。次にソー
ス，ドレイン領域32,32′,31,31′上の絶縁膜24,33,34
を除去し、露出したP+層32,32′N+層31,31′上に、アル
ミニウム等の配線材料をスパッタ法等により被着させ配
線層36を形成する。（第４図（ｅ）） 尚、上記の様な製造方法で形成された半導体装置にお
けるN+拡散層31′部のＸ−Ｘ′断面（第４図（ｅ））の
不純物プロファイルを示したグラフを第５図に示す。
（発明が解決しようとする課題） 一方、今度の半導体集積回路は微細化，高密度化に伴
い、デバイスの横方向，縦方向の寸法は比例縮小則（sc
aling rule）により微細化され、基板濃度，ウェル濃度
及び拡散層濃度も高濃度化の傾向にある。ところで集積
回路の速度を決める原因として特にロジックデバイスに
おいては、拡散領域とウェル又は基板とのPN接合部に形
成される空乏層による拡散層容量の占める割合が大き
い。ここで単位面積当りの拡散層容量Ｃは次式で表わさ
れる。
い、デバイスの横方向，縦方向の寸法は比例縮小則（sc
aling rule）により微細化され、基板濃度，ウェル濃度
及び拡散層濃度も高濃度化の傾向にある。ところで集積
回路の速度を決める原因として特にロジックデバイスに
おいては、拡散領域とウェル又は基板とのPN接合部に形
成される空乏層による拡散層容量の占める割合が大き
い。ここで単位面積当りの拡散層容量Ｃは次式で表わさ
れる。
Ｃ＝ε/W ……（１） 式中のεは誘電率,wは空乏層幅を示している。又空乏
層幅は次式で表わされる。
層幅は次式で表わされる。
ここで式中のｑは素電荷,NAはアクセプター濃度,NDは
ドナー濃度，φＴは空乏層にかかるトータルポテンシャ
ルである。
ドナー濃度，φＴは空乏層にかかるトータルポテンシャ
ルである。
従ってPN接合部付近の基板濃度，ウェル濃度又は拡散
層濃度に相当するNA又はNDを大きくすると、上記（２）
式より空乏層幅ｗの伸びを縮めることになる。空乏層幅
ｗが小さくなると、上記（１）式より拡散層容量を大き
くすることになり、集積回路の速度を低下させることに
なる。
層濃度に相当するNA又はNDを大きくすると、上記（２）
式より空乏層幅ｗの伸びを縮めることになる。空乏層幅
ｗが小さくなると、上記（１）式より拡散層容量を大き
くすることになり、集積回路の速度を低下させることに
なる。
又、基板濃度を上げることによりPN接合の接合耐圧が
低下したり、PN接合に生ずる空乏層に加わる電界が高電
界になることにより、ホットキャリアーの発生が大きく
なりデバイスの信頼性低下も招く。
低下したり、PN接合に生ずる空乏層に加わる電界が高電
界になることにより、ホットキャリアーの発生が大きく
なりデバイスの信頼性低下も招く。
又、デバイスの微細化により、拡散層の深さも浅くな
ることによって、その後のメタル配線の拡散層から基板
中へのつきぬけも問題となってくる。
ることによって、その後のメタル配線の拡散層から基板
中へのつきぬけも問題となってくる。
この様に従来技術によるCMOS半導体装置の製造方法に
おいては、集積回路の微細化，高密度化による集積回路
の速度の低下及びメタル配線の拡散層から基板中へのつ
きぬけなどの問題があった。
おいては、集積回路の微細化，高密度化による集積回路
の速度の低下及びメタル配線の拡散層から基板中へのつ
きぬけなどの問題があった。
本発明は、上記の様な従来技術によるCMOS半導体装置
の製造方法により得られた集積回路の速度の低下及びメ
タル配線のつきぬけ等の問題を改善する為に、拡散層容
量が小さく、深さの深い拡散層を形成することのできる
CMOS半導体装置の製造方法を提供することを目的とす
る。
の製造方法により得られた集積回路の速度の低下及びメ
タル配線のつきぬけ等の問題を改善する為に、拡散層容
量が小さく、深さの深い拡散層を形成することのできる
CMOS半導体装置の製造方法を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために本発明においては、Ｐチャ
ネルトランジスタとＮチャネルトランジスタを有するCM
OS半導体装置の製造方法において、一方のトランジスタ
のチャネル領域と他方のトランジスタのソース，ドレイ
ン領域とに、同時に不純物をイオン注入する工程を備え
たCMOS半導体装置の製造方法を提供する。
ネルトランジスタとＮチャネルトランジスタを有するCM
OS半導体装置の製造方法において、一方のトランジスタ
のチャネル領域と他方のトランジスタのソース，ドレイ
ン領域とに、同時に不純物をイオン注入する工程を備え
たCMOS半導体装置の製造方法を提供する。
（作 用） この様な製造方法によれば、一方のトランジスタのチ
ャネル領域と他方のトランジスタのソース，ドレイン領
域とに同時に不純物をイオン注入することによって、ソ
ース，ドレイン領域の高濃度の拡散層の底部に低濃度の
拡散層を、従来技術と比較し、工程を増やすことなく形
成することができる。従ってソース，ドレイン拡散層と
基板又はウェルの接合面付近の不純物濃度を低くするこ
とができ、拡散層容量を減少させるので、高速度動作が
可能で又ソース，ドレイン拡散層の深さが深くなるの
で、メタル配線の基板又はウェル中へのつきぬけが少な
いCMOS半導体装置が提供できる。
ャネル領域と他方のトランジスタのソース，ドレイン領
域とに同時に不純物をイオン注入することによって、ソ
ース，ドレイン領域の高濃度の拡散層の底部に低濃度の
拡散層を、従来技術と比較し、工程を増やすことなく形
成することができる。従ってソース，ドレイン拡散層と
基板又はウェルの接合面付近の不純物濃度を低くするこ
とができ、拡散層容量を減少させるので、高速度動作が
可能で又ソース，ドレイン拡散層の深さが深くなるの
で、メタル配線の基板又はウェル中へのつきぬけが少な
いCMOS半導体装置が提供できる。
（実施例） 以下、第１図乃至第４図を参照して本発明の実施例に
係わるCMOS半導体装置の製造方法を説明する。
係わるCMOS半導体装置の製造方法を説明する。
第１図（ａ）乃至第１図（ｅ）は、本発明の実施例に
係わるCMOS半導体装置の製造方法を工程順に示した断面
図である。
係わるCMOS半導体装置の製造方法を工程順に示した断面
図である。
まず、Ｎ型半導体基板１上にボロン等のＰ型不純物を
選択的にイオン注入して、Ｐ型ウェル領域２を形成す
る。その後フィールド酸化を行って、フィールド酸化膜
３を形成する。（第１図（ａ）） 次にＮ型半導体基板１及びＰ型ウェル領域２上にゲー
ト酸化膜４を熱酸化により、例えば200Åの膜厚で形成
し、その後酸化膜3,4上に、Ｎチャネルトランジスタの
チャネル領域とＰチャネルトランジスタのソース，ドレ
イン領域の一部に開孔が設けられたレジスト５を形成す
る。
選択的にイオン注入して、Ｐ型ウェル領域２を形成す
る。その後フィールド酸化を行って、フィールド酸化膜
３を形成する。（第１図（ａ）） 次にＮ型半導体基板１及びＰ型ウェル領域２上にゲー
ト酸化膜４を熱酸化により、例えば200Åの膜厚で形成
し、その後酸化膜3,4上に、Ｎチャネルトランジスタの
チャネル領域とＰチャネルトランジスタのソース，ドレ
イン領域の一部に開孔が設けられたレジスト５を形成す
る。
尚、レジスト５はチャネル領域だけではなく、ソース
側及びドレイン側の、後の工程においてＰチャネルトラ
ンジスタの低濃度のソース、ドレイン領域を形成するた
めに注入するＰ型不純物の拡散距離VjP程度までの範囲
を覆って形成する。続いて前記レジスト５をマスクにし
て、Ｎチャネルトランジスタのチャネル領域とＰチャネ
ルトランジスタのソース，ドレイン領域とに、同時に不
純物をイオン注入する。このイオン注入法としては、ま
ずＮチャネルトランジスタのしきい値電圧制御の為、浅
い位置6,6′にボロンを加速電圧40kV,ドーズ量３×1012
/cm2の条件でイオン注入をする。続いてＮチャネルトラ
ンジスタのパンチスルー防止の為及びＰチャネルトラン
ジスタのソース，ドレイン領域に低濃度のP-拡散層を形
成する為に、深い位置7,7′にボロンを加速電圧80kV,ド
ーズ量２×1012/cm2条件でイオン注入をする。ここで、
上記のイオン注入されるソース、ドレイン領域は、チャ
ネル領域の端面から、イオン注入されたＰ型不純物の拡
散距離XjP程度離隔した領域になる。その後レジスト５
をエッチング除去する。（第１図（ｂ）） 次に同様にして酸化膜34上に、Ｐチャネルトランジス
タのチャネル領域とＮチャネルトランジスタのソース，
ドレイン領域の一部に開孔が設けられたレジスト５′を
形成する。尚、レジスト５′はチャネル領域だけではな
く、ソース側及びドレイン側の、後の工程においてＮチ
ャネルトランジスタの低濃度のソース、ドレイン領域を
形成するために注入するＮ型不純物の拡散距離XjN程度
までの範囲を覆って形成する。続いて前記レジスト５′
をマスクにして、Ｐチャネルトランジスタのチャネル領
域とＮチャネルトランジスタのソース，ドレイン領域と
に、同時に不純物をイオン注入する。このイオン注入法
としてはまずＰチャネルトランジスタのしきい値電圧制
御の為、浅い位置8,8′にボロンを加速電圧40kV,ドーズ
量３×1012/cm2の条件でイオン注入をする。続いてＰチ
ャネルトランジスタのパンチスルー防止の為及びＮチャ
ネルトランジスタのソース，ドレイン領域に低濃度のN-
拡散層を形成する為に、浅い位置9,9′にリンを加速電
圧240kV,ドーズ量６×1012cm2の条件でイオン注入をす
る。ここで、上記のイオン注入されるソース、ドレイン
領域は、チャネル領域の端面から、イオン注入されたＮ
型不純物の拡散距離XjN程度離隔した領域になる。その
後レジスト５′をエッチング除去する。（第１図
（ｃ）） その後N+型ポリシリコンゲート電極10を、２つのチャ
ネル領域上にポリシリコンCVD法,POCl3拡散法，リソグ
ラフィー技術，反応性イオンエッチング等により形成す
る。続いてＮチャネルトランジスタのソース，ドレイン
領域に、ヒ素を加速電圧40kV,ドーズ量５×1015/cm2の
条件で、ゲート電極10及び酸化膜３をマスクにしてイオ
ン注入をする。
側及びドレイン側の、後の工程においてＰチャネルトラ
ンジスタの低濃度のソース、ドレイン領域を形成するた
めに注入するＰ型不純物の拡散距離VjP程度までの範囲
を覆って形成する。続いて前記レジスト５をマスクにし
て、Ｎチャネルトランジスタのチャネル領域とＰチャネ
ルトランジスタのソース，ドレイン領域とに、同時に不
純物をイオン注入する。このイオン注入法としては、ま
ずＮチャネルトランジスタのしきい値電圧制御の為、浅
い位置6,6′にボロンを加速電圧40kV,ドーズ量３×1012
/cm2の条件でイオン注入をする。続いてＮチャネルトラ
ンジスタのパンチスルー防止の為及びＰチャネルトラン
ジスタのソース，ドレイン領域に低濃度のP-拡散層を形
成する為に、深い位置7,7′にボロンを加速電圧80kV,ド
ーズ量２×1012/cm2条件でイオン注入をする。ここで、
上記のイオン注入されるソース、ドレイン領域は、チャ
ネル領域の端面から、イオン注入されたＰ型不純物の拡
散距離XjP程度離隔した領域になる。その後レジスト５
をエッチング除去する。（第１図（ｂ）） 次に同様にして酸化膜34上に、Ｐチャネルトランジス
タのチャネル領域とＮチャネルトランジスタのソース，
ドレイン領域の一部に開孔が設けられたレジスト５′を
形成する。尚、レジスト５′はチャネル領域だけではな
く、ソース側及びドレイン側の、後の工程においてＮチ
ャネルトランジスタの低濃度のソース、ドレイン領域を
形成するために注入するＮ型不純物の拡散距離XjN程度
までの範囲を覆って形成する。続いて前記レジスト５′
をマスクにして、Ｐチャネルトランジスタのチャネル領
域とＮチャネルトランジスタのソース，ドレイン領域と
に、同時に不純物をイオン注入する。このイオン注入法
としてはまずＰチャネルトランジスタのしきい値電圧制
御の為、浅い位置8,8′にボロンを加速電圧40kV,ドーズ
量３×1012/cm2の条件でイオン注入をする。続いてＰチ
ャネルトランジスタのパンチスルー防止の為及びＮチャ
ネルトランジスタのソース，ドレイン領域に低濃度のN-
拡散層を形成する為に、浅い位置9,9′にリンを加速電
圧240kV,ドーズ量６×1012cm2の条件でイオン注入をす
る。ここで、上記のイオン注入されるソース、ドレイン
領域は、チャネル領域の端面から、イオン注入されたＮ
型不純物の拡散距離XjN程度離隔した領域になる。その
後レジスト５′をエッチング除去する。（第１図
（ｃ）） その後N+型ポリシリコンゲート電極10を、２つのチャ
ネル領域上にポリシリコンCVD法,POCl3拡散法，リソグ
ラフィー技術，反応性イオンエッチング等により形成す
る。続いてＮチャネルトランジスタのソース，ドレイン
領域に、ヒ素を加速電圧40kV,ドーズ量５×1015/cm2の
条件で、ゲート電極10及び酸化膜３をマスクにしてイオ
ン注入をする。
又、同様にしてＰチャネルトランジスタのソース，ド
レイン領域にボロンを加速電圧40kV,ドーズ量５×1015/
cm2の条件でイオン注入をする。その後、高温熱処理に
より拡散層11,11′及び12,12′を形成する。この時、前
記それぞれのチャネルイオン注入時に、同時にそれぞれ
のソース，ドレイン領域にもイオン注入をしているの
で、Ｎチャネルトランジスタのソース，ドレイン領域の
拡散層11,11′の下には濃度の低い（〜1017/cm2）N-拡
散層13,13′が形成される。又同様に、Ｐチャネルトラ
ンジスタのソース，ドレイン領域の拡散層12,12′の下
には濃度の低い（〜1017/cm2）P-拡散層14,14′が形成
される。（第１図（ｄ）） 次にCVD法等により、層間絶縁膜15を酸化膜3,4上及び
ゲート電極10上全面に形成する。続いて絶縁膜15上にBP
SG16を形成する。
レイン領域にボロンを加速電圧40kV,ドーズ量５×1015/
cm2の条件でイオン注入をする。その後、高温熱処理に
より拡散層11,11′及び12,12′を形成する。この時、前
記それぞれのチャネルイオン注入時に、同時にそれぞれ
のソース，ドレイン領域にもイオン注入をしているの
で、Ｎチャネルトランジスタのソース，ドレイン領域の
拡散層11,11′の下には濃度の低い（〜1017/cm2）N-拡
散層13,13′が形成される。又同様に、Ｐチャネルトラ
ンジスタのソース，ドレイン領域の拡散層12,12′の下
には濃度の低い（〜1017/cm2）P-拡散層14,14′が形成
される。（第１図（ｄ）） 次にCVD法等により、層間絶縁膜15を酸化膜3,4上及び
ゲート電極10上全面に形成する。続いて絶縁膜15上にBP
SG16を形成する。
その後ソース，ドレイン領域13,13′,12,12′上の絶
縁膜4,15,16を除去し、露出したP+拡散層11,11′N+拡散
層12,12′上にアルミニウム等の配線材料をスパッタ法
等により被着させ配線層18を形成する。（第１図
（ｅ）） 尚、上記の様な製造方法により形成されたCMOS半導体
装置の第１図（ｅ）中に示されたＡ−Ａ′断面及びＢ−
Ｂ′断面における不純物プロファイルを示したグラフを
第２図（ａ），（ｂ）にそれぞれ示す。第２図（ａ），
（ｂ）は横軸に基板１表面からの拡散層の深さをとり、
縦軸にそれぞれの深さでの不純物濃度を示している。第
２図（ａ）はＮチャネルトランジスタのソース，ドレイ
ン部（Ａ−Ａ′断面）の不純物プロファイルであるが、
これと従来技術の製造方法によるＮチャネルトランジス
タのソース，ドレイン部の不純物プロファイルを示す。
第５図と比較すると、本発明の実施例に対応する第２図
（ａ）では拡散層とウェルの接合面（図中の一点鎖線）
付近の不純物濃度が、Ｐチャネルトランジスタのパンチ
スルー防止用イオン注入と同時に、深い位置にリンをイ
オン注入したことによって低くなっている。拡散層と基
板の接合面付近の不純物濃度が低くなることにより、上
記（２）式より空乏層の伸びを大きくすることになり、
又空乏層の伸びが大きくなると（１）式より拡散層容量
が減少する。第２図（ｂ）はＰチャネルトランジスタの
ソース，ドレイン部（Ｂ−Ｂ′断面）の不純物プロファ
イルであるが、Ｎチャネルトランジスタのパンチスルー
防止用イオン注入と同時に深い位置にボロンをイオン注
入したことによって、上記と同様なことがいえる。
縁膜4,15,16を除去し、露出したP+拡散層11,11′N+拡散
層12,12′上にアルミニウム等の配線材料をスパッタ法
等により被着させ配線層18を形成する。（第１図
（ｅ）） 尚、上記の様な製造方法により形成されたCMOS半導体
装置の第１図（ｅ）中に示されたＡ−Ａ′断面及びＢ−
Ｂ′断面における不純物プロファイルを示したグラフを
第２図（ａ），（ｂ）にそれぞれ示す。第２図（ａ），
（ｂ）は横軸に基板１表面からの拡散層の深さをとり、
縦軸にそれぞれの深さでの不純物濃度を示している。第
２図（ａ）はＮチャネルトランジスタのソース，ドレイ
ン部（Ａ−Ａ′断面）の不純物プロファイルであるが、
これと従来技術の製造方法によるＮチャネルトランジス
タのソース，ドレイン部の不純物プロファイルを示す。
第５図と比較すると、本発明の実施例に対応する第２図
（ａ）では拡散層とウェルの接合面（図中の一点鎖線）
付近の不純物濃度が、Ｐチャネルトランジスタのパンチ
スルー防止用イオン注入と同時に、深い位置にリンをイ
オン注入したことによって低くなっている。拡散層と基
板の接合面付近の不純物濃度が低くなることにより、上
記（２）式より空乏層の伸びを大きくすることになり、
又空乏層の伸びが大きくなると（１）式より拡散層容量
が減少する。第２図（ｂ）はＰチャネルトランジスタの
ソース，ドレイン部（Ｂ−Ｂ′断面）の不純物プロファ
イルであるが、Ｎチャネルトランジスタのパンチスルー
防止用イオン注入と同時に深い位置にボロンをイオン注
入したことによって、上記と同様なことがいえる。
尚、しきい値電圧制御の為浅い位置6,6′,8,8′に注
入したボロンは、拡散層濃度に比べ不純物濃度が２ケタ
低いので、本発明の特性には影響を与えない。
入したボロンは、拡散層濃度に比べ不純物濃度が２ケタ
低いので、本発明の特性には影響を与えない。
又第３図に、上記の様な本発明の製造方法と、前記従
来技術で述べた様な、従来技術の製造方法で形成された
CMOS半導体装置において、Ｎ型基板上に設けられたＰ−
wellと、Ｐ−well上に設けられたＮチャネルトランジス
タのソース，ドレインとのPN接合面の拡散容量を実測し
たグラフを示す。尚、従来技術の方はＰ−well形成には
ボロンを加速電圧100kV,ドーズ量８×1012/cm2の条件
で、ソース，ドレインのN+層形成にはヒ素を加速電圧50
kV,ドーズ量５×1015/cm2の条件でそれぞれイオン注入
をした。又本発明の方は、Ｐ−well形成にはボロンを加
速電圧100kV,ドーズ量８×1012/cm2の条件で、ソース，
ドレインのN+層形成にはヒ素を加速電圧50kV,ドーズ量
５×1015/cm2の条件で、ソース，ドレイン底部のN-層形
成にはリンを加速電圧240kV,ドーズ量３×1012/cm2の条
件でそれぞれイオン注入をした。
来技術で述べた様な、従来技術の製造方法で形成された
CMOS半導体装置において、Ｎ型基板上に設けられたＰ−
wellと、Ｐ−well上に設けられたＮチャネルトランジス
タのソース，ドレインとのPN接合面の拡散容量を実測し
たグラフを示す。尚、従来技術の方はＰ−well形成には
ボロンを加速電圧100kV,ドーズ量８×1012/cm2の条件
で、ソース，ドレインのN+層形成にはヒ素を加速電圧50
kV,ドーズ量５×1015/cm2の条件でそれぞれイオン注入
をした。又本発明の方は、Ｐ−well形成にはボロンを加
速電圧100kV,ドーズ量８×1012/cm2の条件で、ソース，
ドレインのN+層形成にはヒ素を加速電圧50kV,ドーズ量
５×1015/cm2の条件で、ソース，ドレイン底部のN-層形
成にはリンを加速電圧240kV,ドーズ量３×1012/cm2の条
件でそれぞれイオン注入をした。
このグラフにより、従来技術と本発明の製造方法によ
るＰ−wellとＮチャネルトランジスタのソース，ドレイ
ンとのPN接合面の拡散容量を比較すると、本発明の方が
従来技術よりも拡散容量が小さく、例えば印加電圧５
［Ｖ］の時には、本発明の方が従来技術よりも約24％拡
散容量が減少していることがわかる。
るＰ−wellとＮチャネルトランジスタのソース，ドレイ
ンとのPN接合面の拡散容量を比較すると、本発明の方が
従来技術よりも拡散容量が小さく、例えば印加電圧５
［Ｖ］の時には、本発明の方が従来技術よりも約24％拡
散容量が減少していることがわかる。
この様に上記の様なCMOS半導体装置の製造方法を使用
すれば、ソース，ドレイン拡散層と基板又はウェルとの
接合面付近の不純物濃度は、一方のトランジスタのチャ
ネル領域の深い位置に不純物をイオン注入する時に、同
時に他方のトランジスタのソースとドレイン領域にもイ
オン注入をすることによって、工程数を増やすことなく
従来技術のソース，ドレイン拡散層の下部に、低濃度の
拡散層を形成することができるので、ソース，ドレイン
拡散層と基板又はウェルの接合面付近の不純物濃度を低
くすることができる。つまり不純物濃度が低くなること
により、空乏層の伸びが大きくなり、拡散層容量を減少
させることができるので、CMOS半導体装置の高速度動作
が実現できる。
すれば、ソース，ドレイン拡散層と基板又はウェルとの
接合面付近の不純物濃度は、一方のトランジスタのチャ
ネル領域の深い位置に不純物をイオン注入する時に、同
時に他方のトランジスタのソースとドレイン領域にもイ
オン注入をすることによって、工程数を増やすことなく
従来技術のソース，ドレイン拡散層の下部に、低濃度の
拡散層を形成することができるので、ソース，ドレイン
拡散層と基板又はウェルの接合面付近の不純物濃度を低
くすることができる。つまり不純物濃度が低くなること
により、空乏層の伸びが大きくなり、拡散層容量を減少
させることができるので、CMOS半導体装置の高速度動作
が実現できる。
又、上記の様なイオン注入をすることによって、従来
技術の拡散層の下部に低濃度の拡散層を形成することが
できるので、ソース，ドレイン拡散層の深さが深くな
り、メタル配線の基板又はウェル中へのつきぬけが少な
くなる。更に上記の様なイオン注入は、チャネル領域側
からソース，ドレイン拡散層の深さXjP,XjN程度離れた
ソース，ドレイン領域にしているので、従来技術の拡散
層の下部に形成される低濃度の拡散層は、チャネル領域
から、低濃度の拡散層を形成するために注入される不純
物の距離XjP、XjN程度離れた領域に形成されることにな
る。つまりチャネル領域近傍には、従来技術の拡散層の
みが形成されることから、本発明によりソース，ドレイ
ン拡散層の深さが深くなったことによるショートチャネ
ル効果によるしきい値電圧低下はない。尚、チャネル領
域と同時にする深い位置へのイオン注入は、本実施例で
述べた様なソース，ドレイン領域だけでなく、拡散層配
線にもすることができる。
技術の拡散層の下部に低濃度の拡散層を形成することが
できるので、ソース，ドレイン拡散層の深さが深くな
り、メタル配線の基板又はウェル中へのつきぬけが少な
くなる。更に上記の様なイオン注入は、チャネル領域側
からソース，ドレイン拡散層の深さXjP,XjN程度離れた
ソース，ドレイン領域にしているので、従来技術の拡散
層の下部に形成される低濃度の拡散層は、チャネル領域
から、低濃度の拡散層を形成するために注入される不純
物の距離XjP、XjN程度離れた領域に形成されることにな
る。つまりチャネル領域近傍には、従来技術の拡散層の
みが形成されることから、本発明によりソース，ドレイ
ン拡散層の深さが深くなったことによるショートチャネ
ル効果によるしきい値電圧低下はない。尚、チャネル領
域と同時にする深い位置へのイオン注入は、本実施例で
述べた様なソース，ドレイン領域だけでなく、拡散層配
線にもすることができる。
［発明の効果］ 以上詳述した様に本発明によれば、工程数を増やすこ
となく従来技術の拡散層の下部に、低濃度の拡散層を形
成することができる。この為ソース，ドレイン拡散層と
基板又はウェルの接合面付近の不純物濃度を低くするこ
とができ、拡散層容量を減少させるので、高速度動作が
可能で、又ソース，ドレイン拡散層の深さが深くなるの
で、メタル配線の基板又はウェル中へのつきぬけが少な
いCMOS半導体装置の製造方法が提供できる。
となく従来技術の拡散層の下部に、低濃度の拡散層を形
成することができる。この為ソース，ドレイン拡散層と
基板又はウェルの接合面付近の不純物濃度を低くするこ
とができ、拡散層容量を減少させるので、高速度動作が
可能で、又ソース，ドレイン拡散層の深さが深くなるの
で、メタル配線の基板又はウェル中へのつきぬけが少な
いCMOS半導体装置の製造方法が提供できる。
第１図は本発明の実施例に係るCMOS半導体装置の製造方
法を工程順に示した断面図，第２図は本発明の実施例に
係るCMOS半導体装置の拡散層における不純物プロファイ
ルを示したグラフ，第３図は本発明の実施例に係るCMOS
半導体装置の拡散層容量を実測したグラフ，第４図は従
来技術によるCMOS半導体装置の製造方法を工程順に示し
た断面図，第５図は従来技術によるCMOS半導体装置の拡
散層における不純物プロファイルを示したグラフであ
る。 1,21……基板 6,6′,8,8′……浅いイオン注入層 7,7′,9,9′……深いイオン注入層
法を工程順に示した断面図，第２図は本発明の実施例に
係るCMOS半導体装置の拡散層における不純物プロファイ
ルを示したグラフ，第３図は本発明の実施例に係るCMOS
半導体装置の拡散層容量を実測したグラフ，第４図は従
来技術によるCMOS半導体装置の製造方法を工程順に示し
た断面図，第５図は従来技術によるCMOS半導体装置の拡
散層における不純物プロファイルを示したグラフであ
る。 1,21……基板 6,6′,8,8′……浅いイオン注入層 7,7′,9,9′……深いイオン注入層
Claims (3)
- 【請求項１】第１導電型トランジスタのソース及びドレ
イン形成予定領域である第２導電型の第１領域と、前記
第１導電型トランジスタのチャネル形成予定領域である
第２導電型の第２領域と、第２導電型トランジスタのソ
ース及びドレイン形成予定領域である第１導電型の第３
領域と、前記第２導電型トランジスタのチャネル形成予
定領域である第１導電型の第４領域を有する基板を準備
する工程と、 前記第１領域及び第４領域の第１の深さに第１濃度の第
１導電型第１不純物を同時に導入する工程と、 前記第１領域の前記第１の深さより浅い第２の深さに前
記第１濃度より高濃度の第１導電型第２不純物を導入す
る工程と、 前記第２領域及び第３領域の第３の深さに第２濃度の第
２導電型第１不純物を同時に導入する工程と、 前記第３領域の前記第３深さより浅い第４の深さに前記
第２濃度より高濃度の第２導電型第２不純物を導入する
工程とを備えたCMOS半導体装置の製造方法。 - 【請求項２】前記第１導電型第１不純物は、前記第２領
域から前記第１導電型第１不純物の拡散距離離隔した前
記第１領域内に導入し、前記第２導電型第１不純物は、
前記第４領域から前記第２導電型第１不純物の拡散距離
離隔した前記第３領域内に導入することを特徴とする請
求項１記載のCMOS半導体装置の製造方法。 - 【請求項３】第１導電型トランジスタのチャネル形成予
定領域である第２導電型の第１領域と、前記第１領域に
隣接した第１導電型トランジスタの第１ソース及び第１
ドレイン形成予定領域である第２導電型の第２領域と、
前記第２領域の下端の一部に接して前記第１領域から第
１導電型第１不純物の拡散距離離隔した前記第１導電型
トランジスタの第２ソース及び第２ドレイン形成予定領
域である第２導電型の第３領域と、第２導電型トランジ
スタのチャネル形成予定領域である第１導電型の第４領
域とを有する基板を準備する工程と、 前記第３領域と前記第４領域とに第１濃度の前記第１不
純物を同時に導入する工程と、 前記第２領域に前記第１濃度より高濃度の第１導電型第
２不純物を導入する工程と を備えたCMOS半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318637A JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
| US07/450,570 US5075242A (en) | 1988-12-19 | 1989-12-14 | Method of manufacturing CMOS semiconductor device having decreased diffusion layer capacitance |
| KR1019890018929A KR0157609B1 (ko) | 1988-12-19 | 1989-12-19 | Cmos반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318637A JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164062A JPH02164062A (ja) | 1990-06-25 |
| JPH0824145B2 true JPH0824145B2 (ja) | 1996-03-06 |
Family
ID=18101362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318637A Expired - Fee Related JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5075242A (ja) |
| JP (1) | JPH0824145B2 (ja) |
| KR (1) | KR0157609B1 (ja) |
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| US5296392A (en) * | 1990-03-06 | 1994-03-22 | Digital Equipment Corporation | Method of forming trench isolated regions with sidewall doping |
| JPH0521368A (ja) * | 1991-05-15 | 1993-01-29 | Nec Corp | 半導体装置の製造方法 |
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| DE69332006T2 (de) * | 1992-03-25 | 2002-11-28 | Texas Instruments Inc., Dallas | Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen |
| US5399508A (en) * | 1993-06-23 | 1995-03-21 | Vlsi Technology, Inc. | Method for self-aligned punchthrough implant using an etch-back gate |
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| US5814544A (en) * | 1994-07-14 | 1998-09-29 | Vlsi Technology, Inc. | Forming a MOS transistor with a recessed channel |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
| US5494851A (en) * | 1995-01-18 | 1996-02-27 | Micron Technology, Inc. | Semiconductor processing method of providing dopant impurity into a semiconductor substrate |
| JP2762953B2 (ja) * | 1995-03-10 | 1998-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US6184096B1 (en) | 1997-11-05 | 2001-02-06 | Micron Technology, Inc. | Semiconductor processing method of providing dopant impurity into a semiconductor substrate |
| CN1219328C (zh) * | 1998-02-19 | 2005-09-14 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
| US6455893B1 (en) * | 1998-06-26 | 2002-09-24 | Elmos Semiconductor Ag | MOS transistor with high voltage sustaining capability and low on-state resistance |
| US6228694B1 (en) * | 1999-06-28 | 2001-05-08 | Intel Corporation | Method of increasing the mobility of MOS transistors by use of localized stress regions |
| US6656822B2 (en) | 1999-06-28 | 2003-12-02 | Intel Corporation | Method for reduced capacitance interconnect system using gaseous implants into the ILD |
| JP3621303B2 (ja) * | 1999-08-30 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6803282B2 (en) * | 2001-12-07 | 2004-10-12 | Texas Instruments Incorporated | Methods for fabricating low CHC degradation mosfet transistors |
| US7807555B2 (en) * | 2007-07-31 | 2010-10-05 | Intersil Americas, Inc. | Method of forming the NDMOS device body with the reduced number of masks |
| US20170062279A1 (en) * | 2015-08-25 | 2017-03-02 | United Microelectronics Corp. | Transistor set forming process |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952849A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4553315A (en) * | 1984-04-05 | 1985-11-19 | Harris Corporation | N Contact compensation technique |
| DE3414634A1 (de) * | 1984-04-18 | 1985-10-24 | Bruker Medizintechnik Gmbh, 7512 Rheinstetten | Verfahren zum anregen einer probe fuer die nmr-tomographie |
| JP2808620B2 (ja) * | 1988-11-16 | 1998-10-08 | ソニー株式会社 | 半導体装置の製造方法 |
| US5021356A (en) * | 1989-08-24 | 1991-06-04 | Delco Electronics Corporation | Method of making MOSFET depletion device |
-
1988
- 1988-12-19 JP JP63318637A patent/JPH0824145B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-14 US US07/450,570 patent/US5075242A/en not_active Expired - Lifetime
- 1989-12-19 KR KR1019890018929A patent/KR0157609B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5075242A (en) | 1991-12-24 |
| JPH02164062A (ja) | 1990-06-25 |
| KR0157609B1 (ko) | 1998-10-15 |
| KR900010954A (ko) | 1990-07-11 |
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