JPH08330511A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH08330511A JPH08330511A JP7130793A JP13079395A JPH08330511A JP H08330511 A JPH08330511 A JP H08330511A JP 7130793 A JP7130793 A JP 7130793A JP 13079395 A JP13079395 A JP 13079395A JP H08330511 A JPH08330511 A JP H08330511A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 39
- 239000007789 gas Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタとキャパシタを含む半導
体装置との製造方法に関し、製造プロセスにおいて付加
工程を低減することができ、活性領域にＭＯＳトランジ
スタ、フィールド酸化膜上にキャパシタを有する半導体
装置を提供することである。 【構成】 主表面を有する半導体基板と、前記半導体基
板の主表面に形成され、活性領域を画定するフィールド
酸化膜と、前記活性領域上に形成され、ゲート酸化膜と
第１多結晶Ｓｉ層を含む絶縁ゲート構造と、前記フィー
ルド酸化膜上に形成され、前記第１多結晶Ｓｉ層とほぼ
同じ厚さの第２多結晶Ｓｉ層を含むキャパシタ下部電極
と、前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との
表面に形成された絶縁膜と、前記第１多結晶Ｓｉ層と前
記第２多結晶Ｓｉ層との表面の絶縁膜の側壁上に形成さ
れたサイドウォール導電体領域と、前記第２多結晶Ｓｉ
層の上部表面上に形成され、前記導電体領域と同一材料
で形成されたキャパシタ上部電極とを含む。
体装置との製造方法に関し、製造プロセスにおいて付加
工程を低減することができ、活性領域にＭＯＳトランジ
スタ、フィールド酸化膜上にキャパシタを有する半導体
装置を提供することである。 【構成】 主表面を有する半導体基板と、前記半導体基
板の主表面に形成され、活性領域を画定するフィールド
酸化膜と、前記活性領域上に形成され、ゲート酸化膜と
第１多結晶Ｓｉ層を含む絶縁ゲート構造と、前記フィー
ルド酸化膜上に形成され、前記第１多結晶Ｓｉ層とほぼ
同じ厚さの第２多結晶Ｓｉ層を含むキャパシタ下部電極
と、前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との
表面に形成された絶縁膜と、前記第１多結晶Ｓｉ層と前
記第２多結晶Ｓｉ層との表面の絶縁膜の側壁上に形成さ
れたサイドウォール導電体領域と、前記第２多結晶Ｓｉ
層の上部表面上に形成され、前記導電体領域と同一材料
で形成されたキャパシタ上部電極とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特にＭＯＳトランジスタとキャパシタを含
む半導体装置とその製造方法に関する。
方法に関し、特にＭＯＳトランジスタとキャパシタを含
む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】アナログＩＣにおいては活性領域にＭＯ
Ｓトランジスタを、フィールド酸化膜上にキャパシタを
形成する場合がある。キャパシタの下部電極はＭＯＳト
ランジスタのゲート電極と同一プロセスで形成する。キ
ャパシタのキャパシタ誘電体膜と上部電極とはＭＯＳト
ランジスタの製造プロセス以外の追加工程で作成する。
従って、通常のデジタルＩＣ製造工程と較べると、少な
くとも、誘電体膜製作工程、上部電極層製作工程、パタ
ーニング工程が付加されることとなる。
Ｓトランジスタを、フィールド酸化膜上にキャパシタを
形成する場合がある。キャパシタの下部電極はＭＯＳト
ランジスタのゲート電極と同一プロセスで形成する。キ
ャパシタのキャパシタ誘電体膜と上部電極とはＭＯＳト
ランジスタの製造プロセス以外の追加工程で作成する。
従って、通常のデジタルＩＣ製造工程と較べると、少な
くとも、誘電体膜製作工程、上部電極層製作工程、パタ
ーニング工程が付加されることとなる。
【０００３】
【発明が解決しようとする課題】上述のように、活性領
域にＭＯＳトランジスタ、フィールド酸化膜上にキャパ
シタを有するアナログＩＣの製造においては、キャパシ
タ作成用に付加工程を必要とし、製造コストを上昇させ
ていた。
域にＭＯＳトランジスタ、フィールド酸化膜上にキャパ
シタを有するアナログＩＣの製造においては、キャパシ
タ作成用に付加工程を必要とし、製造コストを上昇させ
ていた。
【０００４】本発明の目的は、製造プロセスにおいて付
加工程を低減することができ、活性領域にＭＯＳトラン
ジスタ、フィールド酸化膜上にキャパシタを有する半導
体装置を提供することである。
加工程を低減することができ、活性領域にＭＯＳトラン
ジスタ、フィールド酸化膜上にキャパシタを有する半導
体装置を提供することである。
【０００５】本発明の他の目的は、活性領域にＭＯＳト
ランジスタ、フィールド酸化膜上にキャパシタを有し、
新規な構造を有する半導体装置を提供することである。
本発明の他の目的は、少ない製造工程を用い、活性領域
にＭＯＳトランジスタ、フィールド酸化膜上にキャパシ
タを形成することのできる半導体装置の製造方法を提供
することである。
ランジスタ、フィールド酸化膜上にキャパシタを有し、
新規な構造を有する半導体装置を提供することである。
本発明の他の目的は、少ない製造工程を用い、活性領域
にＭＯＳトランジスタ、フィールド酸化膜上にキャパシ
タを形成することのできる半導体装置の製造方法を提供
することである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
主表面を有する半導体基板と、前記半導体基板の主表面
に形成され、活性領域を画定するフィールド酸化膜と、
前記活性領域上に形成され、ゲート酸化膜と第１多結晶
Ｓｉ層を含む絶縁ゲート構造と、前記フィールド酸化膜
上に形成され、前記第１多結晶Ｓｉ層とほぼ同じ厚さの
第２多結晶Ｓｉ層を含むキャパシタ下部電極と、前記第
１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面に形成
された絶縁膜と、前記第１多結晶Ｓｉ層と前記第２多結
晶Ｓｉ層との表面の絶縁膜の側壁上に形成されたサイド
ウォール導電体領域と、前記第２多結晶Ｓｉ層の上部表
面上に形成され、前記導電体領域と同一材料で形成され
たキャパシタ上部電極とを含む。
主表面を有する半導体基板と、前記半導体基板の主表面
に形成され、活性領域を画定するフィールド酸化膜と、
前記活性領域上に形成され、ゲート酸化膜と第１多結晶
Ｓｉ層を含む絶縁ゲート構造と、前記フィールド酸化膜
上に形成され、前記第１多結晶Ｓｉ層とほぼ同じ厚さの
第２多結晶Ｓｉ層を含むキャパシタ下部電極と、前記第
１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面に形成
された絶縁膜と、前記第１多結晶Ｓｉ層と前記第２多結
晶Ｓｉ層との表面の絶縁膜の側壁上に形成されたサイド
ウォール導電体領域と、前記第２多結晶Ｓｉ層の上部表
面上に形成され、前記導電体領域と同一材料で形成され
たキャパシタ上部電極とを含む。
【０００７】本発明の半導体装置の製造方法は、主表面
上にゲート酸化膜とフィールド酸化膜を有する半導体基
板上に多結晶ないしアモルファスＳｉ層を堆積する工程
と、前記多結晶ないしアモルファスＳｉ層をパターニン
グし、ゲート酸化膜上にゲート電極、フィールド酸化膜
上にキャパシタ下部電極を形成する工程と、前記ゲート
電極および前記キャパシタ下部電極の表面上に絶縁膜を
形成する工程と、前記絶縁膜を覆って半導体基板上に導
電体層を堆積する工程と、前記導電体層をマスクを用い
て異方性エッチングし、前記ゲート電極および前記キャ
パシタ下部電極の側壁上にサイドウォール領域、前記キ
ャパシタ下部電極の上方にキャパシタ上部電極を残すエ
ッチング工程とを含む。
上にゲート酸化膜とフィールド酸化膜を有する半導体基
板上に多結晶ないしアモルファスＳｉ層を堆積する工程
と、前記多結晶ないしアモルファスＳｉ層をパターニン
グし、ゲート酸化膜上にゲート電極、フィールド酸化膜
上にキャパシタ下部電極を形成する工程と、前記ゲート
電極および前記キャパシタ下部電極の表面上に絶縁膜を
形成する工程と、前記絶縁膜を覆って半導体基板上に導
電体層を堆積する工程と、前記導電体層をマスクを用い
て異方性エッチングし、前記ゲート電極および前記キャ
パシタ下部電極の側壁上にサイドウォール領域、前記キ
ャパシタ下部電極の上方にキャパシタ上部電極を残すエ
ッチング工程とを含む。
【０００８】
【作用】ＭＯＳトランジスタのゲート電極と、キャパシ
タ下部電極とを同一工程の絶縁膜で覆い、サイドウォー
ルスペーサをキャパシタ上部電極と同一工程で作成する
ことにより、製造工程を低減することができる。
タ下部電極とを同一工程の絶縁膜で覆い、サイドウォー
ルスペーサをキャパシタ上部電極と同一工程で作成する
ことにより、製造工程を低減することができる。
【０００９】絶縁膜形成工程と、キャパシタ上部電極用
マスク形成工程を付加することにより、フィールド酸化
膜上キャパシタを形成することができる。絶縁膜形成工
程は熱酸化によって実行することができる。
マスク形成工程を付加することにより、フィールド酸化
膜上キャパシタを形成することができる。絶縁膜形成工
程は熱酸化によって実行することができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１（Ａ）に示すように、Ｓｉ半導体基板１の主
表面上に、フィールド酸化膜２およびゲート酸化膜３を
形成する。たとえば、半導体基板１表面上にバッファ酸
化膜を形成し、その上に窒化膜を堆積する。窒化膜をパ
ターニングした後、選択酸化を行なうことにより、所望
厚さのフィールド酸化膜２を形成する。窒化膜を除去し
た後、バッファ酸化膜を除去し、新たにゲート酸化膜３
を熱酸化によって形成してもよい。また、窒化膜を除去
した後、バッファ酸化膜を除去せずそのままゲート酸化
膜３として用いてもよい。
する。図１（Ａ）に示すように、Ｓｉ半導体基板１の主
表面上に、フィールド酸化膜２およびゲート酸化膜３を
形成する。たとえば、半導体基板１表面上にバッファ酸
化膜を形成し、その上に窒化膜を堆積する。窒化膜をパ
ターニングした後、選択酸化を行なうことにより、所望
厚さのフィールド酸化膜２を形成する。窒化膜を除去し
た後、バッファ酸化膜を除去し、新たにゲート酸化膜３
を熱酸化によって形成してもよい。また、窒化膜を除去
した後、バッファ酸化膜を除去せずそのままゲート酸化
膜３として用いてもよい。
【００１１】このようにして、ゲート酸化膜３、フィー
ルド酸化膜２を形成した半導体基板１表面上に、シラン
等のＳｉ原料を用いたＣＶＤにより、多結晶Ｓｉ層４を
厚さ約２００〜４００ｎｍ堆積する。なお、多結晶Ｓｉ
の代わりにアモルファスＳｉを堆積し、後の加熱工程に
おいて多結晶Ｓｉに変換してもよい。Ｓｉ層の上にさら
に高融点金属シリサイド層を形成し、ポリサイド構造と
することもできる。また、Ｗ、Ｍｏ、Ｔａ等の高融点金
属やそのシリサイド等の酸化できる導電材でゲート電極
を形成してもよい。
ルド酸化膜２を形成した半導体基板１表面上に、シラン
等のＳｉ原料を用いたＣＶＤにより、多結晶Ｓｉ層４を
厚さ約２００〜４００ｎｍ堆積する。なお、多結晶Ｓｉ
の代わりにアモルファスＳｉを堆積し、後の加熱工程に
おいて多結晶Ｓｉに変換してもよい。Ｓｉ層の上にさら
に高融点金属シリサイド層を形成し、ポリサイド構造と
することもできる。また、Ｗ、Ｍｏ、Ｔａ等の高融点金
属やそのシリサイド等の酸化できる導電材でゲート電極
を形成してもよい。
【００１２】多結晶Ｓｉ層４の上に、ノボラック等のホ
トレジスト層をスピンコートし、露光、現像することに
よってレジストパターン５ａ、５ｂを作成する。このレ
ジストパターン５ａ、５ｂは、それぞれＭＯＳトランジ
スタのゲート電極、フィールド酸化膜上のキャパシタの
下部電極に対応する形状を有する。
トレジスト層をスピンコートし、露光、現像することに
よってレジストパターン５ａ、５ｂを作成する。このレ
ジストパターン５ａ、５ｂは、それぞれＭＯＳトランジ
スタのゲート電極、フィールド酸化膜上のキャパシタの
下部電極に対応する形状を有する。
【００１３】図１（Ｂ）に示すように、レジストパター
ン５ａ、５ｂをエッチングマスクとし、異方性エッチン
グ、例えばＣｌ2 ＋Ｏ2 混合ガス、ＣＦ4 ガス、ＳＦ6
ガス等をエッチングガスとして用い、反応性イオンエッ
チング（ＲＩＥ）により多結晶Ｓｉ膜４をエッチングす
る。このようにして、ゲート電極となる多結晶Ｓｉ層４
ａ、キャパシタ下部電極となる多結晶Ｓｉ層４ｂを形成
し、その後レジストパターン５ａ、５ｂを酸素プラズマ
によるアッシング、剥離液によるウェット処理等によっ
て除去する。
ン５ａ、５ｂをエッチングマスクとし、異方性エッチン
グ、例えばＣｌ2 ＋Ｏ2 混合ガス、ＣＦ4 ガス、ＳＦ6
ガス等をエッチングガスとして用い、反応性イオンエッ
チング（ＲＩＥ）により多結晶Ｓｉ膜４をエッチングす
る。このようにして、ゲート電極となる多結晶Ｓｉ層４
ａ、キャパシタ下部電極となる多結晶Ｓｉ層４ｂを形成
し、その後レジストパターン５ａ、５ｂを酸素プラズマ
によるアッシング、剥離液によるウェット処理等によっ
て除去する。
【００１４】次に、図１（Ｃ）に示すように、パターニ
ングしたゲート電極４ａおよびフィールド酸化膜２をマ
スクとし、不純物をイオン注入することにより、ＭＯＳ
トランジスタのＬＤＤ領域６を形成する。半導体基板１
がｐ型の場合、ＬＤＤ領域６は軽くｎ型にドープされた
領域とする。
ングしたゲート電極４ａおよびフィールド酸化膜２をマ
スクとし、不純物をイオン注入することにより、ＭＯＳ
トランジスタのＬＤＤ領域６を形成する。半導体基板１
がｐ型の場合、ＬＤＤ領域６は軽くｎ型にドープされた
領域とする。
【００１５】ＬＤＤ領域６を作成した後、多結晶Ｓｉで
形成されたゲート電極４ａ、キャパシタ下部電極４ｂの
表面上にキャパシタ用誘電体膜となる絶縁膜を形成す
る。たとえば、キャパシタ誘電体膜として厚さ５０〜１
００ｎｍ程度の酸化Ｓｉ膜を必要とする場合、半導体基
板を加熱し、ウェット雰囲気中で熱酸化することによ
り、多結晶Ｓｉ層４ａ、４ｂの表面上にシリコン酸化膜
９ａ、９ｂを形成する。
形成されたゲート電極４ａ、キャパシタ下部電極４ｂの
表面上にキャパシタ用誘電体膜となる絶縁膜を形成す
る。たとえば、キャパシタ誘電体膜として厚さ５０〜１
００ｎｍ程度の酸化Ｓｉ膜を必要とする場合、半導体基
板を加熱し、ウェット雰囲気中で熱酸化することによ
り、多結晶Ｓｉ層４ａ、４ｂの表面上にシリコン酸化膜
９ａ、９ｂを形成する。
【００１６】なお、活性領域の半導体基板上にはゲート
酸化膜３が形成されているため、また、単結晶Ｓｉは多
結晶Ｓｉよりも酸化速度が遅いため、ＬＤＤ領域６の上
に形成される酸化膜９ｃはその厚さが多結晶Ｓｉ層上の
酸化膜９ａ、９ｂと較べて薄い。８００〜９００℃のウ
ェット酸化においては、多結晶Ｓｉの酸化膜厚は単結晶
Ｓｉの酸化膜厚の５〜１０倍程度となる。なお、フィー
ルド酸化膜２はその厚さが数百ｎｍと厚いため、このウ
ェット酸化によってはほとんど厚さは変化しない。
酸化膜３が形成されているため、また、単結晶Ｓｉは多
結晶Ｓｉよりも酸化速度が遅いため、ＬＤＤ領域６の上
に形成される酸化膜９ｃはその厚さが多結晶Ｓｉ層上の
酸化膜９ａ、９ｂと較べて薄い。８００〜９００℃のウ
ェット酸化においては、多結晶Ｓｉの酸化膜厚は単結晶
Ｓｉの酸化膜厚の５〜１０倍程度となる。なお、フィー
ルド酸化膜２はその厚さが数百ｎｍと厚いため、このウ
ェット酸化によってはほとんど厚さは変化しない。
【００１７】なお、ウェット酸化に限らず、ドライ酸化
を用いることもできる。ゲート電極としてＳｉ以外の酸
化できる導電材を用いた場合も表面に酸化膜が形成され
る。次に、図２（Ｄ）に示すように、半導体基板表面上
に、たとえば厚さ２００〜４００ｎｍを有する第２の多
結晶Ｓｉ層１１を前述と同様のＣＶＤにより堆積する。
多結晶Ｓｉ層上に高融点金属やそのシリサイドを積層し
てもよい。また、Ｗ等の高融点金属やそのシリサイド等
の導電材で多結晶Ｓｉ層１１を置換してもよい。
を用いることもできる。ゲート電極としてＳｉ以外の酸
化できる導電材を用いた場合も表面に酸化膜が形成され
る。次に、図２（Ｄ）に示すように、半導体基板表面上
に、たとえば厚さ２００〜４００ｎｍを有する第２の多
結晶Ｓｉ層１１を前述と同様のＣＶＤにより堆積する。
多結晶Ｓｉ層上に高融点金属やそのシリサイドを積層し
てもよい。また、Ｗ等の高融点金属やそのシリサイド等
の導電材で多結晶Ｓｉ層１１を置換してもよい。
【００１８】続いて、堆積した多結晶Ｓｉ層１１に不純
物をイオン注入し、所望の導電性を与える。多結晶Ｓｉ
層１１の平坦部分は所望のドーズ量で不純物が添加され
る。不純物の添加は、ＰＯＣｌ3 を用いた熱拡散法で行
っても良い。
物をイオン注入し、所望の導電性を与える。多結晶Ｓｉ
層１１の平坦部分は所望のドーズ量で不純物が添加され
る。不純物の添加は、ＰＯＣｌ3 を用いた熱拡散法で行
っても良い。
【００１９】多結晶Ｓｉ層１１の表面上にノボラック等
のホトレジスト層をスピンコートし、露光、現像するこ
とによってキャパシタの上部電極に対応するレジストパ
ターン１２を作成する。
のホトレジスト層をスピンコートし、露光、現像するこ
とによってキャパシタの上部電極に対応するレジストパ
ターン１２を作成する。
【００２０】図２（Ｅ）に示すように、Ｃｌ2 ＋Ｏ2 混
合ガス、ＣＦ4 ガス、ＳＦ6 ガス等をエッチングガスと
したＲＩＥにより、多結晶Ｓｉ層１１を異方性エッチン
グする。この異方性エッチングにおいて、ＬＤＤ領域６
上のＳｉ酸化膜９ｃ、ゲート電極４ａ上のＳｉ酸化膜９
ａ、フィールド酸化膜２、キャパシタ下部電極４ｂ上の
Ｓｉ酸化膜９ｂはエッチストッパとして機能する。
合ガス、ＣＦ4 ガス、ＳＦ6 ガス等をエッチングガスと
したＲＩＥにより、多結晶Ｓｉ層１１を異方性エッチン
グする。この異方性エッチングにおいて、ＬＤＤ領域６
上のＳｉ酸化膜９ｃ、ゲート電極４ａ上のＳｉ酸化膜９
ａ、フィールド酸化膜２、キャパシタ下部電極４ｂ上の
Ｓｉ酸化膜９ｂはエッチストッパとして機能する。
【００２１】ゲート電極４ａ側壁およびキャパシタ下部
電極４ｂ側壁上には多結晶Ｓｉ領域１１ａ、１１ｂがサ
イドウォールスペーサとして残る。また、レジストパタ
ーン１２下にはキャパシタ上部電極となる多結晶Ｓｉ層
１１が残る。その後、レジストパターン１２はアッシン
グ等によって除去する。残った多結晶Ｓｉ層１１の表面
を酸化してもよい。
電極４ｂ側壁上には多結晶Ｓｉ領域１１ａ、１１ｂがサ
イドウォールスペーサとして残る。また、レジストパタ
ーン１２下にはキャパシタ上部電極となる多結晶Ｓｉ層
１１が残る。その後、レジストパターン１２はアッシン
グ等によって除去する。残った多結晶Ｓｉ層１１の表面
を酸化してもよい。
【００２２】図２（Ｆ）に示すように、基板上方よりｎ
型不純物をイオン注入し、ゲート電極４ａ両側にソース
／ドレイン領域１２、１３を作成する。このイオン注入
により、キャパシタ上部電極やサイドウォールスペーサ
となる多結晶Ｓｉ層１１の上部も同時にドープされる。
型不純物をイオン注入し、ゲート電極４ａ両側にソース
／ドレイン領域１２、１３を作成する。このイオン注入
により、キャパシタ上部電極やサイドウォールスペーサ
となる多結晶Ｓｉ層１１の上部も同時にドープされる。
【００２３】このようにして、活性領域にＬＤＤ構造の
ＭＯＳトランジスタ、フィールド酸化膜上にキャパシタ
を作成することができる。その後、通常の工程を用い、
層間絶縁膜や配線層を形成する。
ＭＯＳトランジスタ、フィールド酸化膜上にキャパシタ
を作成することができる。その後、通常の工程を用い、
層間絶縁膜や配線層を形成する。
【００２４】キャパシタの下部電極、上部電極とも多結
晶Ｓｉによって形成した場合、作成されるキャパシタの
容量−電圧特性は極性によらず対称的なものとすること
ができる。なお、キャパシタの上部電極が下部電極より
も小さい場合を図示したが、キャパシタの上部電極が下
部電極よりも大きいものであってもよい。この場合に
は、図２（Ｆ）の工程後、ゲート電極上の酸化膜９ａを
除去し、高融点金属シリサイドをさらに堆積し、ポリサ
イドゲート電極とすることもできる。
晶Ｓｉによって形成した場合、作成されるキャパシタの
容量−電圧特性は極性によらず対称的なものとすること
ができる。なお、キャパシタの上部電極が下部電極より
も小さい場合を図示したが、キャパシタの上部電極が下
部電極よりも大きいものであってもよい。この場合に
は、図２（Ｆ）の工程後、ゲート電極上の酸化膜９ａを
除去し、高融点金属シリサイドをさらに堆積し、ポリサ
イドゲート電極とすることもできる。
【００２５】以上の説明においては、１つのＭＯＳトラ
ンジスタと１つのキャパシタを作成する場合を図示した
が、実際のアナログＩＣにおいてはＣＭＯＳ回路を採用
することが多い。
ンジスタと１つのキャパシタを作成する場合を図示した
が、実際のアナログＩＣにおいてはＣＭＯＳ回路を採用
することが多い。
【００２６】図３は、ＣＭＯＳアナログＩＣの構成例を
示す。ｐ- 型Ｓｉ基板２１の表面に、ｐ型ウェル２２、
ｎ型ウェル２３を作成する。その後、Ｓｉ基板表面上に
フィールド酸化膜２４を選択酸化によって作成する。フ
ィールド酸化膜２４は、ｐ型ウェル２２内およびｎ型ウ
ェル２３内にそれぞれ活性領域を画定する。ｐ型ウェル
２２にはｎチャネルＭＯＳトランジスタ、ｎ型ウェル２
３内にはｐチャネルＭＯＳトランジスタを作成する。
示す。ｐ- 型Ｓｉ基板２１の表面に、ｐ型ウェル２２、
ｎ型ウェル２３を作成する。その後、Ｓｉ基板表面上に
フィールド酸化膜２４を選択酸化によって作成する。フ
ィールド酸化膜２４は、ｐ型ウェル２２内およびｎ型ウ
ェル２３内にそれぞれ活性領域を画定する。ｐ型ウェル
２２にはｎチャネルＭＯＳトランジスタ、ｎ型ウェル２
３内にはｐチャネルＭＯＳトランジスタを作成する。
【００２７】ｐ型ウェル２２、ｎ型ウェル２３の活性領
域上にはゲート酸化膜２６が形成され、その上に多結晶
Ｓｉのゲート電極２５ｎ、２５ｐが形成される。なお、
これらのゲート電極と同時に、フィールド酸化膜２４の
広い領域上にキャパシタ下部電極２５ｃが形成される。
これらの多結晶Ｓｉ領域２５ｎ、２５ｐ、２５ｃの表面
上には、厚さ５０〜１００ｎｍ程度のＳｉ酸化膜２７が
形成されている。さらに、これらの多結晶Ｓｉ領域２５
ｎ、２５ｐ、２５ｃの側壁上には、多結晶Ｓｉのサイド
ウォールスペーサ２８ｎ、２８ｐ、２８ｄが形成されて
いる。キャパシタ下部電極２５ｃの上部表面のＳｉ酸化
膜２７上には、サイドウォールスペーサと同一工程で形
成された多結晶Ｓｉのキャパシタ上部電極２８ｃが作成
されている。これらの構造は、ｎチャネルＭＯＳトラン
ジスタ、ｐチャネルＭＯＳトランジスタに、図１、図２
を参照して説明した工程と同様の共通の工程で作成する
ことができる。
域上にはゲート酸化膜２６が形成され、その上に多結晶
Ｓｉのゲート電極２５ｎ、２５ｐが形成される。なお、
これらのゲート電極と同時に、フィールド酸化膜２４の
広い領域上にキャパシタ下部電極２５ｃが形成される。
これらの多結晶Ｓｉ領域２５ｎ、２５ｐ、２５ｃの表面
上には、厚さ５０〜１００ｎｍ程度のＳｉ酸化膜２７が
形成されている。さらに、これらの多結晶Ｓｉ領域２５
ｎ、２５ｐ、２５ｃの側壁上には、多結晶Ｓｉのサイド
ウォールスペーサ２８ｎ、２８ｐ、２８ｄが形成されて
いる。キャパシタ下部電極２５ｃの上部表面のＳｉ酸化
膜２７上には、サイドウォールスペーサと同一工程で形
成された多結晶Ｓｉのキャパシタ上部電極２８ｃが作成
されている。これらの構造は、ｎチャネルＭＯＳトラン
ジスタ、ｐチャネルＭＯＳトランジスタに、図１、図２
を参照して説明した工程と同様の共通の工程で作成する
ことができる。
【００２８】なお、ゲート電極の両側には、ＬＤＤ構造
のソース／ドレイン領域２９ｎ、２９ｐがイオン注入に
よって形成される。このイオン注入を行なう際には、イ
オン注入用のレジストマスクを形成し、所望領域にのみ
イオン注入を行なう。
のソース／ドレイン領域２９ｎ、２９ｐがイオン注入に
よって形成される。このイオン注入を行なう際には、イ
オン注入用のレジストマスクを形成し、所望領域にのみ
イオン注入を行なう。
【００２９】絶縁ゲート電極構造およびキャパシタを覆
うように、ＳｉＯ2 、ホスホシリケートガラス（ＰＳ
Ｇ）、ボロホスホシリケートガラス（ＢＰＳＧ）等で形
成された層間絶縁膜３０が形成されている。ソース／ド
レイン領域およびキャパシタ上部電極に対応する位置
に、コンタクトホールが形成され、電極３２ｎ、３２
ｐ、３２ｃが形成され、ソース／ドレイン領域２９ｎ、
２９ｐ、キャパシタ上部電極２８ｃにそれぞれ接続され
る。図示しないが、キャパシタ下部電極２５ｃの延長部
分にもコンタクトホールを介して電極が形成される。
うように、ＳｉＯ2 、ホスホシリケートガラス（ＰＳ
Ｇ）、ボロホスホシリケートガラス（ＢＰＳＧ）等で形
成された層間絶縁膜３０が形成されている。ソース／ド
レイン領域およびキャパシタ上部電極に対応する位置
に、コンタクトホールが形成され、電極３２ｎ、３２
ｐ、３２ｃが形成され、ソース／ドレイン領域２９ｎ、
２９ｐ、キャパシタ上部電極２８ｃにそれぞれ接続され
る。図示しないが、キャパシタ下部電極２５ｃの延長部
分にもコンタクトホールを介して電極が形成される。
【００３０】これらの電極を覆い、さらに層間絶縁膜３
４が形成されている。なお、この層間絶縁膜３４にビア
ホールを形成し、さらに上部配線層を形成することもで
きる。このようにして、フィールド酸化膜上にキャパシ
タを有するＣＭＯＳアナログＩＣを作成することができ
る。
４が形成されている。なお、この層間絶縁膜３４にビア
ホールを形成し、さらに上部配線層を形成することもで
きる。このようにして、フィールド酸化膜上にキャパシ
タを有するＣＭＯＳアナログＩＣを作成することができ
る。
【００３１】ＭＯＳトランジスタのサイドウォールスペ
ーサを多結晶Ｓｉで作成することにより、キャパシタ上
部電極作成用工程を簡単化することができる。なお、サ
イドウォールスペーサおよびキャパシタ上部電極を多結
晶Ｓｉ以外の導電材料で形成することも可能である。ま
た、同等の工程、構造により、デジタルＩＣ等の他の半
導体装置を作成することもできる。
ーサを多結晶Ｓｉで作成することにより、キャパシタ上
部電極作成用工程を簡単化することができる。なお、サ
イドウォールスペーサおよびキャパシタ上部電極を多結
晶Ｓｉ以外の導電材料で形成することも可能である。ま
た、同等の工程、構造により、デジタルＩＣ等の他の半
導体装置を作成することもできる。
【００３２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
活性領域にＭＯＳトランジスタ、フィールド酸化膜上に
キャパシタを有する半導体装置を簡略化した工程で製造
することができる。
活性領域にＭＯＳトランジスタ、フィールド酸化膜上に
キャパシタを有する半導体装置を簡略化した工程で製造
することができる。
【図１】 本発明の実施例による半導体装置の製造工程
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図２】 本発明の実施例による半導体装置の製造工程
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図３】 本発明の他の実施例による半導体装置の断面
図である。
図である。
１ 半導体基板、 ２ フィールド酸化膜、 ３ ゲー
ト酸化膜、 ４ 多結晶Ｓｉ層（ゲート電極、キャパシ
タ下部電極）、 ５ レジストパターン、 ６ＬＤＤ領
域、 ９ 酸化膜、 １１ 多結晶Ｓｉ層（サイドウォ
ールスペーサ、キャパシタ上電極）、 １２ レジスト
パターン
ト酸化膜、 ４ 多結晶Ｓｉ層（ゲート電極、キャパシ
タ下部電極）、 ５ レジストパターン、 ６ＬＤＤ領
域、 ９ 酸化膜、 １１ 多結晶Ｓｉ層（サイドウォ
ールスペーサ、キャパシタ上電極）、 １２ レジスト
パターン
Claims (4)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成され、活性領域を画定す
るフィールド酸化膜と、 前記活性領域上に形成され、ゲート酸化膜と第１多結晶
Ｓｉ層を含む絶縁ゲート構造と、 前記フィールド酸化膜上に形成され、前記第１多結晶Ｓ
ｉ層とほぼ同じ厚さの第２多結晶Ｓｉ層を含むキャパシ
タ下部電極と、 前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面
に形成された絶縁膜と、 前記第１多結晶Ｓｉ層と前記第２多結晶Ｓｉ層との表面
の絶縁膜の側壁上に形成されたサイドウォール導電体領
域と、 前記第２多結晶Ｓｉ層の上部表面上に形成され、前記導
電体領域と同一材料で形成されたキャパシタ上部電極と
を含む半導体装置。 - 【請求項２】 前記絶縁膜はＳｉの熱酸化膜であり、前
記導電体は多結晶Ｓｉ、高融点金属、または高融点金属
シリサイドである請求項１記載の半導体装置。 - 【請求項３】 主表面上にゲート酸化膜とフィールド酸
化膜を有する半導体基板上に多結晶ないしアモルファス
Ｓｉ層を堆積する工程と、 前記多結晶ないしアモルファスＳｉ層をパターニング
し、ゲート酸化膜上にゲート電極、フィールド酸化膜上
にキャパシタ下部電極を形成する工程と、 前記ゲート電極および前記キャパシタ下部電極の表面上
に絶縁膜を形成する工程と、 前記絶縁膜を覆って半導体基板上に導電体層を堆積する
工程と、 前記導電体層をマスクを用いて異方性エッチングし、前
記ゲート電極および前記キャパシタ下部電極の側壁上に
サイドウォール領域、前記キャパシタ下部電極の上方に
キャパシタ上部電極を残すエッチング工程とを含む半導
体装置の製造方法。 - 【請求項４】 前記絶縁膜を形成する工程は熱酸化工程
を含み、前記導電体層を堆積する工程は多結晶Ｓｉない
しアモルファスＳｉをＣＶＤで堆積する工程を含む請求
項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130793A JPH08330511A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置とその製造方法 |
| US08/654,833 US5698463A (en) | 1995-05-29 | 1996-05-29 | Semiconductor IC with FET and capacitor having side wall spacers and manufacturing method thereof |
| US08/906,309 US5825058A (en) | 1995-05-29 | 1997-08-05 | Semiconductor IC with FET and capacitor having side wall spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130793A JPH08330511A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004004980A Division JP2004153297A (ja) | 2004-01-13 | 2004-01-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330511A true JPH08330511A (ja) | 1996-12-13 |
Family
ID=15042830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130793A Pending JPH08330511A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5698463A (ja) |
| JP (1) | JPH08330511A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228527B1 (ko) * | 1996-12-16 | 1999-11-01 | 윤종용 | 반도체 장치의 캐패시터 및 그 제조방법 |
| KR100289490B1 (ko) * | 1998-07-01 | 2001-11-22 | 박종섭 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804488A (en) * | 1995-08-24 | 1998-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a tungsten silicide capacitor having a high breakdown voltage |
| JPH11195753A (ja) * | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| KR100319621B1 (ko) * | 1999-05-14 | 2002-01-05 | 김영환 | 혼성신호 반도체 소자의 제조방법 |
| DE19940317C2 (de) * | 1999-08-25 | 2001-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung integrierter Schaltungen mit Transistoren und weiteren Halbleiterelementen |
| KR100395765B1 (ko) * | 2001-02-02 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| JP2002280459A (ja) | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
| KR100613352B1 (ko) * | 2004-12-30 | 2006-08-21 | 동부일렉트로닉스 주식회사 | Ｒｆ 모스 반도체 소자의 제조 방법 |
| US7645660B2 (en) * | 2005-12-21 | 2010-01-12 | Stmicroelectronics, Inc. | Method for manufacturing high-stability resistors, such as high ohmic poly resistors, integrated on a semiconductor substrate |
| US7510922B2 (en) * | 2006-01-26 | 2009-03-31 | Freescale Semiconductor, Inc. | Spacer T-gate structure for CoSi2 extendibility |
| CN102110646A (zh) * | 2009-12-29 | 2011-06-29 | 比亚迪股份有限公司 | 一种nmos器件及其制作方法 |
| CN106298658A (zh) * | 2015-05-13 | 2017-01-04 | 北大方正集团有限公司 | 双层多晶硅cmos的制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| US4419812A (en) * | 1982-08-23 | 1983-12-13 | Ncr Corporation | Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor |
| JPS61174744A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 集積回路装置およびその製造方法 |
| US4753898A (en) * | 1987-07-09 | 1988-06-28 | Motorola, Inc. | LDD CMOS process |
| US5173437A (en) * | 1991-08-01 | 1992-12-22 | Chartered Semiconductor Manufacturing Pte Ltd | Double polysilicon capacitor formation compatable with submicron processing |
| US5218511A (en) * | 1992-06-22 | 1993-06-08 | Vlsi Technology, Inc. | Inter-silicide capacitor |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
-
1995
- 1995-05-29 JP JP7130793A patent/JPH08330511A/ja active Pending
-
1996
- 1996-05-29 US US08/654,833 patent/US5698463A/en not_active Expired - Lifetime
-
1997
- 1997-08-05 US US08/906,309 patent/US5825058A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228527B1 (ko) * | 1996-12-16 | 1999-11-01 | 윤종용 | 반도체 장치의 캐패시터 및 그 제조방법 |
| KR100289490B1 (ko) * | 1998-07-01 | 2001-11-22 | 박종섭 | 단차성 절연막을 가지는 반도체 장치의 형성 방법 |
| JP2006173438A (ja) * | 2004-12-17 | 2006-06-29 | Yamaha Corp | Ｍｏｓ型半導体装置の製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698463A (en) | 1997-12-16 |
| US5825058A (en) | 1998-10-20 |
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