JP2002539638A - Ｍｉｓ電界効果型トランジスタの製造方法 - Google Patents

Ｍｉｓ電界効果型トランジスタの製造方法

Info

Publication number
JP2002539638A
JP2002539638A JP2000606042A JP2000606042A JP2002539638A JP 2002539638 A JP2002539638 A JP 2002539638A JP 2000606042 A JP2000606042 A JP 2000606042A JP 2000606042 A JP2000606042 A JP 2000606042A JP 2002539638 A JP2002539638 A JP 2002539638A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
manufacturing
gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000606042A
Other languages
English (en)
Inventor
ハー モントレー アンドレアス
シュミッツ ユリアーン
ハー ウーレー ピエール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2002539638A publication Critical patent/JP2002539638A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 ＭＩＳＦＥＴを有する半導体装置の製造方法において、第１導電型の能動領域４を半導体本体１の表面２に規定し、この能動領域４上にパターン化層６，７を形成し、このパターン化層を、後の処理工程で設けるべきＭＩＳＦＥＴゲート１９，２１の領域を規定するとともに半導体本体１における第２導電型のソース領域１１及びドレイン領域１２の形成中にマスクとして作用するダミーゲートとする。次の工程で、パターン化層を被覆するのに充分に厚い誘電体層１４を設け、この誘電体層１４を、形成すべきゲートの領域におけるパターン化層まで、厚さの一部分に亙ってＣＭＰのような材料除去処理により除去し、誘電体層１４をマスクとして用いて、不純物を凹所１５を介して半導体本体１のチャネル領域１３内に導入し、ゲート誘電体１９を形成する絶縁層１８を被着し、この絶縁層上に導電層２０を被着して凹所を充填し、この導電層をトランジスタのゲート導体２１に整形する。

Description

【発明の詳細な説明】
【０００１】 本発明は、半導体装置の半導体本体にその表面でトランジスタが設けられ、こ
のトランジスタは半導体本体の表面で、ゲート誘電体によりチャネル領域から絶
縁されたある領域のゲートを有するようにした当該半導体装置の製造方法であっ
て、この方法によって、表面に隣接する第１導電型の能動領域を半導体本体内に
規定し、後の処理工程で設けるべき予定のゲートの領域を規定するパターン化層
を被着し、その後誘電体層を被着し、前記パターン化層を除去することにより予
定のゲートの領域で前記誘電体層に凹所を設け、その後誘電体層をマスクとして
用いることにより自己整合法で不純物を前記凹所を介して半導体本体のチャネル
領域内に導入し、トランジスタのゲート誘電体を構成する絶縁層を被着し、この
絶縁層上に導電層を被着し、これにより前記凹所を充填し、この導電層をトラン
ジスタのゲートに整形する半導体装置の製造方法に関するものである。
【０００２】 上述した種類の半導体装置の製造方法は米国特許第 5,773,348号明細書に記載
されており、既知である。この既知の方法では、積層パッドの酸化物／窒化物層
が半導体本体の表面上に形成され、この積層パッドの酸化物／窒化物層上にパタ
ーン化されたホトレジスト層が被着され、このホトレジスト層が、予定のゲート
の領域（以後、予定のゲート領域とも称する）を形成している。積層パッドの酸
化物／窒化物層上には酸化物層が選択的に堆積され、その後パターン化されたホ
トレジスト層が除去される。次のイオン注入処理で、酸化物層をイオン注入マス
クとして用いることにより、不純物が予定のゲート領域を介して半導体本体内に
導入され、これにより、半導体本体に耐パンチスルー不純物領域を設けている。
次に、窒化物のスペーサが予定のゲート領域内で酸化物層の側壁に形成され、同
じ領域内で積層パッドの酸化物／窒化物層が除去される。次に、予定のゲート領
域内にゲート酸化物層が被着され、これに続いて予定のゲート領域を充填する非
晶質シリコン層が堆積され、この非晶質シリコン層がトランジスタのゲートに整
形される。最後に、酸化物層及びその下側の積層パッドの酸化物／窒化物層が除
去され、７５０〜９００℃の程度の温度での２段階アニーリング処理を含む自己
整合珪化物処理を行なって自己整合された接点と浅い接合のソース及びドレイン
領域とを形成している。
【０００３】 不純物を半導体本体の表面に設けた化学源からの拡散により、又はイオン注入
により半導体本体中に導入する双方の場合、約９００℃の高さの温度での高温ア
ニーリング処理を行なう必要がある。
【０００４】 この既知の方法には、ゲートの形成及び予定のゲート領域を介する半導体本体
中への不純物の導入がソース領域及びドレイン領域の形成前に、従って、高温の
２段階アニーリング処理の前に行なわれるという欠点がある。ゲートはこの高温
のアニーリング処理に曝される為、この処理と両立するゲート材料の選択に厳し
い制限が課せられる。更に、高温アニーリング処理は、パンチスルー抑圧のため
に半導体本体中に局部的に導入された不純物を悪い方向に再分布させもする。
【０００５】 本発明の目的は、通常のＣＭＯＳ処理の流れにおいてこの処理と両立するゲー
ト材料の選択性に関する融通性を高め、不純物を予定のゲート領域を介して半導
体本体中に局部的に導入するも、この導入された不純物を後の処理工程で悪い方
向に再分布させないようにした、頭書に記載した種類の半導体装置の製造方法を
提供せんとするにある。
【０００６】 この本発明の目的を、本発明によれば、半導体本体中に第２導電型のソース領
域及びドレイン領域を形成する際にマスクとして作用するとともに耐熱性材料よ
り成る前記パターン化層を被着し、その後、前記誘電体層を、前記パターン化層
を被覆するのに充分な厚さで被着し、材料除去処理により、前記パターン化層が
露出されるまで前記誘電体層をその厚さの一部に亙って除去し、次に、このパタ
ーン化層を除去することにより達成する。
【０００７】 本発明による上述した手段によれば、ゲートや、予定のゲート領域における凹
所を介して半導体本体中に局部的に導入した不純物が、トランジスタのソース領
域及びドレイン領域の形成と関連するアニーリング処理の高温に曝されないよう
にする。従って、処理と両立するゲート材料の使用に関する融通性がかなり増大
し、局部的に導入された不純物の再分布が防止される。
【０００８】 予定のゲート領域は、トランジスタのソース領域及びドレイン領域の後の形成
と関連するアニーリング処理の高温に耐える耐熱性材料より成るパターン化層を
堆積することにより規定する。パターン化層を除去する前に、比較的厚肉の誘電
体層を、パターン化層を被覆するのに充分な厚さで被着する。次に、パターン化
層が露出するまで、例えば、化学‐機械的な研摩により誘電体層をその厚さの一
部に亙って除去し、このパターン化層を選択エッチングにより除去し、これによ
り予定のゲート領域で誘電体層に凹所を設ける。このパターン化層の除去後、半
導体本体を汚染から保護するために半導体本体の表面に被着するのが有利な例え
ば、酸化シリコンより成る表面層を除去するために、ディップ（浸潤）エッチン
グを行なうことができる。次に、誘電体層をマスクとして用いる自己整合法で、
不純物を凹所を介して半導体本体のチャネル領域内に導入する。不純物の導入後
に又は導入前に、トランジスタのゲート誘電体を構成する絶縁層を被着する。次
に、凹所を充填する導電層を被着し、この導電層をトランジスタのゲートに整形
する。
【０００９】 不純物は、一般には２段階の拡散処理により半導体本体のチャネル領域内に導
入することができる。まず最初、不純物を、気相堆積工程により、又は所望の不
純物を含む層を半導体本体の表面に被覆することによりこの表面上又はその付近
に位置させる。これに続いて、不純物を拡散により半導体本体中に更にドライブ
インさせるために、アニーリング処理を行なう。拡散処理の代りにイオン注入を
行なうこともできる。所望の不純物はまず最初にイオン化され、次に、電界又は
磁界により代表的に１〜５００ＫｅＶの範囲内の高エネルギーレベルに加速され
る。加速された高エネルギーイオンのビームが半導体本体の表面に当り、その露
出領域に侵入する。この侵入は代表的に表面下１μｍよりも少なく、イオン注入
中、結晶格子にかなりの損傷を与える。従って、結晶格子の損傷を回復させると
ともに注入された不純物を活性化するために、アニーリング処理が必要となる。
【００１０】 イオン注入は、半導体本体中に導入される不純物の数を正確に制御する能力が
ある為、拡散よりも好ましい。更に、イオン注入は、拡散によるよりも横方向分
布を少なくして不純物を半導体本体中に導入する為、寸法の小さい半導体装置を
製造しうるようにする。
【００１１】 チャネル長が約２μｍよりも短いＭＯＳトランジスタの場合、短チャネル効果
が半導体装置の動作に関して重要な役割を奏するようになる。この点で、特に、
パンチスルー及び短チャネルしきい値電圧シフトとして知られた短チャネル効果
が主要なものとなる。
【００１２】 パンチスルーは、ソース領域及びドレイン領域の空乏領域の侵入と関連する現
象である。すなわち、チャネル長が短くなってもチャネル領域のドーピングが一
定に保たれている場合には、チャネルが短くなるにつれ、空乏領域のエッジ間の
スペースが小さくなる。チャネル長がソース領域及びドレイン領域の空乏領域の
幅の合計にほぼ等しくなると、パンチスルーが生じる。
【００１３】 チャネル長が約２μｍよりも短くなると、しきい値電圧はチャネルが長い場合
のしきい値電圧の値よりも低い値にシフトするということを、実験により確かめ
た。この効果は短チャネルしきい値電圧シフトと称されている。ソース領域及び
ドレイン領域によって誘起される、ゲートの下側のチャネル領域内の空乏電荷の
割合は、長チャネルトランジスタにとって無意味なものであるが、チャネル長が
ソース及びドレイン領域の空乏領域の幅の合計に近い短チャネルトランジスタに
とっては重大となる。従って、反転を生ぜしめるのに電荷を少なくする必要があ
り、しきい値電圧が減少される。
【００１４】 上述した根拠に基づいて、短チャネルトランジスタのチャネル領域に、しきい
値電圧補正及びパンチスルー抑圧のための不純物領域を設けるのが有利である。
これらの効果を達成させるためには一般に、ゲートの下側のチャネル領域内の半
導体本体のドーピング量を増大させる必要がある。しきい値電圧補正及びパンチ
スルー抑圧の双方又はいずれか一方のための不純物は、半導体本体の表面に対し
ほぼ垂直な方向でチャネル領域内に注入することができる。しかし、結晶方向及
び結晶面に沿う不純物のチャネリングを防止するためには、注入に先立って半導
体本体を傾けることにより、不純物を半導体本体の表面の法線に対し数度、例え
ば、７度の僅かな角度でチャネル領域内に注入するのが有利である。パンチスル
ー抑圧のための不純物は一般に、しきい値電圧の増大にもつながる。
【００１５】 従って、しきい値電圧補正及びパンチスルー抑圧の双方又はいずれか一方のた
めの不純物は、半導体本体の表面に隣接する能動領域の規定後で、半導体本体の
全表面を被覆するゲート酸化物層の被着後に注入する。このようにすることによ
り、注入された不純物は全能動領域に亙って横方向に分布され、半導体本体の表
面に隣接する領域にソース及びドレイン領域を後に形成するのにカウンタードー
ピングが必要となる。ソース領域及びドレイン領域を形成するためのカウンター
ドーピングの必要性は、本発明の方法により上述した不純物を凹所を介してトラ
ンジスタのチャネル領域のみに局部的に注入することにより回避される。
【００１６】 しきい値電圧補正及びパンチスルー抑圧の双方又はいずれか一方のための不純
物を、半導体本体の表面に対しほぼ垂直に、又はこの表面の法線に対し数度の僅
かな角度で凹所を介して注入する場合には、チャネル領域に実際にその全長に亙
ってイオン注入され、これによりチャネル長の範囲全体に亙ってしきい値電圧を
増大させる。従って、短チャネルトランジスタが公称しきい値電圧で動作しうる
ように、長チャネルトランジスタ及び短チャネルトランジスタの双方を有する半
導体装置に対する処理の流れを最適化すれば、長チャネルトランジスタは必然的
により高いしきい値電圧を得る。チャネル領域に部分的にのみ、すなわち、その
エッジにのみ不純物を与え、従って、長チャネルトランジスタに対するしきい値
電圧の増大を無くすためには、半導体本体の表面の法線に対し鋭角で不純物を注
入するのが有利である。不純物をチャネル領域内に注入しうる最大角度は、誘電
体層における凹所の縦横比に依存すること明らかである。
【００１７】 耐熱性材料より成り、予定のゲート領域を規定するパターン化層は、例えば、
窒化シリコン又は酸化アルミニウムを有しうる。しかし、処理の流れを通常のＣ
ＭＯＳ処理に合わせるためには、被着するパターン化層はシリコンを有するよう
にするのが有利である。この点で、多結晶シリコン、可能ならば非晶質シリコン
又はGex Si1-x を用いることができる。ここに、ゲルマニウムの割合ｘは０及び
１間の範囲内にある。
【００１８】 誘電体層の化学‐機械的な研摩（ＣＭＰ）を停止させる瞬時は、パターン化層
がシリコンより成る場合には、一層重要となる。ＣＭＰ処理があまりにも早く停
止されると、酸化物の残留物がパターン化層上に残り、これがパターン化層の後
の除去を妨げる。ＣＭＰ処理があまりにも長く行なわれると、予定のゲートの高
さの規定に悪影響を及ぼす。この高さ規定の処理を改善するためには、パターン
化層を、シリコンを有する第１副層と、その上面上の第２副層とを含む二重層と
して被着し、前記第２副層は、シリコンよりも材料除去処理に対する抵抗が大き
く、誘電体層に対して選択的にエッチングしうる材料を以て構成するのが好まし
い。従って、第２副層は、誘電体層の除去中エッチングストッパ層として作用す
る。この点で、第２副層として窒化シリコンを被着し、誘電体層として酸化シリ
コンを被着するのが有利である。或いはまた、窒化シリコンの代りに酸化アルミ
ニウムを用いるか、又は酸化シリコンの代りにＢＰＳＧ（ホウリンケイ酸塩ガラ
ス）を用いるか、又はこれらの双方を行なうことができる。第２副層は第１副層
から選択的に除去し、その後第１副層を選択的に除去する。不純物を凹所を介し
て半導体本体のチャネル領域中に導入し、ゲート誘電体を形成する絶縁層を被着
した後、導電層を被着し、これにより凹所を充填する。トランジスタのゲート構
造を小型にするためには、絶縁層又は誘電体層が露出するまで、導電層をマスク
レスにより（マスクを用いずに）除去することにより、この導電層をゲートに整
形するのが好ましい。導電層の上述したマスクレス除去は、化学‐機械的な研摩
（ＣＭＰ）により達成するのが好ましい。その後の絶縁層のマスクレス除去は必
要ではないが、絶縁層が高誘電率の材料を有する場合には、行なうのが有利であ
る。
【００１９】 トランジスタのゲート、従って、このゲートを形成する導電層は、通常の多結
晶シリコンの代りに金属を有するのが有利である。金属は、多結晶シリコンと相
違して、本質的にその抵抗値が低く、有害な空乏効果を被らない。この点で、ア
ルミニウム、タングステン、銅又はモリブデンのような低抵抗金属を被着するの
が有利である。金属を用いる場合には、導電層を、接着層及び障壁層の双方又は
いずれか一方として作用する層の上面上に、金属を有する層を設けたものを含む
二重層として被着するのが好適である。この点で、チタニウム（Ti）を接着層と
して、窒化チタニウム（TiＮ）又はタングステンチタニウム（TiＷ）を障壁層と
して被着することができる。従来の方法で金属ゲートを被着すると、トランジス
タのソース領域及びドレイン領域の形成と関連するアニーリング処理の高温に曝
された際に、ゲートがアルミニウムの場合ゲートを溶融させるか、或いは金属ゲ
ートとゲート誘電体との間に有害な相互作用を生ぜしめることに注意すべきであ
る。本発明の方法では、ゲートは、一旦形成されると、処理の流れの後の工程で
高温に曝されない。
【００２０】 トランジスタの性能を改善するためには、ゲート誘電体として、従ってゲート
誘電体を形成するための絶縁層として、酸化シリコンの誘電率(ε≒４)よりも高
い誘電率を有する誘電体材料を被着するのが有利である。この点で、酸化タンタ
ル（Ta2 Ｏ5 ；ε≒２０〜２５）、酸化アルミニウム（Al2 Ｏ3 ；ε≒１０）又
は窒化シリコン（Si3 Ｎ4 ；ε≒７）を被着するのが有利である。その理由は、
これらの材料は化学蒸着法（ＣＶＤ）により均一に且つ再現可能に堆積しうる為
である。誘電率の高い材料より成るゲート誘電体を従来の方法で被着させると、
トランジスタのソース領域及びドレイン領域の形成と関連するアニーリング処理
の高温に曝されるとこの材料の誘電特性が劣化するおそれがある。本発明の方法
では、ゲートは、一旦形成されると、処理の流れの後の工程で高温に曝されるこ
とがない。
【００２１】 本発明の上述した観点及びその他の観点は、図面に示す実施例に関する以下の
説明から明らかとなるであろう。 以後、１つのトランジスタに基づいて本発明を示すも、本発明は、それ自体既
知のＣＭＯＳ及びＢＩＣＭＯＳ集積回路の製造に適用して有利であること、当業
者にとって明らかである。 図１〜９は、本発明による方法の第１実施例を用いて、トランジスタを有する
半導体装置を製造する順次の工程を、線図的断面図で示す。
【００２２】 図１を参照するに、第１導電型の半導体本体１、本例では、例えばｐ導電型の
シリコン本体の表面２に、半導体本体１内で少なくとも部分的に凹所があけられ
た比較的厚肉のフィールド酸化物絶縁領域３を設け、この絶縁領域３により、本
例ではＮＭＯＳ型のトランジスタを製造すべき能動領域４を規定する。厚肉酸化
物の絶縁領域３はＬＯＣＯＳ(LOCal Oxidation of Silicon)又はＳＴＩ(Shallow
Trench Isolation)により通常のようにして形成する。引続き、半導体本体１の
表面２に、例えばシリコン酸化物より成る層５を設け、この層をパターン化層８
で被覆し、このパターン化層により、後の処理工程で設けるべき予定のゲートの
領域を規定する。この領域を以後、予定のゲート領域と称する。本例では、例え
ば、燐又は可能ならば硼素のようなドーパントをドーピングしうる多結晶シリコ
ンより成る第１副層６と、その上面上の、例えば、窒化シリコンより成る第２副
層７とを有する二重層を堆積し、この二重層を通常のホトリソグラフィー技術で
パターン化することにより、パターン化層８を得る。窒化シリコンの代りに、例
えば酸化アルミニウムのような他のいかなる適切な材料を用いるか、又は複数の
材料の組合せを用いることができる。又、非晶質シリコン又はGex Si1-x を多結
晶シリコンの代りに用いることができる。ここに、ｘは０と１との間の範囲内に
あるゲルマニウムの割合を示す。パターン化層は、多結晶シリコン、非晶質シリ
コン、又はGex Si1-x より成る単一層とするか、例えば、窒化シリコン又は酸化
アルミニウムのような他のいかなる適切な耐熱性材料とすることもできることに
注意すべきである。更に、層５を存在させることは、半導体本体を汚染から保護
するためには有利であるが、必ずしも必要ではない。パターン化層８を被着した
後、このパターン化層８をフィールド酸化物絶縁領域３と一緒にマスクとして用
いて、比較的僅かなドーズ量の、例えば燐又は砒素を自己整合でイオン注入する
ことにより第２導電型（反対導電型）、本例では、ｎ導電型のソース／ドレイン
拡張部９をパターン化層８の両側に形成する。
【００２３】 次に、例えば、酸化シリコン層を堆積し、これに異方性のエッチバックを行な
うような既知の方法で、パターン化層８に側壁スペーサ１０を設ける(図２)。こ
れらの側壁スペーサ１０を形成した後、フィールド酸化物絶縁領域３をパターン
化層８及び側壁スペーサ１０と一緒にマスクとして用いて、多量のドーズ量の、
例えば、燐又は砒素を自己整合でイオン注入することにより、第２導電型、本例
では、ｎ導電型で高ドーズ量のソース領域１１及びドレイン領域１２を側壁スペ
ーサ１０の両側に形成する。チャネル領域１３は、拡張されたソース領域１１，
９及び拡張されたドレイン領域１２，９により囲まれている。
【００２４】 図３を参照するに、本例では酸化シリコンより成る比較的厚肉の誘電体層１４
を、パターン化層８を被覆するのに充分な厚さで被着する。ＰＳＧ（リンケイ酸
塩ガラス）又はＢＰＳＧ（ホウリンケイ酸塩ガラス）のような他の適切な電気絶
縁材料をも同様に用いることができること明らかである。
【００２５】 次に、パターン化層８が露出するまで誘電体層１４をその厚さの一部分に亙っ
て除去する(図４)。この処理は例えば、化学‐機械的な研摩（ＣＭＰ）により、
例えば、市販のスラリーを用いて達成することができる。この材料除去処理中、
本例では、窒化シリコンより成る第２副層７がストッパ層として作用する。
【００２６】 次の工程(図５)では、例えば、温めた燐酸及び硫酸の混合液を用いる湿式エッ
チングにより、本例では窒化シリコンより成る第２副層７を誘電体層１４及び側
壁スペーサ１０（本例では、層１４及びスペーサ１０の双方は酸化シリコンより
成っている）に対して選択的に除去する。このようにして、誘電体層１４に凹所
１５を設ける。
【００２７】 図６を参照するに、第１副層６及び層５を２つの別々のエッチング工程で除去
する。本例では多結晶シリコンより成る第１副層６は、例えば温めたＫＯＨ溶液
を用いる湿式エッチングにより又は、例えばＨBr／Cl2 の混合ガスを用いるプラ
ズマエッチングにより選択的に除去しうる。本例では酸化シリコンより成る層５
は、ＨＦを用いる湿式エッチングにより除去しうる。次の工程で、誘電体層１４
をマスクとして用いて、例えば硼素（Ｂ）のようなｐ導電型不純物を凹所１５を
介して自己整合法で半導体本体１のチャネル領域１３内に導入することにより、
このチャネル領域１３に第１導電型、本例では、ｐ導電型の不純物領域１６を設
ける。この不純物領域１６は、例えば、ＮＭＯＳトランジスタのしきい値電圧を
補正する浅い領域として、又は、ＮＭＯＳトランジスタの拡張されたソース領域
１１，９及び拡張されたドレイン領域１２，９間のパンチスルーを抑圧する深い
領域として、又は、これらの双方として与えることができる。ｐ導電型不純物を
半導体本体１内に導入するのは、半導体本体１の表面２に設けた化学源からの拡
散により達成しうる。しかし、前述した理由で、ｐ導電型不純物は矢印１７で示
すようなイオン注入により導入するのが好ましい。この点で硼素を約２・１０13 原子／cm2 のドーズ量で約２０〜６０ＫｅＶの範囲内のエネルギーで注入するこ
とができる。同様な理由で、燐（Ｐ）イオン又は砒素（As）イオンをＰＭＯＳト
ランジスタ内に注入しうることは、当業者にとって明らかである。例えば燐は約
２・１０13原子／cm2 のドーズ量で約１００〜１３０ＫｅＶの範囲内のエネルギ
ーで注入することができ、砒素は約２・１０13原子／cm2 のドーズ量で約１８０
〜２４０ＫｅＶの範囲内のエネルギーで注入することができる。イオン注入は半
導体本体１の表面２に対しほぼ垂直な方向で行なうことができる。しかし、結晶
方向及び結晶面に沿う不純物のチャネリングを防止するために、イオン注入前に
半導体本体１を傾けることにより、半導体本体１の表面２の法線に対し数度、例
えば、７度の僅かな角度でイオン注入を行なうのが有利である。しきい値電圧を
補正するための浅い領域及びパンチスルーを抑圧するための深い領域は、異なる
エネルギーで行なう２回の注入工程で形成するか、或いは同じエネルギーでの１
回の注入工程で同時に形成することができることに注意すべきである。
【００２８】 図７に示すように、露出したすべての表面上に絶縁層１８を設け、トランジス
タのゲート誘電体１９を形成する。この絶縁層１８は酸化シリコンを以て構成す
ることができるも、誘電率が酸化シリコンの誘電率よりも高い、酸化タンタル、
酸化アルミニウム又は窒化シリコンのような誘電体材料の方が、より一層好まし
い。ゲート誘電体１９に対し酸化シリコンを被着する必要がある場合には、これ
を例えば、シリコンの化学蒸着又は熱酸化法により行なうことができる。誘電率
が高い材料である酸化タンタル、酸化アルミニウム及び窒化シリコンは例えば、
化学蒸着法（ＣＶＤ）により被着しうる。
【００２９】 パンチスルー抑圧及びしきい値電圧補正の双方又はいずれか一方のための上述
したイオン注入は、絶縁層１８を被着した後にも同様に行なうことができること
に注意すべきである。半導体本体の表面に存在する、例えば、酸化シリコンより
成る薄肉層はイオン注入の特性を改善することが知られている。しかし、絶縁層
１８が、誘電率の高い誘電体材料より成っている場合には、約９００℃程度の高
さの温度でイオン注入と関連して行なう高温アニール処理により、被着材料の誘
電特性を低下させることができる。
【００３０】 図８を参照するに、絶縁層１８上に通常のようにして導電層２０を被着し、こ
れにより予定のゲート領域における凹所１５を充填する。導電層２０としては、
多結晶シリコン、可能ならば非晶質シリコン又はGex Si1-x を用いることができ
るも、この導電層は、アルミニウム、タングステン、銅又はモリブデンのような
金属或いはこれら金属の組合せを有するのが好ましい。この導電層２０は、接着
層及び障壁層の双方又はいずれか一方として作用する層の上面上に、アルミニウ
ム、タングステン、銅又はモリブデンのような金属或いはこれら金属の組合せを
有する層を設けたものから成る二重層として被着することもできることに注意す
べきである。この点で、Tiを接着層として、TiＮ又はTiＷを障壁層として被着す
ることができる。
【００３１】 次の工程(図９)では、導電層２０をトランジスタのゲート２１に整形する。こ
れは、例えば、特大のマスクを用いるエッチングにより行なうことができる。こ
の場合、ゲート２１の導電材料は、図７に示す凹所１５を越えて、絶縁層１８が
被覆されている誘電体層１４上に広がる。しかし、マスクレス（マスクを用いな
い）処理で絶縁層１８が露出するまで導電層２０を除去し、これにより誘電体層
１４の凹所内のゲート２１を形成するのが好ましい。絶縁層１８の追加のマスク
レス除去（その結果を図９に示す）は必要ではないが、絶縁層１８が高誘電率の
材料を有する場合には有益である。導電層２０又は導電層２０と絶縁層１８との
双方のマスクレス除去は、例えば、化学‐機械的な研摩（ＣＭＰ）により、例え
ば、市販のスラリーを用いて達成する。
【００３２】 最後に、酸化物堆積、接点の規定及び１つ以上の金属層の金属化のための通常
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。 図１０及び１１は、本発明による方法の第２実施例を用いて、トランジスタを
有する半導体装置を製造する２工程を線図的断面図で示す。
【００３３】 図１０は、矢印２２で示すイオン注入を半導体本体１の表面２の法線に対して
鋭角θで行なうということを除いて、図６と同じ状態を示す。誘電体層１４をマ
スクとして用いて、例えば硼素（Ｂ）イオンのようなｐ導電型不純物を凹所１５
を介して約１５〜７５°の範囲内の角度θで半導体本体１のチャネル領域１３内
に注入することにより、このチャネル領域１３に第１導電型、本例では、ｐ導電
型の不純物領域２３を設ける。不純物をチャネル領域１３内に注入しうる最大角
度θは誘電体層１４における凹所１５の縦横比に依存すること明らかである。イ
オン注入は２工程で行ない、この場合これら２工程間で半導体本体１を１８０°
回転させる。ゲートが他のゲートに対して直角に向いた回路のレイアウトでは、
９０°ずらした４回の注入が必要となること当然である。不純物領域２３は、例
えば、ＮＭＯＳトランジスタのしきい値電圧を補正する浅い領域として、又は、
ＮＭＯＳトランジスタの拡張されたソース領域１１，９及び拡張されたドレイン
領域１２，９間のパンチスルーを抑圧する深い領域として、又はこれらの双方と
して与えることができる。この点で硼素を約６・１０12原子／cm2 〜４・１０13 原子／cm2 のドーズ量で約１０〜６０ＫｅＶの範囲内のエネルギーで注入するこ
とができる。同様な理由で、燐（Ｐ）イオン又は砒素（As）イオンをＰＭＯＳト
ランジスタ内に注入しうることは、当業者にとって明らかである。例えば燐は約
６・１０12〜４・１０13原子／cm2 のドーズ量で約６０〜９０ＫｅＶの範囲内の
エネルギーで注入することができ、砒素は約６・１０12〜４・１０13原子／cm2 のドーズ量で約８０〜１４０ＫｅＶの範囲内のエネルギーで注入することができ
る。拡張されたドレイン領域１２，９又は拡張されたソース領域１１，９には、
符号２３で示す種類の不純物領域を設けることができることに注意すべきである
。
【００３４】 不純物領域２３のイオン注入後、図７〜９につき説明したのと同様な工程を行
なう。その結果を図１１に示す。 最後に、酸化物堆積、接点の規定及び１つ以上の金属層の金属化のための通常
のＣＭＯＳ処理の流れ工程（図示せず）により半導体装置を完成させることがで
きる。
【００３５】 本発明は上述した実施例に限定されず、種々の変更を加えうること明らかであ
る。例えば、随意ではあるが、トランジスタのソース領域及びドレイン領域を、
拡張部なしに、イオン注入により形成することができる。本発明による方法を用
い、半導体本体の表面の法線に対する角度θを異ならせ、不純物の種類が異なる
複数回のイオン注入を行なうことにより、トランジスタのチャネル領域に、互い
に異なる不純物領域を設けることもできる。更にソース領域及びドレイン領域の
寄生抵抗を低減させるために、ソース領域及びドレイン領域に、Ti又はCoを用い
る自己整合珪化物処理を行なって、ソース領域及びドレイン領域上に自己整合さ
れたTiの珪化物（TiSi2 ）又はCoの珪化物（CoSi2 ）を形成することができる。
上述した実施例では、原半導体本体の表面領域を以て能動領域を形成しているが
、能動領域を、ｎチャネル又はｐチャネルトランジスタを形成するのに適したド
ーピング濃度で原半導体本体をその表面に隣接する領域において局部的にドーピ
ングすることにより得た通常のｐ又はｎ導電型ウエル（井戸）とすることができ
る。
【図面の簡単な説明】
【図１】 本発明による方法の第１実施例を用いて、トランジスタを有する半導
体装置を製造する一工程を示す線図的断面図である。
【図２】 同じくその次の工程を示す線図的断面図である。
【図３】 同じくその次の工程を示す線図的断面図である。
【図４】 同じくその次の工程を示す線図的断面図である。
【図５】 同じくその次の工程を示す線図的断面図である。
【図６】 同じくその次の工程を示す線図的断面図である。
【図７】 同じくその次の工程を示す線図的断面図である。
【図８】 同じくその次の工程を示す線図的断面図である。
【図９】 同じくその次の工程を示す線図的断面図である。
【図１０】 本発明による方法の第２実施例を用いて、トランジスタを有する半
導体装置を製造する一工程を示す線図的断面図である。
【図１１】 同じくその他の一工程を示す線図的断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユリアーン シュミッツ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ピエール ハー ウーレー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ イ ンターナショナル オクトローイブリュー ベー ヴェー内 Ｆターム(参考） 5F033 HH03 HH04 HH05 HH08 HH11 HH18 HH19 HH20 HH23 HH25 HH27 HH33 LL04 MM05 MM13 MM15 MM30 QQ09 QQ19 QQ25 QQ31 QQ48 QQ49 QQ58 QQ65 QQ70 QQ73 QQ74 QQ79 RR03 RR04 RR06 RR14 RR15 TT06 XX03 XX10 5F140 AA18 AA21 AB03 BA01 BC06 BD07 BD11 BD12 BE07 BE10 BF01 BF04 BF05 BF06 BF07 BF10 BF11 BF15 BF17 BF34 BG02 BG03 BG04 BG05 BG08 BG12 BG36 BG40 BG53 BH15 BH36 BH40 BJ01 BJ08 BK02 BK05 BK06 BK13 BK14 BK22 BK34 CB01 CB04 CC05 CC07 CE07

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の半導体本体にその表面でトランジスタが設けられ、
    このトランジスタは半導体本体の表面で、ゲート誘電体によりチャネル領域から
    絶縁されたある領域のゲートを有するようにした当該半導体装置の製造方法であ
    って、この方法によって、表面に隣接する第１導電型の能動領域を半導体本体内
    に規定し、後の処理工程で設けるべき予定のゲートの領域を規定するパターン化
    層を被着し、その後誘電体層を被着し、前記パターン化層を除去することにより
    予定のゲートの領域で前記誘電体層に凹所を設け、その後誘電体層をマスクとし
    て用いることにより自己整合法で不純物を前記凹所を介して半導体本体のチャネ
    ル領域内に導入し、トランジスタのゲート誘電体を構成する絶縁層を被着し、こ
    の絶縁層上に導電層を被着し、これにより前記凹所を充填し、この導電層をトラ
    ンジスタのゲートに整形する半導体装置の製造方法において、 半導体本体中に第２導電型のソース領域及びドレイン領域を形成する際にマス
    クとして作用するとともに耐熱性材料より成る前記パターン化層を被着し、その
    後、前記誘電体層を、前記パターン化層を被覆するのに充分な厚さで被着し、材
    料除去処理により、前記パターン化層が露出されるまで前記誘電体層をその厚さ
    の一部に亙って除去し、次に、このパターン化層を除去することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法において、前記不純物を
    イオン注入により半導体本体のチャネル領域内に導入することを特徴とする半導
    体装置の製造方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法において、前記不純物を
    半導体本体の表面の法線に対し鋭角でチャネル領域内に注入することを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の半導体装置の製造方法にお
    いて、パンチスルー抑圧と、しきい値電圧補正と、パンチスルー抑圧及びしきい
    値電圧補正の双方とから選択した効果を達成するために、前記チャネル領域に不
    純物領域を設けることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の半導体装置の製造方法にお
    いて、シリコンを有する層を堆積し且つこれをパターン化することにより、前記
    パターン化層を被着することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法において、シリコンを有
    する前記層を、シリコンを有する第１副層と、その上面上の第２副層とを含む二
    重層として被着し、前記第２副層は、シリコンよりも材料除去処理に対する抵抗
    が大きく、誘電体層に対して選択的にエッチングしうる材料を以て構成すること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法において、前記誘電体層
    として酸化シリコンを被着し、窒化シリコンを有する層を堆積することにより前
    記第２副層を被着することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項１〜７のいずれか一項に記載の半導体装置の製造方法にお
    いて、前記凹所を充填する導電層の被着後、前記絶縁層又は誘電体層の何れかが
    露出されるまで、マスクを用いずにこの導電層を除去することにより、この導電
    層をゲートに整形することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法において、前記導電層を
    化学‐機械的な研摩により除去することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項１〜９のいずれか一項に記載の半導体装置の製造方法に
    おいて、ゲートを形成する前記導電層は、金属を有する層を堆積することにより
    被着することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造方法において、前記導電
    層を、接着層及び障壁層の双方又はいずれか一方として作用する層の上面上に、
    金属を有する層を設けたものを含む他の二重層として被着することを特徴とする
    半導体装置の製造方法。
  12. 【請求項１２】 請求項１０又は１１に記載の半導体装置の製造方法において、
    アルミニウム、タングステン、銅及びモリブデンを有する群のうちの１つの元素
    を前記金属として被着することを特徴とする半導体装置の製造方法。
JP2000606042A 1999-03-17 2000-02-24 Ｍｉｓ電界効果型トランジスタの製造方法 Withdrawn JP2002539638A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP99200812 1999-03-17
EP99200812.8 1999-03-17
PCT/EP2000/001522 WO2000055897A1 (en) 1999-03-17 2000-02-24 Method of manufacturing a mis field-effect transistor

Publications (1)

Publication Number Publication Date
JP2002539638A true JP2002539638A (ja) 2002-11-19

Family

ID=8239996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000606042A Withdrawn JP2002539638A (ja) 1999-03-17 2000-02-24 Ｍｉｓ電界効果型トランジスタの製造方法

Country Status (6)

Country Link
US (1) US6403426B1 (ja)
EP (1) EP1082759A1 (ja)
JP (1) JP2002539638A (ja)
KR (1) KR20010025030A (ja)
TW (1) TW479280B (ja)
WO (1) WO2000055897A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005489A (ja) * 2005-06-22 2007-01-11 Seiko Instruments Inc 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR100372641B1 (ko) * 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
US6392280B1 (en) * 2000-10-19 2002-05-21 Advanced Micro Devices, Inc. Metal gate with PVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6635573B2 (en) * 2001-10-29 2003-10-21 Applied Materials, Inc Method of detecting an endpoint during etching of a material within a recess
US6844585B1 (en) 2002-06-17 2005-01-18 National Semiconductor Corporation Circuit and method of forming the circuit having subsurface conductors
US8858495B2 (en) 2004-12-28 2014-10-14 St. Jude Medical, Atrial Fibrillation Division, Inc. Five degree of freedom ultrasound catheter and catheter control handle
US20060154428A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Increasing doping of well compensating dopant region according to increasing gate length
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US9320565B2 (en) * 2008-12-31 2016-04-26 St. Jude Medical, Atrial Fibrillation Division, Inc. Ablation devices, systems and method for measuring cooling effect of fluid flow
CN102110613A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 调整半导体器件阈值电压的方法
CN102142373B (zh) * 2010-02-02 2012-12-19 中国科学院微电子研究所 一种半导体器件的制造方法
CN102420136B (zh) * 2010-09-25 2013-08-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
KR102292813B1 (ko) 2015-10-14 2021-08-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9972540B2 (en) * 2016-08-07 2018-05-15 International Business Machines Corporation Semiconductor device having multiple thickness oxides

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0321151A (ja) 1989-03-16 1991-01-29 Toshiba Corp 電子交換システム
JPH04155838A (ja) * 1990-10-19 1992-05-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2870485B2 (ja) * 1996-06-03 1999-03-17 日本電気株式会社 半導体装置の製造方法
FR2757312B1 (fr) * 1996-12-16 1999-01-08 Commissariat Energie Atomique Transistor mis a grille metallique auto-alignee et son procede de fabrication
US5773348A (en) 1997-05-21 1998-06-30 Powerchip Semiconductor Corp. Method of fabricating a short-channel MOS device
EP0905761A3 (en) * 1997-08-29 2005-01-26 Texas Instruments Inc. Method of manufacturing a field effect transistor
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005489A (ja) * 2005-06-22 2007-01-11 Seiko Instruments Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
EP1082759A1 (en) 2001-03-14
WO2000055897A1 (en) 2000-09-21
KR20010025030A (ko) 2001-03-26
US6403426B1 (en) 2002-06-11
TW479280B (en) 2002-03-11

Similar Documents

Publication Publication Date Title
US6368915B1 (en) Method of manufacturing a semiconductor device
US6737308B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
KR100702282B1 (ko) 반도체 장치 제조 방법
US6806534B2 (en) Damascene method for improved MOS transistor
US9281390B2 (en) Structure and method for forming programmable high-K/metal gate memory device
US6627502B1 (en) Method for forming high concentration shallow junctions for short channel MOSFETs
US7737009B2 (en) Method of implanting a non-dopant atom into a semiconductor device
US20070184623A1 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
US20070281415A1 (en) Semiconductor device and manufacturing method thereof
JP2006196493A (ja) 半導体装置およびその製造方法
US7009258B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
JP2002539638A (ja) Ｍｉｓ電界効果型トランジスタの製造方法
JP2000332237A (ja) 半導体装置の製造方法
CN100461351C (zh) 半导体器件的制造方法
KR100713267B1 (ko) 반도체 디바이스 제조 방법
US20130026565A1 (en) Low rdson resistance ldmos
KR100697894B1 (ko) 반도체 디바이스 제조 방법
JP2004288798A (ja) 半導体装置及びその製造方法
JP4491858B2 (ja) 半導体装置の製造方法
JP3768871B2 (ja) 半導体装置の製造方法
US7427796B2 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2002543609A (ja) シャロージャンクション半導体デバイスの製造方法
JP2001284580A (ja) 半導体装置およびその製造方法
JP2000082815A (ja) 半導体装置および半導体装置を製造する方法
JP2003188386A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070222

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080424

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090915