CN1677692A - 超级结半导体元件及其制造方法 - Google Patents
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Abstract
本发明提供一种具有高耐压性和低电阻率，同时成功地缩小其尺寸的超级结半导体元件，该超级结半导体元件包括半导体衬底(3)；分别在半导体衬底(3)的顶面(12)和背面(13)上提供的一对电极(1、2)；在所述半导体衬底的顶面(12)和背面(13)之间提供的并列pn层，该pn层具有交替排列在其中的在导通状态下允许电流流动但在断开状态下被耗尽的n型半导体层(4)和p型半导体层(5)；以及形成为围绕并列pn层的绝缘膜(6)；其中绝缘膜(6)形成在预定位置。
Description
本申请基于日本专利申请NO.2004-096388，其内容在这里引入作为参考。
[技术领域]
本发明涉及超级结(super-junction)半导体元件及其制造方法，尤其涉及包含由在导通状态下允许电流流动但在断开状态下耗尽的并列pn层(parallel pn layer)构成的结构的超级结半导体元件。
[背景技术]
通常，半导体元件可以大致分为仅在其一个表面上具有电极部分的横向元件以及在其两个表面上具有电极部分的纵向元件。尤其是在纵向元件中，在导通期间漂移电流流动的方向以及在断开状态由反向偏压引起的耗尽层扩展的方向是在衬底的厚度方向(垂直方向)。对于允许电流在两个相对的主表面上提供的电极之间流动的纵向半导体元件，为了提高耐压性，必需保证在电极之间较大的电阻率以及一定厚度的高电阻层。因此，这导致具有较大耐压性的元件将具有较大的导通电阻，从而不能协调元件的耐电压性与导通电阻。为了实现低功耗元件，必需实现低电阻率，同时保持高耐压性。
日本未决专利公开No.2001-135819公开了通过在围绕元件有源部分的元件***部分提供并列pn层，在保持超级结半导体元件的高耐压性的同时实现低电阻率的技术，该超级结半导体元件包括在导通状态下允许电流流动但在断开状态下被耗尽的并列pn层构成的漂移层，该并列pn层中交替和反复排列由n型层构成的第一导电类型漂移区(drift region)和由p型层构成的第二导电类型分隔区(partitionregion)。
日本未决专利公开No.2003-273355公开了通过在围绕元件有源部分的元件***部分提供p型基区层(base layer)，连接离散地具有p型漂移层的p型基区层，在除其某些部分以外的p型基区层上形成绝缘膜，并且在绝缘膜上形成场电极，从而围绕元件的有源部分，实现低电阻率，同时保持超级结半导体元件的高耐压性的技术。
发明内容
在日本未决专利公开No.2001-135819和日本未决专利公开No.2003-273355中公开的两种技术在超级结半导体元件的***部分需要大的表面积，并且从元件小型化的角度考虑，仍然有改进的余地。
根据本发明，提供了一种超级结半导体元件：
半导体衬底；
分别在半导体衬底的顶面和背面上提供的一对电极；
在半导体衬底的顶面和背面之间提供的并列pn层，该并列pn层在导通状态下允许电流流动但在断开状态下被耗尽，并且其中具有交替排列的第一导电类型漂移区和第二导电类型分隔区；
在半导体衬底上形成绝缘膜，从而围绕并列pn层；以及
形成场电极，从而覆盖绝缘膜的至少一部分；
其中在并列pn层侧上的绝缘膜的端部或者布置在第二导电类型分隔区的最外面的分隔区中，或者布置在当最外面的分隔区被完全耗尽时形成的最外面的分隔区附近的第一导电类型漂移区的耗尽区中。
该结构使在并列pn层侧上的绝缘膜的边缘(上升(rise-up))部分落在最外面的分隔区之中，或在表面上，并且在防止由于在并列pn层的端部处的电场集中引起的击穿上获得成功。另一方面，通过使绝缘膜的上升(部分)位于当最外面的分隔区被耗尽时产生的漂移区中的耗尽区的表面上，可以得到基本上类似的效果。因为可以实现超级结半导体元件的高耐压性，而不必在元件端部形成的绝缘膜的外边也形成并列pn层，以防止如上所述的电场集中，所以可以得到具有高耐压性和低电阻率的超级结半导体元件，同时减小元件面积。
在超级结半导体元件中，可以在满足以下公式(1)的位置形成绝缘膜：
xF＜xD (1)
其中，xD＝(NA/2ND)×xA
(其中，xF表示不在并列pn层侧上，从最外面的第二导电类型分隔区的外端部到绝缘膜的并列pn层侧上的端部测得的距离；xD表示耗尽区的厚度；xA表示最外面的第二导电类型分隔区的厚度；NA表示最外面的第二导电类型分隔区的杂质浓度；ND表示第一导电类型漂移区的杂质浓度)。
在超级结半导体元件中，绝缘膜的厚度tox和最外面的第二导电类型分隔区的深度tsj满足由以下公式(2)表示的关系：
εox/(2εsi)＜tox/tsj (2)
(其中，εox表示绝缘膜的相对介电常数；εsi表示在绝缘膜正下方的半导体衬底的相对介电常数)。
通过调节绝缘膜的厚度从而满足关于绝缘膜和半导体衬底的相对介电常数的预定关系，可以在最佳条件下使绝缘膜变薄，并因此使超级结半导体元件具有出色的耐压性和较小的电阻率，同时成功地减小元件面积。
在超级结半导体元件中，绝缘膜的相对介电常数εox可以小于3.9。
在超级结半导体元件中，最外面的第二导电类型分隔区的深度小于相邻的第二导电类型分隔区的深度。
提供比如上所述的相邻的第二导电类型分隔区浅的最外面的第二导电类型分隔区能够防止由于在并列pn层的端部的电场集中引起的击穿。因为可以实现元件的高耐压性，而不必在元件端部形成的绝缘膜的外边也形成并列pn层来防止如上所述的电场集中，所以可以减小元件面积，并同时得到具有高耐压性和低电阻率的超级结半导体元件。
在超级结半导体元件中，可以形成绝缘膜，从而覆盖最外面的第二导电类型分隔区的至少一部分，并且最外面的第二导电类型分隔区的深度tsj满足由以下公式(3)表示的关系：
tsj′-tsj＜(2εsi/εox)×tox (3)
(其中，tsj′表示相邻的第二导电类型分隔区的深度，εsi表示在绝缘膜正下方的半导体衬底的相对介电常数；εox表示绝缘膜的相对介电常数；tox表示绝缘膜的平均膜厚度)。
在超级结半导体元件中，可以形成绝缘膜，从而覆盖最外面的第二导电类型分隔区的至少一部分，因此在覆盖区中的绝缘膜的厚度可以随着更加远离并列pn层而增加。
在超级结半导体元件中，可以形成绝缘膜，从而覆盖最外面的第二导电类型分隔区的至少一部分，
并且在覆盖区中的最外面的第二导电类型分隔区的深度可以随着更加远离并列pn层而减小。
在超级结半导体元件中，从顶面正上方来观察，可以形成具有带状图形的最外面的第二导电类型分隔区。
根据本发明，还提供一种超级结半导体元件的制造方法，包括：
绝缘膜形成步骤，用于预先形成包围如下区域的绝缘膜，该区域具有包含通过将离子注入到半导体衬底中而在其中交替排列的第一导电类型漂移区和第二导电类型分隔区的并列pn层；以及
离子注入步骤，用于将离子注入到具有绝缘膜和其上已经形成场电极的半导体衬底的其中形成第二导电类型分隔区的区域中，以形成并列pn层，
其中在离子注入步骤中，穿过绝缘膜进行用于形成最外面的第二导电类型分隔区的离子注入，从而使最外面的第二导电类型分隔区比其它第二导电类型分隔区更浅。
在超级结半导体元件的制造方法中，在绝缘膜形成步骤之后和离子注入步骤之前，允许进行形成场电极的场电极形成步骤，从而覆盖已经形成的绝缘膜的至少一部分；以及
在离子注入步骤中，穿过绝缘膜和场电极进行用于形成最外面的第二导电类型分隔区的离子注入，从而使最外面的第二导电类型分隔区比其它第二导电类型分隔区更浅。
在超级结半导体元件的制造方法中，在离子注入步骤中，允许多次重复离子注入，同时改变每次离子注入的能量。
在超级结半导体元件的制造方法中，在绝缘膜形成步骤中，允许通过热氧化工艺形成绝缘膜。
当形成超级结半导体元件时，在仅形成比相邻的第二导电类型分隔区浅的最外面的第二导电类型分隔区中取得成功。
借助于本发明，可以得到有高耐压性和低电阻率的超级结半导体元件，同时减小元件面积。
附图说明
根据以下结合附图的介绍，本发明的上述及其它目的、优点和特征将更加显而易见，其中：
图1示出了根据第一实施例的超级结半导体元件的最外面部分的结构的局部剖面图；
图2示出了绝缘膜与最外面的p型半导体层的位置关系图；
图3是第一实施例的示例性顶视图；
图4是第一实施例的另一个示例性顶视图；
图5示出了根据第二实施例的超级结半导体元件的最外面部分的结构的局部剖面图；
图6示出了根据第三实施例的超级结半导体元件的最外面部分的结构的局部剖面图；
图7示出了根据第三实施例的修改例的超级结半导体元件的最外面部分的结构的局部剖面图；
图8示出了根据第三实施例的第二修改例的超级结半导体元件的最外面部分的结构的局部剖面图；
图9示出了根据第三实施例的第三修改例的超级结半导体元件的最外面部分的结构的局部剖面图；
图10A到10C示出了根据第一实施例和第二实施例的超级结半导体元件的一部分制造方法的图；
图11A到11D示出了根据第一实施例和第二实施例的超级结半导体元件的一部分制造方法的图；
图12A到12D示出了根据第三实施例的超级结半导体元件的一部分制造方法的图；以及
图13A到13C示出了根据第三实施例的超级结半导体元件的一部分制造方法的图。
具体实施方式
现在将参考说明性的实施例介绍本发明。本领域的技术人员应该认识到，采用本发明的讲解可以完成许多替代实施例，并且本发明不局限于为了说明的目的讨论的实施例。
以下段落将参考附图详述根据本发明的超级结半导体元件及其制造方法。
应当注意，在附图的说明中，相同的元件将用相同的参考数字给出，省略其重复说明。
(第一实施例)
图1示出了根据第一实施例的超级结半导体元件的最外面部分的结构的局部剖面图。
在第一实施例中，如图1所示，半导体衬底3包括高浓度n型(n+型)半导体层62，以及通常通过在磷掺杂下硅的外延生长在其表面上形成的外延层60；以及分别在半导体衬底3的顶面12和背面13上形成的第一电极(源极电极)1和第二电极(漏极电极)2。在顶面12与背面13之间，以及在n+型半导体层62之上，交替排列并列pn层，该并列pn层具有作为在导通状态下允许电流流动但在断开状态下被耗尽的第一导电类型漂移区的n型半导体层4和作为第二导电类型分隔区的p型半导体层5。
从顶面12正上方来观察，可以看到绝缘膜6形成为围绕并列pn层，形成作为场电极的场电极7，从而进一步覆盖绝缘膜6，并且形成绝缘中间层8，从而覆盖场电极7。场电极7覆盖绝缘膜6的至少一部分就足够了，并且即使不电气连接到在并列pn层的最外面部分上形成的最外面的p型半导体层14(作为最外面的第二导电类型分隔区)，也可以获得本发明的效果。应当注意，在附图中，示出了场电极7，从而接触半导体衬底3，但在实际结构中，之间形成通常由例如SiO2的氧化膜构成的非常薄的绝缘膜，足以防止在场电极7与半导体衬底3之间可能的电气连接。
从顶面12正上方来观察，位于最外面的p型半导体层14内部的各个p型半导体层5形成p型基区，并且不连接到p型半导体层14。
另一方面，n型半导体层4与栅极电极11在形成沟槽的部分连接，在半导体衬底3的顶面附近的栅极电极11的周围形成源极电极9，并且在源极电极9的表面上形成栅极绝缘膜15。在绝缘中间层8与栅极绝缘膜15之间，以及在相邻的栅极绝缘膜15之间，形成p型接触10，从而允许第一电极1与p型半导体层5接触。因为当从栅极电极11施加电压时电流流过其中，所以形成成为p型基区的p型半导体层5的区域被称作元件有源部分20。
设计绝缘膜6，从而当最外面的p型半导体层14完全耗尽时，在并列pn层侧上的其端部落入在最外面的p型半导体层14附近产生的n型半导体层4中的耗尽区中。
这里提到的断开状态是没有通过栅极电极11施加电压，因此没有电流流过结部分，同时在源极与漏极之间施加的电压加到结部分。导通状态指的是电压加到栅极电极11，因此p型基区翻转，从而降低其电阻率，并且还降低在源极与漏极之间施加的电压，结果，电流流过结部分。
以下段落将介绍耗尽区的具体例子。
图2示出了最外面的p型半导体层14的耗尽区，从此处绝缘膜6上升。现在假设当通过场电极7施加电压时最外面的p型半导体层14完全耗尽，并且还假设在最外面的p型半导体层14附近产生的耗尽层21的厚度为xD，最外面的p型半导体层14的厚度为xA，n型半导体层的杂质浓度为ND，最外面的p型半导体层14的杂质浓度为NA，并且最外面的p型半导体层14的外端部到绝缘膜6的端部的距离为xF，它们满足由下面的公式(1)表示的关系。换句话说，设计绝缘膜6，使其在离开最外面的p型半导体层14外端部的距离xF的位置上升。
xF＜xD (1)
其中，xD＝(NA/2ND)×xA
如上所述，通过在并列pn层侧上定位绝缘膜6的端部(上升)，使其落在当最外面的p型半导体层14耗尽时产生的n型半导体层4中的耗尽区表面上，可以防止由于在并列pn层的端部的电场集中引起的击穿。因为可以这样实现超级结半导体元件的高耐压性，而不必在元件端部形成的绝缘膜的外边也形成并列pn层，以防止如上所述的电场集中，所以可以得到具有高耐压性和低电阻率的超级结半导体元件，同时减小元件面积。
考虑到减小元件面积，还优选绝缘膜6的厚度tox与最外面的p型半导体层14的深度tsj之间的关系满足由以下公式(2)表示的关系。
εox/2εsi＜tox/tsj (2)
(其中，εox表示绝缘膜的相对介电常数，εsi表示在绝缘膜正下方的半导体衬底的相对介电常数)。
以下将说明该关系。
现在假定电极1和场电极7保持在零电位，并且漏极电极2施加正电压，在最外面的p型半导体层14正下方的部分将暴露于马上要击穿的临界电场EC。给出的元件的击穿电压为Vb，Vb与EC之间保持如下关系。
Vb＝EC×tsj+(EC/2)×(tsi-tsj)
其中，tsi是半导体衬底的外延层60的厚度。
现在假定在绝缘膜6正下方的部分暴露于元件马上要击穿的最大电场Emax中，Vb与Emax之间的关系保持如下。
Vb＝Emax×(εsi/εox)×tox+(Emax/2)×tsi
其中，εox表示绝缘膜6的相对介电常数，εsi表示半导体衬底3的相对介电常数。
必须保持Emax＜EC的关系，以免在绝缘膜区中击穿，并且可以使用上述两个方程导出由公式(2)表示的关系。
在考虑绝缘膜6和半导体衬底3的相对介电常数的条件下，这成功地使绝缘膜6比在常规情况下更薄，从而可以得到具有高耐压性和低电阻率的超级结半导体元件，同时减小元件面积。
例如，绝缘膜6具有较小的相对介电常数，更具体地，相对介电常数小于普通氧化膜的相对介电常数，尤其小于3.9。虽然电通量(dielectric flux)是连续的(电通量D＝相对介电常数ε×电场E)，但是在半导体与绝缘膜之间的接触面处电场将极大地变化。该公式描述了在恒定的电通量下，较小的相对介电常数ε导致较大的电场E。另一方面，某膜的击穿电压V可以表示为V＝E×t，其中t是膜的厚度。因此，假定在不变的膜厚度t下，即使在相同的膜厚度下，较小的相对介电常数ε使实现高耐压性成为可能。
因此，在本实施例中，可以使用具有较小相对介电常数的绝缘膜，并且这种具有较小相对介电常数的绝缘膜的使用允许最外面的p型半导体层14的较大深度tsj，即使使用普通厚度的氧化膜，也满足由上述公式(2)表示的关系。换句话说，因为最外面的p型半导体层14可以加深，所以可以实现高耐压性而不必特地使用较厚的氧化膜，并且有效地缩小元件，同时实现低电阻率。
图3是从顶部来观察的透视图，示出了元件的位置关系，用于更好地理解在第一实施例中的p型半导体层的几何形状。如图3所示，所形成的最外面的p型半导体层14具有带状图形，并且形成场电极7，从而覆盖最外面的p型半导体层14。
图4示出了从顶部来观察的透视图，示出了元件的位置关系，用于更好地理解在第一实施例中的修改例中的p型半导体层的几何形状。如图4所示，还允许设置最外面的p型半导体层14为具有圆柱形列的分隔区组，类似于在元件有源部分20中形成的其它p型半导体层5。而且在这种情况下，因为形成绝缘膜6从而围绕最外面的p型半导体层14，所以也形成具有带状图形的场电极7，从而覆盖绝缘膜6。
本实施例处理绝缘膜6在最外面的p型半导体层14外边产生的耗尽区中上升的情况，但是上升的位置并不限于此，并且如果上升出现在最外面的p型半导体层14内部产生的耗尽区中可以得到类似的效果。
(第二实施例)
图5示出了根据第二实施例的超级结半导体元件的最外面部分的结构的局部剖面图。
如图5所示，除了用覆盖最外面的p型半导体层14的至少一部分的绝缘膜26代替在第一实施例中的绝缘膜6之外，类似于第一实施例配置第二实施例。
通过在最外面的p型半导体层14的表面上定位绝缘膜26的上升位置，可以避免由于在并列pn层的端部的电场集中引起的击穿。因为可以实现元件的高耐压性，而不必在元件端部形成的绝缘膜的外边也形成并列pn层，以防止如上所述的电场集中，所以可以得到具有高耐压性和低电阻率的超级结半导体元件，同时减小元件面积。上述段落介绍了提供绝缘膜26从而覆盖最外面的p型半导体层14的一部分的情况，但是也允许形成绝缘膜26，从而覆盖最外面的p型半导体层14的整个表面。
由上述观点，最好绝缘膜26的厚度和最外面的p型半导体层14的深度满足由公式(2)表示的关系。
而且在第二实施例中，可以形成具有带状图形的最外面的p型半导体层14，如图3所示，或者为圆柱形列，如图4所示。在两种情况下，也可以形成具有带状图形的场电极7。
这里预料在半导体衬底3中的电场将集中在绝缘膜26的上升位置。因此，假定绝缘膜26部分覆盖最外面的p型半导体层14优于全部覆盖，因为绝缘膜26的上升位置位于具有减小的电场的最外面的p型半导体层14中，并且这应该令人满意地改善对由电场集中引起的抗击穿力。
通过调节绝缘膜26的厚度tox，从而满足由关于绝缘膜26和半导体衬底3的相对介电常数的公式(2)表示的关系，可以在最佳条件下使绝缘膜变薄，并因此使超级结半导体元件相对于加到元件上的电压在最佳条件下小型化，同时实现高耐压性和低电阻率。如上所述的低相对介电常数绝缘膜26在本实施例中也可以是低介质(low-dielectric)。
(第三实施例)
图6示出了根据第三实施例的超级结半导体元件的最外面部分的结构的局部剖面图。
除了形成绝缘膜从而从p型基区的端部外侧产生的最外面的p型半导体层14的耗尽区上升，不同于第一实施例中的绝缘膜6之外，图6所示的第三实施例的结构类似于第一实施例。更具体地，形成绝缘膜36，从而覆盖最外面的p型半导体层35，形成场电极37，代替场电极7，从而覆盖绝缘膜36，并且形成最外面的p型半导体层35，代替最外面的p型半导体层14，从而具有小于相邻的p型半导体层34的深度tsj′的深度tsj。
最外面的p型半导体层35的深度tsj满足由以下公式(3)表示的关系：
tsj′-tsj＜(2εsi/εox)×tox (3)
(其中，tsj′是与最外面的p型半导体层35相邻的p型半导体层34的深度，εsi表示在绝缘膜36正下方的半导体衬底3的相对介电常数，εox表示绝缘膜36的相对介电常数，tox表示绝缘膜36的平均厚度)。
以下将说明这些关系。
当由第一电极1通过设置在元件有源部分20的最外面部分上并且与最外面的p型半导体层35相邻的p型半导体层34对半导体衬底33施加电压时，在p型半导体层34正下方的部分暴露于马上要击穿的击穿电场EC中。假设p型半导体层34的深度为tsj′，半导体衬底33的击穿电压VB1可以近似如下。
VB1＝tsj′×EC+(EC/2)×(tsi-tsj′)
另一方面，在最外面的p型半导体层35正下方的部分也暴露于马上要击穿的最大电场中，其中最大电场为Emax。假设最外面的p型半导体层35的深度为tsj，在最外面的p型半导体层35正上方的绝缘膜36的厚度为tox，并且加到该部分绝缘膜的电场为Eox，则在该部分中的半导体衬底33的击穿电压VB2可以近似如下。
VB2＝tsj×Emax+tox×Eox+(Emax/2)×(tsi-tsj)
当最外面的p型半导体层35的相对介电常数为εsj，绝缘膜36的相对介电常数为εox时，基于该部分中的电通量密度的连续性，下面的公式成立。
εsj×Emax＝εox×Eox
则击穿电压VB2可以写作：
VB2＝{tsj+(εsj/εox)×tox+(1/2)×(tsi-tsj)}×Emax
通过假设VB1＝VB2以平滑并列pn层中的电场分布，并且通过假设Emax＜EC作为不使最外面的p型半导体层35成为破坏超级结半导体元件的原因，可以导出由公式(3)表示的关系。
这里应当理解，图6示出了绝缘膜36从最外面的p型半导体层35内部产生的耗尽区上升的示例性情况，但是上升的位置并不限于此，并且绝缘膜36可以从绝缘膜36的外面产生的耗尽区上升，或者甚至可以从最外面的p型半导体层35的顶面上的区域上升。
图7示出了具有第三实施例中的绝缘膜的修改的几何形状的最外面部分的结构的局部剖面图。
除了形成绝缘膜46代替第三实施例中的绝缘膜36，从而形成其鸟嘴(bird′s beak)部分以覆盖最外面的p型半导体层45的至少一部分，以及形成场电极47代替场电极37，从而从p型基区边缘部分的外面上升，并且覆盖半导体衬底43、最外面的p型半导体层45和绝缘膜46之外，图7所示的修改实施例的结构类似于图6的第三实施例。可以形成绝缘膜，从而在覆盖最外面的p型半导体层45的区域中随着更加远离并列pn层，其厚度随之增加，并且最好使用通过LOCOS(硅的局部氧化)工艺形成的LOCOS膜构成，LOCOS工艺是一种热氧化工艺。
图8示出了根据第三实施例的第二修改例的超级结半导体元件的最外面部分的结构的局部剖面图。
除了在上述修改例中的绝缘膜46以绝缘膜48代替，从而从最外面的p型半导体层49的外侧及其附近部分开始之外，图8所示本实施例的结构类似于图5所示的修改实施例。
图9示出了根据第三实施例的第三修改实施例的超级结半导体元件的最外面部分的结构的局部剖面图。
除了提供由LOCOS膜构成的绝缘膜51，从而从最外面的p型半导体层50的元件有源部分20侧上的端部延伸，并且具有向外地减小深度之外，图9所示实施例的结构类似于其它修改实施例。
这里预料在半导体衬底3中的电场将集中在绝缘膜46的上升位置。因此，认为绝缘膜46部分覆盖最外面的p型半导体层45优于全部覆盖，因为绝缘膜46的上升位置位于具有减小的电场的最外面的p型半导体层45中，并且认为令人满意地改善对由电场集中引起的抗击穿力。
而且在第三实施例和其它修改实施例中，可以形成具有如图3所示的带状图形的最外面的p型半导体层35、45、49，或者如图4所示的为圆柱形列。在两种情况下，也可以形成具有带状图形的场电极37、47。
如上所述，即使最外面的p型半导体层35、45、49比相邻的p型半导体层34浅，仍然可以实现元件的高耐压性。
通过调节最外面的p型半导体层35的深度、与最外面的p型半导体层35相邻的p型半导体层34的深度，以及绝缘膜36的厚度，从而满足由公式(3)表示的关系，可以在最佳条件下使绝缘膜变薄，并因此使超级结半导体元件相对于加到元件上的电压在最佳条件下小型化，同时实现高耐压性和低电阻率。
通常预料在绝缘膜与半导体衬底之间的接触面由于其间相对介电常数的差别将形成集中。相反地，最外面的p型半导体层的深度与绝缘膜的厚度之间的关系，以及在预定范围内形成绝缘膜的位置关系的调整，可以使绝缘膜承受归因于电场的任何负载。通常还预料没有最外面的p型半导体层可能导致在半导体元件的最外面部分中电场的不连续性，并因此导致由于在靠近绝缘膜边缘的部分半导体元件处电场集中引起的击穿。相反，通过保持如本实施例所介绍的预定关系下形成最外面的p型半导体层和绝缘膜的条件，可以使在最外面部分中的电场也连续，从而防止在元件内的电场突变，并且避免在n型半导体层内电场的集中，从而实现高耐压性。
(第一和第二实施例的超级结半导体元件的制造方法)
图10A到10C和图11A到11D示出了根据第一和第二实施例制造超级结半导体元件的方法，其中可以通过公知的单个工艺的组合制造这些超级结半导体元件。参考图10A到10C和图11A到11D说明制造图1所示的超级结半导体元件。
在图10A所示的包括n+型半导体层62和在通常通过在磷掺杂下的硅外延生长的n+型半导体层62的表面上形成的外延层60的半导体衬底3中，通过光刻工艺和选择蚀刻形成沟槽，并且通过热氧化工艺在沟槽的内表面上形成栅极氧化膜(未示出)。接着，通过CVD工艺生长多晶硅，填充沟槽，通过回蚀工艺除去生长的多晶硅，从而只在沟槽中留下多晶硅。这样留在沟槽中的多晶硅构成栅极电极11(图10B)。接着，当掩蔽栅极电极11时注入硼离子，退火产品，从而形成p型半导体层5、14作为第二导电类型分隔区，并且在p型半导体层5之间形成p型基区16(图10C)。考虑到形成圆柱形列的p型半导体层，这里离子注入可以重复多次，同时改变每次离子注入的能量。
接着，在光刻工艺之后，用As(砷)离子有选择地注入p型半导体层5，并退火，从而将p型半导体层5的周边和表面部分(p型基区16的表面部分)转换为n+型半导体层，从而形成源极电极9(图11A)。然后，通常通过CVD工艺在远离并列pn层的最外面的p型半导体层14的外部附近生长SiO2，同时掩蔽源极电极9和栅极电极11，从而形成绝缘膜6(图11A)。
接着，通常通过CVD工艺形成多晶硅膜来形成场电极7，以覆盖最外面的p型半导体层14和在其附近形成的绝缘膜6(图11B)。
然后通过CVD工艺生长BPSG(硼磷硅酸盐玻璃)形成绝缘中间层，并且在光刻工艺之后，有选择地蚀刻绝缘中间层，从而在对应于p型半导体层5的中心表面的区域中形成接触孔10，从而形成覆盖栅极电极9的绝缘膜15和绝缘中间层8(图11C)。
通过使用铝靶的溅射工艺在包括接触孔10的内部的表面上形成第一电极(源极电极)1，并且在半导体衬底3的背面13上相似地形成第二电极(漏极电极)2，从而得到第一实施例的超级结半导体元件(图11D)。
(第三实施例的超级结半导体元件的制造方法)
图12A到12D和13A到13C示出了根据第三实施例的超级结半导体元件的制造方法。这里将对图6中的超级结半导体元件进行说明。
在图12A所示的包括n+型半导体层62和在通常通过在磷掺杂下的硅外延生长的n+型半导体层62的表面上形成的外延层60的半导体衬底3中，通过光刻工艺和选择蚀刻形成沟槽，并且通过热氧化工艺在沟槽的内表面上形成栅极氧化膜(未示出)。接着，通过CVD工艺生长多晶硅，以填充沟槽，通过回蚀工艺除去生长的多晶硅，从而只在沟槽中留下多晶硅。这样留在沟槽中的多晶硅构成栅极电极11(图12B)。接着，在掩蔽栅极电极11的同时，通常通过CVD工艺生长SiO2，从而围绕半导体衬底3的如下区域，由此形成绝缘膜36(图12B)，该区域以后将离子注入并且具有并列pn区，该并列pn区包括其中具有交替排列的包括作为第一导电类型漂移区的n型半导体层和作为第二导电类型分隔区的p型半导体层。
通常通过CVD工艺形成多晶硅膜，形成场电极37或场电极，以覆盖绝缘膜36的至少一部分(在图中为整个)(图12C)。
接着，当掩蔽栅极电极11时注入硼离子，退火产品，从而形成p型半导体层34、35作为第二导电类型分隔区，并且在p型半导体层34之间形成p型基区16(图12D)。考虑到形成圆柱形列的p型半导体层，这里离子注入可以重复多次，同时改变每次离子注入的能量。
这里，最外面的p型半导体层35不同于其它p型半导体层34，具有绝缘膜36和在其上形成的场电极37，并因此形成为比其它p型半导体层34浅。
以上介绍了处理在离子注入之前形成场电极37的情况，但是即使在离子注入之后形成场电极37，也可以形成比其它p型半导体层34浅的最外面的p型半导体层35。
接着，在光刻工艺之后，用As(砷)离子有选择地注入p型半导体层34，并退火，从而将p型半导体层34的周边和表面部分(p型基区16的表面部分)转换为n+型半导体层，从而形成源极电极9(图13A)。
然后通过CVD工艺生长BPSG形成绝缘中间层，并且在光刻工艺之后，有选择地蚀刻绝缘中间层，从而在对应于p型半导体层34的中心表面的区域中形成接触孔10，由此形成覆盖栅极电极9的绝缘膜15和绝缘中间层38(图13B)。
通过使用铝靶的溅射工艺在包括接触孔10的内部的表面上形成第一电极(源极电极)1，并且在半导体衬底3的背面13上相似地形成第二电极(漏极电极)2，从而得到第三实施例的超级结半导体元件(图13C)。
已经介绍了超级结半导体元件的实施例，但是本发明决不限于此。例如，单独的实施例已经说明了使用n型半导体衬底并具有由n型半导体层构成的漂移区和由其中形成的p型半导体层构成的分隔区的超级结半导体元件，但是即使通过交换n型和p型半导体层构成的超级结半导体元件也可以得到类似于本发明的效果。
说明涉及作为超级结半导体元件的实施例的功率MOSFET，其中元件决不限于此，并且对于通常构成为IGBT(绝缘栅双极型晶体管)、pn二极管、肖特基势垒二极管和双极型晶体管的情况也可以得到类似的效果。
很明显，本发明并不局限于上述实施例，可以修改和变化而不脱离本发明的范围和精神。
Claims (15)
1.一种超级结半导体元件，包括：
半导体衬底；
分别在所述半导体衬底的顶面和背面上提供的一对电极；
在所述半导体衬底的顶面和背面之间提供的并列pn层，其在导通状态下允许电流流动但在断开状态下被耗尽，并且具有在其中交替排列的第一导电类型漂移区和第二导电类型分隔区；
在所述半导体衬底上形成的绝缘膜，从而围绕所述并列pn层；以及
形成为覆盖所述绝缘膜的至少一部分的场电极；
其中在并列pn层侧上的所述绝缘膜的端部布置在所述第二导电类型分隔区的最外面的分隔区中，或者布置在当所述最外面的分隔区被完全耗尽时形成的所述最外面的分隔区附近的所述第一导电类型漂移区的耗尽区中。
2.根据权利要求1的超级结半导体元件，其中在满足以下公式(1)的位置形成所述绝缘膜：
xF＜xD (1)
其中，xD＝(NA/2ND)×xA
(其中，xF表示从不在并列pn层侧上的最外面的第二导电类型分隔区的外端部到所述绝缘膜的在所述并列pn层侧上的端部测得的距离；xD表示所述耗尽区的厚度；xA表示最外面的第二导电类型分隔区的厚度；NA表示所述最外面的第二导电类型分隔区的杂质浓度；ND表示所述第一导电类型漂移区的杂质浓度)。
3.根据权利要求1的超级结半导体元件，其中所述绝缘膜的厚度tox和所述最外面的第二导电类型分隔区的深度tsj满足由以下公式(2)表示的关系：
εox/(2εsi)＜tox/tsj (2)
(其中，εox表示所述绝缘膜的相对介电常数；εsi表示在所述绝缘膜正下方的所述半导体衬底的相对介电常数)。
4.根据权利要求2的超级结半导体元件，其中所述绝缘膜的厚度tox和所述最外面的第二导电类型分隔区的深度tsj满足由以下公式(2)表示的关系：
εox/(2εsi)＜tox/tsj (2)
(其中，εox表示所述绝缘膜的相对介电常数；εsi表示在所述绝缘膜正下方的所述半导体衬底的相对介电常数)。
5.根据权利要求3的超级结半导体元件，其中所述绝缘膜的相对介电常数εox小于3.9。
6.根据权利要求4的超级结半导体元件，其中所述绝缘膜的相对介电常数εox小于3.9。
7.根据权利要求1的超级结半导体元件，其中所述最外面的第二导电类型分隔区的深度小于相邻的第二导电类型分隔区的深度。
8.根据权利要求7的超级结半导体元件，其中形成所述绝缘膜，以覆盖所述最外面的第二导电类型分隔区的至少一部分，并且所述最外面的第二导电类型分隔区的深度tsj满足由以下公式(3)表示的关系：
tsj′-tsj＜(2εsi/εox)×tox (3)
(其中，tsj′表示所述相邻的第二导电类型分隔区的深度，εsi表示在所述绝缘膜正下方的所述半导体衬底的相对介电常数；εox表示所述绝缘膜的相对介电常数；tox表示所述绝缘膜的平均膜厚度)。
9.根据权利要求7的超级结半导体元件，其中形成所述绝缘膜以覆盖所述最外面的第二导电类型分隔区的至少一部分，
并且在覆盖区中的所述绝缘膜的厚度随着更加远离所述并列pn层而增加。
10.根据权利要求7的超级结半导体元件，其中形成所述绝缘膜以覆盖所述最外面的第二导电类型分隔区的至少一部分，
并且在覆盖区中的所述最外面的第二导电类型分隔区的深度随着更加远离所述并列pn层而减小。
11.如在权利要求1中要求的超级结半导体元件，其中所述最外面的第二导电类型分隔区形成为具有带状图形。
12.一种制造超级结半导体元件的方法，包括：
绝缘膜形成步骤，用于预先形成围绕如下区域的绝缘膜，该区域具有包含通过将离子注入到半导体衬底中在其中交替排列的第一导电类型漂移区和第二导电类型分隔区的并列pn层；以及
离子注入步骤，将离子注入到具有所述绝缘膜和在其上已经形成场电极的所述半导体衬底的已经在其中形成第二导电类型分隔区的区域中，以形成并列pn层，
其中在所述离子注入步骤中，穿过所述绝缘膜进行用于形成最外面的第二导电类型分隔区的离子注入，从而使所述最外面的第二导电类型分隔区比其它第二导电类型分隔区更浅。
13.根据权利要求12的超级结半导体元件的制造方法，还包括在所述绝缘膜形成步骤之后和所述离子注入步骤之前，形成场电极的场电极形成步骤，从而覆盖所述已经形成的绝缘膜的至少一部分；以及
在所述离子注入步骤中，穿过所述绝缘膜和所述场电极进行用于形成最外面的第二导电类型分隔区的离子注入，从而使所述最外面的第二导电类型分隔区比其它第二导电类型分隔区更浅。
14.根据权利要求12的超级结半导体元件的制造方法，其中在所述离子注入步骤中，离子注入重复多次，同时每次改变离子注入能量。
15.根据权利要求12的超级结半导体元件的制造方法，其中在所述绝缘膜形成步骤中，通过热氧化工艺形成所述绝缘膜。
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Owner name: RENESAS ELECTRONICS CO., LTD. Free format text: FORMER OWNER: NEC CORP. Effective date: 20101119 |
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