CN1771605A - 制造双极型半导体元件的方法和相应的双极型半导体元件 - Google Patents
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Abstract
公开了一种双极型半导体元件的制造方法，以及双极型半导体元件。该方法包括：在半导体基片上配备第一导电型的第一半导体区域；在第一半导体区域上配备第一导电型的连接区域；在连接区域上配备第一绝缘区域；在第一绝缘区域和连接区域内形成窗口，以便至少部分地暴露第一半导体区域；在窗口中配备侧壁分隔片，以便绝缘端子区域；配备第二导电型的第二半导体区域，以便覆盖侧壁分隔片，以及环绕第一绝缘区域的一部分；移除环绕第一绝缘区域和侧壁分隔片，以便形成连接区域与第二半导体区域之间的间隙；以及当借助于第二绝缘区域密封所述间隙时，在所密封的间隙内部配备气体气氛或真空气氛。
Description
技术领域
本发明涉及一种制造双极型半导体元件，尤其是双极型晶体管的方法和相应的双极型半导体元件。
背景技术
为了能够使双极型晶体管中的发射极和基极的端子区域之间相互电气绝缘，原则上有两种方法是可用的：第一，用光刻法来确定发射极和基极区域的端子区域，并借助于蚀刻技术来形成端子区域的图案。因此这种晶体管被称为对准晶体管(alligned transistor)。接下来，由最小可用光刻宽度给出发射极和基极端子之间的距离。由于光刻方法只能够达到1.0μm的分辨率，因此这种方法不适于缩放晶体管(scaled transistor)，其中发射极仅有几个0.1μm宽，并且发射极和基极之间的绝缘区域甚至可能会更加显著的狭小(通常是几个10nm)。而且，在发射极对准基极平面的情况下，总是在电流中出现不对称，这是因为，由于发射极到基极平面的准直容差，发射极的一边总是比相对的另一边更接近基极端子区域。因此对准晶体管不适于现代缩放的(scaled)、高性能的晶体管。
因此，几乎所有当今的晶体管都体现为通过发射极窗口来自对准的晶体管的形式。在这种情况下发射极和基极端子区域是由通过电介质(氧化硅或氮化硅)而彼此绝缘的几层多晶硅层来形成的，由于这个原因它们也被称作DPAS(自对准双重多晶硅)。
将电介质形成“隔离片(spacer)”的形状，也就是说通过非均匀地背蚀刻(etching back)沉积在整个区域上的一层来制造，从而这些隔离片仍然保留为发射极窗口中的蚀刻残留物。在这种情况下，隔离片的宽度是由隔离层的厚度来决定的，并因此可以显著地小于通过光刻方法制造的结构(原则上只有几个nm；现今通常是几个十10nm)。因此，这种方法适用于高度缩放的DPSA晶体管的制造。
DPSA晶体管可能既包含植入的硅基极，又包含外延沉积的硅锗基极。集电极通常通过埋置于基片中的掩埋层(也被称作子集电极)来连接。由于其横向和垂直的可伸缩性，以及小的寄生电容和电阻元件，DPSA晶体管结构最适于极高速度的应用。
在例如T.F.Meister等人所著的，IEDM技术文摘(IEDM TechnicalDigest)1995年出版，第739-741页；或T.H.Ning等人所著的，Self-Aligned Bipolar Transistor for High-Performance andLow-Power-Delay VLSI，IEEE Transactions on Electron Devices，第ED-28卷，第9期，1010-1013页，1981年出版；或DEl99 58 062C2中公开了DPSA晶体管和相应的制造方法。
图2是T.F.Meister等人所著的，IEDM技术文摘(IEDM TechnicalDigest)1995年版，第739-741页公开的已知DPSA晶体管的示意图。
在图2中，附图标记1表示硅半导体基片，10表示以掩埋层形式形成的n+型子集电极区域，20表示p+型沟道阻滞区域，25表示n-型集电极区域，30表示p型基极区域，35和35a表示各自的CVD(化学汽相淀积)绝缘氧化物层，15表示LOCOS绝缘氧化物层，40表示p+型基极端子，45表示n+型集电极触点，55表示包括氧化硅/氮化硅的双重隔离片，以及60表示n+型发射极触点。
图3A-C是关于具有氧化物隔离片绝缘的发射极触点的，DPSA晶体管制造的惯例方法的方法步骤的示意图，与图2对比而言，附图标记55’表示该由氧化物制成的独立隔离片，附图标记F表示层35和40中的发射极窗口。
在DPSA晶体管的情况下，为了制造该n+型发射极触点，在有效p+型基极区域上形成覆盖发射极窗口F侧壁的氧化物隔离片35’之后，在有效晶体管区域，并在周围的绝缘区域上以多晶体方式涂敷掺n+(在原处注入或掺杂)的n+多晶硅层60。
此后，为了形成最终的发射极触点60，借助于光学技术非均匀地形成n+型多晶硅层60的图案，并通过加热步骤(图3C)将n+型掺杂物融入(例如20nm)基极区域30下层的单晶体Si材料中。这样产生了由单晶体部分31和多晶体部分60组成的n+型发射极，在它们之间设置有在隔离片蚀刻之后形成的非常薄的自然氧化物层36。
发明内容
本发明的一个目的是提供一种改进的制造双极型半导体元件，尤其是双极型晶体管的制造方法，以及相应的双极型半导体元件，其表现出更进一步提高的高频率特性。
通过根据权利要求1的制造双极型半导体元件，尤其是双极型晶体管的方法，以及根据权利要求6的相应的双极型半导体元件，来实现上述目的。
本发明所基于的思想在于通过以下步骤来制造自对准的气体或真空绝缘：首先在基极和发射极端子区域之间制造一隔离片(spacer)，在发射极完成之后，对于该发射极和基极端子区域而选择性地再次移除该隔离片，从而在所述端子区域之间产生出间隙。此后，通过不完全保形的电介质沉积，封闭发射极和基极端子区域之间的间隙，并用预定的气体保护气氛或真空，而不是再次用固体电介质来填充该间隙。
由于不再存在可能产生阱的固体电介质，通过这样的气体或真空隔离片不仅能够显著地提高高频率特性，而且能够显著地提高发射极-基极的恶化。因此有可能实现这样的晶体管，对于相同的掺杂质分布，与具有电介质的晶体管相比，具有更加良好的长期稳定性。也能够利用对热载流子应力的更低的敏感性来在发射极-基极区域中使用更高的掺杂质(dopant)浓缩，并因此降低基极电阻。这样就能够制造例如具有更高的最大振荡频率、更短的门延迟以及更低的噪声的晶体管。
与当今制造的元件相比，根据本发明的元件能够无须显著地改变实现过程就能够制造。所需的一切仅仅是改进的或附加的湿化学蚀刻(wet-chemical etching)和非保形的沉积(non-conformaldeposition)。因此，无须明显的附加成本，还可以获得提高的电气特性。
各自的从属权利要求涉及优选的发展。
依照一个优选的发展，第一半导体区域是双极型晶体管的基极区域，在它下面预先形成第二导电型的相关集电极区域，第二半导体区域是相关的发射极区域。
依照另一个优选的发展，第一绝缘区域和侧壁隔离片(80)是由相同的半导体材料制成的，特别是氧化硅，并且以相同的蚀刻过程，对于第一和第二半导体区域选择性地进行移除。
依照又一个优选的发展，第二绝缘区域是通过非保形沉积和绝缘材料的平面化而形成的。
根据再一个优选的发展，该半导体元件是DPSA晶体管。
附图说明
以下将参照附图，基于示范性的实施例，对本发明进行更加详细的描述。
在附图中：
图1A-G示出了根据本发明DPSA晶体管制造方法的方法步骤的示意图；
图2示出了已知DPSA晶体管的示意图；和
图3示出了关于具有氧化物隔离片绝缘的发射极触点的、DPSA晶体管的制造方法的方法步骤的示意图。
附图中相同的附图标记指示相同或作用相同的要素。
具体实施方式
本发明所基于的思想开始于图3C。已知DPSA晶体管的发射极和基极电极60、40与隔离片55’的介入电介质形成一电容器，其电容Csp增加了晶体管的发射极-基极电容CBE。后者是双极型晶体管最重要的性能决定变量之一。因此，下述方程是适用的，例如对于双极型晶体管的跃迁频率而言：
其中
fT表示跃迁频率
Tf表示跃迁时间
RC表示集电极电阻
RE表示发射极电阻
CBC表示基极-集电极电容
CBE表示基极-发射极电容
IC表示集电极电流
UT表示热电压
很明显，对于小的集电极电流，跃迁频率是由与1/IC成比例的项来支配的。后者进而又是由基极-发射极电容来支配的，这是因为CBE通常是大于CBC的一些因子。为了获得快速的晶体管，也就是说高跃迁频率，则必须最小化CBE。
依靠发射极区域的减少，由于该元件的缩放比例，发射极-基极区域中的有效基极-发射极电容连续不断地降低。同时这也迫使隔离层厚度的降低，以便隔离片能够在更小的发射极窗口中制造，而无须完全填满该窗口。然而，这意味着隔离片电容升高，其与层的厚度是成反比例的：
其中
CSP表示隔离电容
εr表示隔离材料的相对介电常数
A表示隔离电容的区域(发射极到基极多晶硅)
dsp表示隔离层的厚度
在现今的晶体管中(有效发射极宽度通常例如200nm，隔离层厚度通常例如40nm)，有效基极-发射极电容CBEA与隔离电容Csp的比率通常近似于8∶1。如果假设在每种情况下，发射极宽度和隔离层厚度均降低2倍，那么该比率已经是4∶2。因此隔离电容成为提高元件缩放比例的性能限制因素。
从方程2可以看出，如果具有更低相对介电常数的绝缘材料能够代替电介质氧化硅(εr＝3.9)或氮化硅(εr＝7.5)来使用，能够显著地降低隔离电容。
包含有电介质的发射极-基极绝缘体的另一个缺点在于对于热载流子应力的敏感性(例如参见A.Neugroschl，C.T.Sah，M.S.Caroll，Degradation of biolar transistor current gain by hot holesduring reverse emitter-base stress，IEEE Transactions onElectron Devices，第43卷，第8期，第1286-1290页，1996年出版)。由于溅射过程和制造缺陷(阱)，在发射极-基极空间电荷区域的电场中加速的电荷载流子能够到达该隔离片。随后这些阱作为电荷载流子的重组中心，这在不希望的基极电流增加中变得很明显，并由此降低了晶体管的电流增益。在该文献中，这种影响也被称作发射极-基极恶化。
为了尽可能避免发射极-基极恶化，发射极-基极空间电荷区域中的场强不允许变得太大。这就将在发射极-基极结合处的能够实际中使用的最大掺杂质浓度限制为小于近似5×1018cm-3的值。然而，例如为了降低晶体管的基极电阻，可能需要更高的掺杂质浓度。
本发明所基于的原理在于使用气体或真空绝缘体形式的电介质，来代替已知的固体隔离片，所述绝缘体具有明显更低的相对介电常数。最小的可能值可能是εr＝1，也就是说具有真空或特定气体(例如，空气)的绝缘体。与由现今所使用的氧化物或氮化物制成的绝缘体相比，这样的发射极-基极绝缘体具有小于3.9或7.5倍的隔离电容。而且，由于在隔离电介质中不再存在因热载流子应力而产生的电荷载流子阱，能够降低上述的发射极-基极恶化。
图1A-G是根据本发明实施例的制造DPSA晶体管的方法的方法步骤的示意图。
如上所述，例如在DE199 58 062 C2中，已经充分地描述了借助于选择性的硅锗基极外延而制造的DPSA晶体管的已知制造方法。为了理解所描述的实施例，在此解释说明最重要的制造步骤，开始于选择性的基极沉积。
图1A示出了DPSA晶体管在硅锗基极整合集成之前的状态。举例来说，已知的浅沟槽绝缘体在此用作绝缘体。在这种平面绝缘的情况下，掺n-集电极25通过CVD氧化物区域35来横向地绝缘。掺n-集电极25落在低阻抗的、高度掺砷的子集电极10上。该n-型集电极25由厚度为40-80nm的CVD氧化物来覆盖。在该CVD氧化物层35’上形成叠层的图案，该叠层包括p+型多晶硅基极端子40，另一CVD氧化物层35”，和氮化物层70。位于掺n-集电极25上方的发射极窗口F的侧壁由薄的氮化物分隔片71a来覆盖。用于产生所述分隔片71a的氮化物层71同时用于保护位于发射极窗口F外侧的CVD氧化物层35’绝缘区域免于随后的湿化学蚀刻。
如图1B所述，通过该湿化学蚀刻，对于周围的氮化物分隔片71a，在发射极窗口F上选择性的移除CVD氧化物层35’。一直实施该均匀的蚀刻，直到近似80nm的p+多晶硅外伸壁U已经以自对准的方式形成。
如图2C所示，通过CVD反应器中选择性地外延附生，在n-型集电极25裸露的硅区域上沉积掺p+硅锗基极32，和略微掺杂的硅帽(n-或p-)。
在选择性的外延附生期间，参照图1C，为了尽可能在随后的过程步骤中避免硼原子的扩散，碳(C)(1·1018cm-3-1·1020cm-3)也被包含于掺p+硅锗基极中。一直实施硅锗/硅层32、34的选择性沉积，直到基极端子已经获得具有裸露的p+型多晶硅的低阻抗触点。然后对于氧化物和硅，在磷酸中选择性地移除氮化物分隔片71a，和其他氮化物辅助层70、71。
此后，依照图1D，在发射极窗口F的侧壁上配备氧化物分隔片80，它将在以后将p+型基极端子40与掺n+发射极区域绝缘开来，或者在掺n+发射极多晶硅的沉积期间，保护p+型基极端子40的其他边缘。
依照图1E，在整个区域上沉积掺n+多晶体发射极层60。在该沉积之后，近似为20nm的薄氮化物层90也被涂敷于掺n+发射极层60之上，并且借助于光学技术非均匀地形成所合成的双层的图案。然后，通过加热步骤，将n+型掺杂物融入(例如20nm)基极帽区域34下层的单晶体Si材料中，从而形成单晶体发射极区域(比较图3C)，在图2G中未作描绘。
此后，依照图1F，借助于光学技术，环绕DPSA晶体管的p+型多晶硅端子区域配备抗蚀剂掩模M，该掩模能够在随后的蚀刻过程避免特定晶片区域(例如，绝缘区域或其他元件)受到不希望的初期蚀刻。
接下来通过例如使用氢氟酸，对于硅进行选择性的蚀刻，从而移除CVD氧化物层35”和分隔片80。在本实施例的情况下，如果分隔片80是由与基极端子区域40之上的CVD氧化物层35”相同的材料制成的，那么该蚀刻的蚀刻时间与已知工艺相比，能够简单地相应延长即可。如果它是由不同材料制成的，在蚀刻CVD氧化物层35”之后，必须更换蚀刻剂来蚀刻该分隔片。然后晶体管就处于如图1F所示的状态。现在在发射极区域60和基极端子区域40之间，就已经产生了所需的空气间隙LS。
此后，依照图1G，在基极端子40的p+型多晶硅的裸露区域上移除掩模M，并生成硅化物层95。然后通过化学机械抛光，沉积并平面化SiO2层，从而产生厚度近似为1500nm的中间氧化物层100，它覆盖了整个晶体管，并封闭了分隔片气体间隙LS，而无须用它自身来再次填充该间隙。这要求不完全边覆盖的(保形的)沉积过程。这种过程是已知的。晶体管和第一镀金属平面之间的电介质的沉积过程通常无论如何都具有这些特性，因此不需要转换这些工艺的实施。对于具有几个10nm直径的气体间隙LS而言，无须填充而封闭该间隙而不存在任何问题是完全有可能的。
图1G示出了完成的DPSA晶体管，另外还配备有连接到例如由铝铜(AlCu)制成的线110的W触点96、97、98。
已经基于具有内部分隔片的双重多晶硅自对准晶体管，对根据本发明的方法进行了描述。但是，其原则上适用于具有薄分隔片的所有元件。
附图标记对照表
25 集电极区域
30 基极区域
35、35a、35’、35” 氧化物层
40 基极端子区域
80 氧化物侧壁分隔片
60 多晶体发射极层
F 发射极窗口
1 硅基片
10 子集电极区域
70、71 氮化物层
71a 氮化物侧壁分隔片
U 悬空
32 基极基础层
34 基极帽层
90 氮化物掩模
M 光掩模
100 中间电介质
96、97、98 触点
110 触点配线
95 硅化物
Claims (9)
1、一种制造双极型半导体元件，尤其是双极型晶体管的方法，包括以下步骤：
在半导体基片(1)上配备第一导电型(p)的第一半导体区域(32，34)；
在所述半导体区域(32，34)上配备第一导电型(p+)的端子区域(40)；
在所述端子区域(40)上配备第一绝缘区域(35”)；
以至少部分地暴露所述半导体区域(32，34)为目的而在第一绝缘区域(35”)和端子区域(40)中形成窗口(F)；
以绝缘所述端子区域(40)为目的而在窗口(F)中配备侧壁分隔片(80)；
以覆盖侧壁分隔片(80)并且环绕第一绝缘区域(35”)的一部分的方式配备第二导电型(n+)的第二半导体区域(60)；
以形成端子区域(40)与第二半导体区域(60)之间的间隙(LS)为目的而移除环绕第一绝缘区域(35”)和侧壁分隔片(80)；以及
用第二绝缘区域(100)封闭间隙(LS)，同时在所封闭的间隙(LS)中提供气体或真空的气氛。
2、根据权利要求1的方法，其特征在于，
所述第一半导体区域(32，34)是双极型晶体管的基极区域，在它下面预先形成第二导电型(n-)的相关集电极区域(25)，并且所述第二半导体区域(60)是相关发射极区域。
3、根据权利要求1或2的方法，其特征在于，
所述第一绝缘区域(35”)和侧壁分隔片(80)是由相同的半导体材料制成的，特别是氧化硅，并且对于第一和第二半导体区域(40；60)，选择性地在相同的蚀刻过程中移除所述第一绝缘区域(35”)和侧壁分隔片(80)。
4、根据权利要求1、2或3的方法，其特征在于，
所述第二绝缘区域(100)是通过非保形沉积和绝缘材料的平面化来形成的。
5、根据前述权利要求之一的方法，其特征在于，
所述半导体元件是DPSA晶体管。
6、一种双极型半导体元件，尤其是双极型晶体管，包括：
在半导体基片(1)上的第一导电型(p)的第一半导体区域(32、34)：
与所述半导体区域(32、34)连接的第一导电型(p+)的端子区域(40)；
在所述端子区域(40)上的第一绝缘区域(35”)；
在所述端子区域(40)中的窗口(F)；
在所述窗口(F)中、并且部分地在环绕的端子窗口(40)之上的第二导电型(n+)的第二半导体区域(60)；
在所述端子区域(40)与第二半导体区域(60)之间的间隙(LS)；和
用于将所述间隙(LS)封闭在气体或真空的气氛中的第二绝缘区域(100)。
7、根据权利要求6的半导体元件，其特征在于，
所述第一半导体区域(32，34)是双极型晶体管的基极区域，在它下面预先形成第二导电型(n-)的相关集电极区域(25)，并且所述第二半导体区域(60)是相关发射极区域。
8、根据权利要求6或7的半导体元件，其特征在于，
所述第二绝缘区域(100)是通过非保形沉积和绝缘材料的平面化来形成的。
9、根据前述权利要求6-8之一的方法，其特征在于：
所述半导体元件是DPSA晶体管。
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